JPH04168699A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04168699A JPH04168699A JP2295825A JP29582590A JPH04168699A JP H04168699 A JPH04168699 A JP H04168699A JP 2295825 A JP2295825 A JP 2295825A JP 29582590 A JP29582590 A JP 29582590A JP H04168699 A JPH04168699 A JP H04168699A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims abstract description 123
- 239000000872 buffer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000011990 functional testing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に利用され、特に、その中にＲ
ＡＭ （ランダムアクセスメモリ）を内蔵した論理半導
体集積回路のテスト方法を改善した半導体集積回路に関
する。
ＡＭ （ランダムアクセスメモリ）を内蔵した論理半導
体集積回路のテスト方法を改善した半導体集積回路に関
する。
本発明は、ＲＡＭを内蔵した半導体集積回路において、
ＲＡＭの機能をテストするためのデータ入力およびデー
タ出力を、多段のシフトレジスタ回路を用いて行うよう
にすることにより、 ＲＡＭテストのために必要となる外部端子数の縮小化を
図ったものである。
タ出力を、多段のシフトレジスタ回路を用いて行うよう
にすることにより、 ＲＡＭテストのために必要となる外部端子数の縮小化を
図ったものである。
従来のＲＡＭを内蔵した論理半導体集積回路（以下、論
理ＬＳＩという。）は、第４図に示すように、内蔵され
たＲＡＭマクロ１のテストのために、ＲＡＭマクロ１の
すべての入力つまり、アドレス入力ＡＯ〜Ａ７、データ
入力ＤＯ〜Ｄ７、ならびにその他の制御入力（ライトイ
ネーブル入力ＷＥ、チップセレクト入力Ｃ３）にセレク
タ回路（Ｓ）１２〜１５．１９〜２１．２２．２３を有
し、そのセレクタ回路１２〜１５．１９〜２１．２２．
２３の一方の入カニ。
理ＬＳＩという。）は、第４図に示すように、内蔵され
たＲＡＭマクロ１のテストのために、ＲＡＭマクロ１の
すべての入力つまり、アドレス入力ＡＯ〜Ａ７、データ
入力ＤＯ〜Ｄ７、ならびにその他の制御入力（ライトイ
ネーブル入力ＷＥ、チップセレクト入力Ｃ３）にセレク
タ回路（Ｓ）１２〜１５．１９〜２１．２２．２３を有
し、そのセレクタ回路１２〜１５．１９〜２１．２２．
２３の一方の入カニ。
は、大力バッファ６１〜６９を介して論理ＬＳＩのテス
トアドレス入力端子３４〜３７、テストデータ入力端子
３８〜４０、テストライトイネーブル入力端子６および
テストチップセレクト入力端子７にそれぞれ接続され、
そして、他の入力■２は、論理回路部の出力に接続され
、論理化部からの入力信号４４〜５２が入力される。ま
た、ＲＡＭマクロ１の出力端子ＤＯＱ〜ＤＯ７は論理回
路部の入力端子へ接続され、論理回路部への出力信号５
３〜５５が出力されるとともに、論理回路部の出力バッ
フ７回路７０〜７２の入力端子へも接続され、直接論理
ＬＳＩの出力信号としてテストデータ出力端子４１〜４
３からテストデータが出力される。
トアドレス入力端子３４〜３７、テストデータ入力端子
３８〜４０、テストライトイネーブル入力端子６および
テストチップセレクト入力端子７にそれぞれ接続され、
そして、他の入力■２は、論理回路部の出力に接続され
、論理化部からの入力信号４４〜５２が入力される。ま
た、ＲＡＭマクロ１の出力端子ＤＯＱ〜ＤＯ７は論理回
路部の入力端子へ接続され、論理回路部への出力信号５
３〜５５が出力されるとともに、論理回路部の出力バッ
フ７回路７０〜７２の入力端子へも接続され、直接論理
ＬＳＩの出力信号としてテストデータ出力端子４１〜４
３からテストデータが出力される。
一般にこのようなＲＡＭを内蔵した論理ＬＳＩの信号の
流れは第５図のようである。論理ＬＳＩの入力端子５６
へ印加された信号はＲＡＭマクロ１を除いた論理回路部
５８で様々な処理をされ、ＲＡＭマクロ１の入力信号（
アドレス、データ、ライトイネーブル、チップセレクト
）となる。またＲＡＭマクロ１の出力信号は論理回路部
５８で処理され、論理ＬＳＩの出力端子５７から出力信
号として出力される。
流れは第５図のようである。論理ＬＳＩの入力端子５６
へ印加された信号はＲＡＭマクロ１を除いた論理回路部
５８で様々な処理をされ、ＲＡＭマクロ１の入力信号（
アドレス、データ、ライトイネーブル、チップセレクト
）となる。またＲＡＭマクロ１の出力信号は論理回路部
５８で処理され、論理ＬＳＩの出力端子５７から出力信
号として出力される。
従って、論理ＬＳＩの入出力端子から内蔵されたＲＡＭ
へのアクセスを直接行うことは不可能である。こため、
第４図の従来例のように、ＲＡＭの入力端子に設けられ
たセレクタ回路を介して外部より直接アクセス可能とな
るような構成とすることが行われている。
へのアクセスを直接行うことは不可能である。こため、
第４図の従来例のように、ＲＡＭの入力端子に設けられ
たセレクタ回路を介して外部より直接アクセス可能とな
るような構成とすることが行われている。
第４図におけるセレクタ回路１２〜１５．１９〜２３は
、通常モード時（制御端子Ｔが「ロウ」レベルのとき）
は、入力■１に印加された論理回路部からの入力信号４
４〜５２が選択され、ＲＡＭマクロ１の入力に印加され
るが、テストモード時（Ｔが「ハイ」レベルのとき）に
は入力■２に印加された、論理ＬＳＩのテストアドレス
入力端子３４〜３７、テストデータ入力端子３８〜４０
、テストライ）・イネーブル入力端子６およびテストチ
ップセレクト入力端子７からの入力がＲＡＭマクロ１に
印加される。またＲＡＭマクロ１の出力信号５３〜５５
は、論理回路部へ印加されるとともに、出力バッファ７
０〜７２を介して直接論理ＬＳＩのテストデータ出力端
子４１〜４３に出力され観察することができる。
、通常モード時（制御端子Ｔが「ロウ」レベルのとき）
は、入力■１に印加された論理回路部からの入力信号４
４〜５２が選択され、ＲＡＭマクロ１の入力に印加され
るが、テストモード時（Ｔが「ハイ」レベルのとき）に
は入力■２に印加された、論理ＬＳＩのテストアドレス
入力端子３４〜３７、テストデータ入力端子３８〜４０
、テストライ）・イネーブル入力端子６およびテストチ
ップセレクト入力端子７からの入力がＲＡＭマクロ１に
印加される。またＲＡＭマクロ１の出力信号５３〜５５
は、論理回路部へ印加されるとともに、出力バッファ７
０〜７２を介して直接論理ＬＳＩのテストデータ出力端
子４１〜４３に出力され観察することができる。
以上述べたように、論理ＬＳＩの入出力端子より内蔵さ
れたＲＡＭへのアクセスが可能となるため、ＲＡＭの機
能テストを容易に行うことができる。
れたＲＡＭへのアクセスが可能となるため、ＲＡＭの機
能テストを容易に行うことができる。
この従来のＲＡＭ内蔵論理ＬＳＩでは、ＲＡＭのテスト
のためにＲＡＭの入出力端子の各々を論理ＬＳＩの端子
より直接アクセス可能としたために、テスト切換端子に
加えて、ＲＡＭの入出力端子数と同数のテスト専用端子
が必要となり、論理ＬＳＩ本来の機能を実現するための
端子数を大幅に減少させてしまう。
のためにＲＡＭの入出力端子の各々を論理ＬＳＩの端子
より直接アクセス可能としたために、テスト切換端子に
加えて、ＲＡＭの入出力端子数と同数のテスト専用端子
が必要となり、論理ＬＳＩ本来の機能を実現するための
端子数を大幅に減少させてしまう。
また、このことは内蔵されたＲＡＭの規模が大きくなる
ほど顕著に現れる。例えば、２５６ワード×８ビツトの
ＲＡＭが内蔵された論理ＬＳＩでは、テストモード切換
端子１本に加え、アドレス８本、データ入力８本、ライ
トイネーブル１本、チップセレクト１本、ＲＡＭ出力８
本の計２７個のテスト専用端子が必要となる。
ほど顕著に現れる。例えば、２５６ワード×８ビツトの
ＲＡＭが内蔵された論理ＬＳＩでは、テストモード切換
端子１本に加え、アドレス８本、データ入力８本、ライ
トイネーブル１本、チップセレクト１本、ＲＡＭ出力８
本の計２７個のテスト専用端子が必要となる。
すなわち、従来のＲＡＭを内蔵した半導体集積回路は、
ＲＡＭテストのために多くの外部端子数を必要とし、装
置の大規模化が困難となる欠点があった。
ＲＡＭテストのために多くの外部端子数を必要とし、装
置の大規模化が困難となる欠点があった。
本発明の目的は、前記の欠点を除去することにより、Ｒ
ＡＭテストのための外部端子数が少なくて済み、大規模
化が可能なＲＡＭ内蔵の半導体集積回路を提供すること
にある。
ＡＭテストのための外部端子数が少なくて済み、大規模
化が可能なＲＡＭ内蔵の半導体集積回路を提供すること
にある。
本発明は、ランダムアクセスメモリと、前記ランダムア
クセスメモリの複数Ｎ個のアドレス入力およびデータ入
力に対して、テスト時に通常信号に代えてテスト信号を
選択入力するＮ個の選択回路とを備えた半導体集積回路
において、各段の出力がそれぞれ各選択回路の一方の入
力に接続され、データ入力端子およびクロック入力端子
がそれぞれ装置の外部端子に接続されたＮ段のテストア
ドレス入力シフトレジスタ回路およびテストデータ入力
シフトレジスタ回路と、前記ランダムアクセスメモリの
Ｎ個のデータ出力がそれぞれ各段に接続され、制御端子
に与えられる制御信号によりデータをシフトする手段を
含み、そのデータ出力端子、クロック入力端子および前
記制御端子はそれぞれ装置の外部端子に接続されたＮ段
のテストデータ出力シフトレジスタ回路とを備えたこと
を特徴とする。
クセスメモリの複数Ｎ個のアドレス入力およびデータ入
力に対して、テスト時に通常信号に代えてテスト信号を
選択入力するＮ個の選択回路とを備えた半導体集積回路
において、各段の出力がそれぞれ各選択回路の一方の入
力に接続され、データ入力端子およびクロック入力端子
がそれぞれ装置の外部端子に接続されたＮ段のテストア
ドレス入力シフトレジスタ回路およびテストデータ入力
シフトレジスタ回路と、前記ランダムアクセスメモリの
Ｎ個のデータ出力がそれぞれ各段に接続され、制御端子
に与えられる制御信号によりデータをシフトする手段を
含み、そのデータ出力端子、クロック入力端子および前
記制御端子はそれぞれ装置の外部端子に接続されたＮ段
のテストデータ出力シフトレジスタ回路とを備えたこと
を特徴とする。
また、本発明は、前記テストアドレス入力シフトレジス
タ回路と前記テストデータ入力シフトレジスタ回路とは
直列に接続され、一つのデータ入力端子からアドレスと
データとが入力され、一つのクロック入力端子からクロ
ックが供給される構成であることができる。
タ回路と前記テストデータ入力シフトレジスタ回路とは
直列に接続され、一つのデータ入力端子からアドレスと
データとが入力され、一つのクロック入力端子からクロ
ックが供給される構成であることができる。
ＲＡＭの機能をテストするためのテストアドレス入力お
よびテストデータ入力は、それぞれ、テストアドレス入
力シフトレジスタ回路およびテストデータ入力シフトレ
ジスタ回路により、それぞれの選択回路を介してＲＡＭ
に入力される。一方、テストデータ出力はテストデータ
出力シフトレジスタ回路により出力される。
よびテストデータ入力は、それぞれ、テストアドレス入
力シフトレジスタ回路およびテストデータ入力シフトレ
ジスタ回路により、それぞれの選択回路を介してＲＡＭ
に入力される。一方、テストデータ出力はテストデータ
出力シフトレジスタ回路により出力される。
従って、必要な外部端子は、ＲＡＭの大きさにかかわら
ず、テストアドレス入力端子１、テストデータ入力端子
１、テストデータ出力端子１、テストクロツタ入力端子
３、テストライトイネーブル入力端子１、テストチップ
セレクト入力端子１およびテスト切換端子１の計９個と
なり、大幅に縮小することが可能となる。
ず、テストアドレス入力端子１、テストデータ入力端子
１、テストデータ出力端子１、テストクロツタ入力端子
３、テストライトイネーブル入力端子１、テストチップ
セレクト入力端子１およびテスト切換端子１の計９個と
なり、大幅に縮小することが可能となる。
さらに、テストアドレス入力シフトレジスタ回路とテス
トデータ入力シフトレジスタ回路とを直列に接続するこ
とにより、外部端子をさらに２個減らすことができる。
トデータ入力シフトレジスタ回路とを直列に接続するこ
とにより、外部端子をさらに２個減らすことができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の腰部を示すブロック構成
図で、ＲＡＭの容量が２５６ワード×８ビツトの場合を
示す。
図で、ＲＡＭの容量が２５６ワード×８ビツトの場合を
示す。
本第−実施例は、ＲＡＭマクロ１と、ＲＡＭマクロ１の
８個のアドレス入力ＡＯ〜Ａ７およびデータ入力ＤＩＯ
〜ＤＩ７に対して、テスト時に通常信号に代えてテスト
信号を選択入力するそれぞれ８個の選択回路としてのセ
レクタ回路（Ｓ）１２〜１４．１９〜２１と、テスト時
に、テストライトイネーブル信号を選択入力するセレク
タ回路２３、およびテストチップセレクト信号を選択入
力するセレクタ回路２２とを備えた半導体集積回路にお
いて、本発明の特徴とするところの、 各段の出力がそれぞれ各セレクタ回路１２〜１５．１９
〜２１の他方の入カニ、に接続され、データ入力端子お
よびクロック入力端子がそれぞれ装置の外部端子に接続
された８段の入力テストアドレスシフトレジスタ回路を
構成する８個のフリップフロップ（ＦＦ）１２〜１５、
ならびに入力テストデータ入力シフトレジスタ回路を構
成する８個のフリップフロップ１９〜２１と、ＲＡＭマ
クロ１０８個のデータ出力ＤＯＯ〜ＤＯ７がそれぞれ各
段に接続され、制御端子（Ｌ／Ｓ）に与えられる制御信
号によりデータをシフトする手段を含み、そのデータ出
力端子およびクロック入力端子および前記制御端子はそ
れぞれ装置の外部端子に接続された８段のテストデータ
出力シフトレジスタ回路としての８個のシリアル入力お
よびパラレル入力が共に可能なフリップフロップ２７〜
２９とを備えている。
８個のアドレス入力ＡＯ〜Ａ７およびデータ入力ＤＩＯ
〜ＤＩ７に対して、テスト時に通常信号に代えてテスト
信号を選択入力するそれぞれ８個の選択回路としてのセ
レクタ回路（Ｓ）１２〜１４．１９〜２１と、テスト時
に、テストライトイネーブル信号を選択入力するセレク
タ回路２３、およびテストチップセレクト信号を選択入
力するセレクタ回路２２とを備えた半導体集積回路にお
いて、本発明の特徴とするところの、 各段の出力がそれぞれ各セレクタ回路１２〜１５．１９
〜２１の他方の入カニ、に接続され、データ入力端子お
よびクロック入力端子がそれぞれ装置の外部端子に接続
された８段の入力テストアドレスシフトレジスタ回路を
構成する８個のフリップフロップ（ＦＦ）１２〜１５、
ならびに入力テストデータ入力シフトレジスタ回路を構
成する８個のフリップフロップ１９〜２１と、ＲＡＭマ
クロ１０８個のデータ出力ＤＯＯ〜ＤＯ７がそれぞれ各
段に接続され、制御端子（Ｌ／Ｓ）に与えられる制御信
号によりデータをシフトする手段を含み、そのデータ出
力端子およびクロック入力端子および前記制御端子はそ
れぞれ装置の外部端子に接続された８段のテストデータ
出力シフトレジスタ回路としての８個のシリアル入力お
よびパラレル入力が共に可能なフリップフロップ２７〜
２９とを備えている。
そして、セレクタ回路１２〜Ｉ５．１９〜２１の一方の
入カニ、にはそれぞれ論理回路部からの入力信号４４〜
５０が入力され、他方の入力Ｉ２には、それぞれフリッ
プフロップ８〜１０．１６〜１８の出力からテストアド
レス入力およびテストデータ入力が入力される。
入カニ、にはそれぞれ論理回路部からの入力信号４４〜
５０が入力され、他方の入力Ｉ２には、それぞれフリッ
プフロップ８〜１０．１６〜１８の出力からテストアド
レス入力およびテストデータ入力が入力される。
また、フリップフロップ８のデータ入力端子にはテスト
アドレス入力端子３より論理回路部内の入力バッファ７
４を介してテストアドレスに入力が入力され、フリップ
フロップ８〜１１のクロック入力端子は共通接続されて
テストクロック入力端子２より入力バッファ７３を介し
てテストクロック（１）が入力される。一方、フリップ
フロップ１６にはテストデータ入力端子５より入力バッ
ファ７６を介してテストデータが入力され、フリップフ
ロップ１６〜１８のクロック入力端子は共通接続されて
テストクロック入力端子４より入力バッファ７５を介し
てテストクロック（２）が入力される。
アドレス入力端子３より論理回路部内の入力バッファ７
４を介してテストアドレスに入力が入力され、フリップ
フロップ８〜１１のクロック入力端子は共通接続されて
テストクロック入力端子２より入力バッファ７３を介し
てテストクロック（１）が入力される。一方、フリップ
フロップ１６にはテストデータ入力端子５より入力バッ
ファ７６を介してテストデータが入力され、フリップフ
ロップ１６〜１８のクロック入力端子は共通接続されて
テストクロック入力端子４より入力バッファ７５を介し
てテストクロック（２）が入力される。
さらに、ＲＡＭマクロ１のデータ出力Ｄ○０〜ＤＯ７は
それぞれフリップフロップ２７〜２９のＬＤ大入力接続
されるとともに、論理回路部への出力信号５３〜５５を
それぞれ出力する。また、フリップフロップ２９の０出
力からは論理回路部内のバッファを介して外部端子から
テストデータ出力３０を出力し、フリップフロップ２７
〜２９のクロック入力端子は共通接続されて、テストク
ロック入力端子３１より論理回路部内の入力バッファ７
８を介してテストクロック（３）が入力される。
それぞれフリップフロップ２７〜２９のＬＤ大入力接続
されるとともに、論理回路部への出力信号５３〜５５を
それぞれ出力する。また、フリップフロップ２９の０出
力からは論理回路部内のバッファを介して外部端子から
テストデータ出力３０を出力し、フリップフロップ２７
〜２９のクロック入力端子は共通接続されて、テストク
ロック入力端子３１より論理回路部内の入力バッファ７
８を介してテストクロック（３）が入力される。
また、セレクタ回路１２〜１５．１９〜２３の制御端子
Ｔ１ならびにフリップフロップ２７〜２９の制御端子Ｌ
／Ｓはともにテスト切換端子８０に共通接続され、テス
ト切換端子８１に「ハイ」レベルを印加することにより
、テスト状態に切り換わるように構成される。
Ｔ１ならびにフリップフロップ２７〜２９の制御端子Ｌ
／Ｓはともにテスト切換端子８０に共通接続され、テス
ト切換端子８１に「ハイ」レベルを印加することにより
、テスト状態に切り換わるように構成される。
次に、本第−実施例の動作について、第２図に示すタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
ＲＡＭマクロ１をテストモードに設定するために、テス
ト切換端子８０よりすべてのセレクタ回路１２〜１５．
１９〜２３の制御端子Ｔに「ハイ」レベルを印加する。
ト切換端子８０よりすべてのセレクタ回路１２〜１５．
１９〜２３の制御端子Ｔに「ハイ」レベルを印加する。
その結果、ＲＡＭマクロ１のライトイネーブル入力端子
（ＷＥＩよびチップセレクト入力端子（Ｃ３）は論理Ｌ
ＳＩのテストライトイネーブル入力端子６およびテスト
チップセレクト入力端子７より直接アクセス可能となる
。さらに、ＲＡＭマクロ１のアドレス入力はテストアド
レス入力端子３よりテストパターンを印加し、それをテ
ストクロック入力端子２に印加されるタロツク信号でシ
フトしすべてのアドレスにデータをセットする。同様に
テストデータ入力端子５およびテストクロック入力端子
４ヘテストパターンを印加し、ＲＡＭマクロ１のデータ
入力（ＤＩＯ〜ＤＩ７）にデータをセットする。その後
、テストライトイネーブル端子６へのテストライトイネ
ーブル入力を「ハイ」レベルとすることにより所望のア
ドレスへ所望のデータの書き込みが完了する。
（ＷＥＩよびチップセレクト入力端子（Ｃ３）は論理Ｌ
ＳＩのテストライトイネーブル入力端子６およびテスト
チップセレクト入力端子７より直接アクセス可能となる
。さらに、ＲＡＭマクロ１のアドレス入力はテストアド
レス入力端子３よりテストパターンを印加し、それをテ
ストクロック入力端子２に印加されるタロツク信号でシ
フトしすべてのアドレスにデータをセットする。同様に
テストデータ入力端子５およびテストクロック入力端子
４ヘテストパターンを印加し、ＲＡＭマクロ１のデータ
入力（ＤＩＯ〜ＤＩ７）にデータをセットする。その後
、テストライトイネーブル端子６へのテストライトイネ
ーブル入力を「ハイ」レベルとすることにより所望のア
ドレスへ所望のデータの書き込みが完了する。
また、書き込まれたデータを読み出す場合は、テスト切
換端子８１よりフリップフロップ２７〜２９の制御端子
Ｌ／Ｓに「ハイ」レベルを印加し、シフトモードとし、
前記書き込み時と同様にアドレスをセットした後、ＲＡ
Ｍマクロ１の出力信号をフリップフロップ２７〜２９よ
りなるテストデータ出力シフトレジスタ回路へ取り込み
、その後テストクロック入力端子３１にクロック信号を
入力することにより、テストデータ出力端子３０より得
られた結果を期待値と照合することにより、ＲＡＭマク
ロ１のテストが可能となる。
換端子８１よりフリップフロップ２７〜２９の制御端子
Ｌ／Ｓに「ハイ」レベルを印加し、シフトモードとし、
前記書き込み時と同様にアドレスをセットした後、ＲＡ
Ｍマクロ１の出力信号をフリップフロップ２７〜２９よ
りなるテストデータ出力シフトレジスタ回路へ取り込み
、その後テストクロック入力端子３１にクロック信号を
入力することにより、テストデータ出力端子３０より得
られた結果を期待値と照合することにより、ＲＡＭマク
ロ１のテストが可能となる。
本第−実施例の場合（ＲＡＭマクロ構成２５６ワード×
８ビツト）、第４図の従来例ではテストに必要な入出力
端子数は、アドレス８、データ入力８、出力８、ライト
イネーブル１、チップセレクト１およびテスト切換え１
の計２７個であるのに対し、テストアドレス入力１、テ
ストデータ入力１、テストデータ出力１、テストクロッ
ク３、ライトイネーブル１、チップセレクト１およびテ
スト切換１の計９個と大幅に縮小される。この効果はＲ
ＡＭマクロが大規模になればより顕著となる。
８ビツト）、第４図の従来例ではテストに必要な入出力
端子数は、アドレス８、データ入力８、出力８、ライト
イネーブル１、チップセレクト１およびテスト切換え１
の計２７個であるのに対し、テストアドレス入力１、テ
ストデータ入力１、テストデータ出力１、テストクロッ
ク３、ライトイネーブル１、チップセレクト１およびテ
スト切換１の計９個と大幅に縮小される。この効果はＲ
ＡＭマクロが大規模になればより顕著となる。
第３図は本発明の第二実施例の要部を示すブロック構成
図である。第一実施例とは異なり本第二実施例は第１図
の第一実施例において、ＲＡＭマクロ１のすべてのアド
レス入力（ＡＯ〜Ａ７）およびデータ入力（ＤＩＯ〜Ｄ
Ｉ７）をともに一つのシフトレジスタ回路（１６ビツト
）に接続し、テストアドレスおよびテストデータはテス
トデータアドレス入力端子３３より入力バッファ８０を
介してフリップフロップ１６のデータ入力端子に入力さ
れ、クロック信号はテストクロック入力端子３２より大
力バッファ７９を介して共通に与えられるようにしたも
のである。従って、その動作は第一実施例と同様である
。
図である。第一実施例とは異なり本第二実施例は第１図
の第一実施例において、ＲＡＭマクロ１のすべてのアド
レス入力（ＡＯ〜Ａ７）およびデータ入力（ＤＩＯ〜Ｄ
Ｉ７）をともに一つのシフトレジスタ回路（１６ビツト
）に接続し、テストアドレスおよびテストデータはテス
トデータアドレス入力端子３３より入力バッファ８０を
介してフリップフロップ１６のデータ入力端子に入力さ
れ、クロック信号はテストクロック入力端子３２より大
力バッファ７９を介して共通に与えられるようにしたも
のである。従って、その動作は第一実施例と同様である
。
本第二実施例では、テストパターンは複雑となるが、一
つの入力端子つまりデータアドレス入力端子３３と一つ
のクロック入力端子３２とでデータとアドレスの設定が
可能となる利点がある。
つの入力端子つまりデータアドレス入力端子３３と一つ
のクロック入力端子３２とでデータとアドレスの設定が
可能となる利点がある。
以上説明したように、本発明は、論理ＬＳＩに内蔵され
たＲＡＭマクロのテストをその人、出力端子に設けられ
たシフトレジスタ回路を用いて論理ＬＳＩの外部端子か
ら入力または出力されるシリアルデータにより行う構成
としたので、テストに必要な専用大畠力端子数を大幅に
削減できる効果がある。
たＲＡＭマクロのテストをその人、出力端子に設けられ
たシフトレジスタ回路を用いて論理ＬＳＩの外部端子か
ら入力または出力されるシリアルデータにより行う構成
としたので、テストに必要な専用大畠力端子数を大幅に
削減できる効果がある。
第１図は本発明の第一実施例を示すブロック構成図。
第２図はその動作を示すタイミングチャート。
第３図は本発明の第二実施例を示すブロック構成図。
第４図は従来例を示すブロック構成図。
第５図は従来のＲＡＭ内蔵論理ＬＳＩの例を示す説明図
。 １・・・ＲＡＭマクロ、２．４．３１．３２・・・テス
トクロック入力端子、３．３４〜３７・・・テストアド
レス入力端子、５．３８〜４０・・・テストデータ入力
端子、６・・・テストライトイネーブル入力端子、７・
・・テストチップセレクト入力端子、８〜１１．１６〜
１８．２７〜２９・・・フリップフロップ回路（ＦＦ）
、１２〜１５．１９〜２３・・・セレクタ回路（Ｓ）
、３０．４１〜４３・・・テストデータ出力端子、４４
〜５２・・・（論理回路部からの）入力信号、５３〜５
５・・・（論理回路部への）出力信号、３３・・・テス
トデータアドレス入力端子、５６・・・論理ＬＳＩ入力
端子、５７・・・論理ＬＳＩ出力端子、５８・・・論理
回路部、６１〜６９．７３〜７６．７８〜８０・・・大
力バッファ、７０〜７２．７７・・・出力バッファ、８
１・・・テスト切換端子。
。 １・・・ＲＡＭマクロ、２．４．３１．３２・・・テス
トクロック入力端子、３．３４〜３７・・・テストアド
レス入力端子、５．３８〜４０・・・テストデータ入力
端子、６・・・テストライトイネーブル入力端子、７・
・・テストチップセレクト入力端子、８〜１１．１６〜
１８．２７〜２９・・・フリップフロップ回路（ＦＦ）
、１２〜１５．１９〜２３・・・セレクタ回路（Ｓ）
、３０．４１〜４３・・・テストデータ出力端子、４４
〜５２・・・（論理回路部からの）入力信号、５３〜５
５・・・（論理回路部への）出力信号、３３・・・テス
トデータアドレス入力端子、５６・・・論理ＬＳＩ入力
端子、５７・・・論理ＬＳＩ出力端子、５８・・・論理
回路部、６１〜６９．７３〜７６．７８〜８０・・・大
力バッファ、７０〜７２．７７・・・出力バッファ、８
１・・・テスト切換端子。
Claims (1)
- 【特許請求の範囲】 １、ランダムアクセスメモリと、 前記ランダムアクセスメモリの複数Ｎ個のアドレス入力
およびデータ入力に対して、テスト時に通常信号に代え
てテスト信号を選択入力するＮ個の選択回路と を備えた半導体集積回路において、 各段の出力がそれぞれ各選択回路の一方の入力に接続さ
れ、データ入力端子およびクロック入力端子がそれぞれ
装置の外部端子に接続されたＮ段のテストアドレス入力
シフトレジスタ回路およびテストデータ入力シフトレジ
スタ回路と、 前記ランダムアクセスメモリのＮ個のデータ出力がそれ
ぞれ各段に接続され、制御端子に与えられる制御信号に
よりデータをシフトする手段を含み、そのデータ出力端
子、クロック入力端子および前記制御端子はそれぞれ装
置の外部端子に接続されたＮ段のテストデータ出力シフ
トレジスタ回路と を備えたことを特徴とする半導体集積回路。 ２、前記テストアドレス入力シフトレジスタ回路と前記
テストデータ入力シフトレジスタ回路とは直列に接続さ
れ、一つのデータ入力端子からアドレスとデータとが入
力され、一つのクロック入力端子からクロックが供給さ
れる構成である請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295825A JPH04168699A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295825A JPH04168699A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168699A true JPH04168699A (ja) | 1992-06-16 |
Family
ID=17825665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295825A Pending JPH04168699A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168699A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161200A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体メモリ装置及びその検査方法 |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| JPH10144098A (ja) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
-
1990
- 1990-10-31 JP JP2295825A patent/JPH04168699A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161200A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体メモリ装置及びその検査方法 |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| JPH10144098A (ja) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
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