JPH04250369A - バウンダリ・スキャン・テスト回路 - Google Patents
バウンダリ・スキャン・テスト回路Info
- Publication number
- JPH04250369A JPH04250369A JP3008196A JP819691A JPH04250369A JP H04250369 A JPH04250369 A JP H04250369A JP 3008196 A JP3008196 A JP 3008196A JP 819691 A JP819691 A JP 819691A JP H04250369 A JPH04250369 A JP H04250369A
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- JP
- Japan
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- output
- selector
- chip
- flip
- circuit
- Prior art date
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- Pending
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- 238000012360 testing method Methods 0.000 title claims description 21
- 230000006835 compression Effects 0.000 abstract description 5
- 238000007906 compression Methods 0.000 abstract description 5
- 230000000717 retained effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバウンダリ・スキャン・
テスト回路に関し、特にチップ内部のＢＩＳＴ（Ｂｕｉ
ｌｔ−Ｉｎ Ｓｃａｎ Ｔｅｓｔ）実行時は、制御
信号の切り換えによって並列パタン圧縮器の回路として
も動作させることができるバウンダリ・スキャン・テス
ト回路に関するものである。
テスト回路に関し、特にチップ内部のＢＩＳＴ（Ｂｕｉ
ｌｔ−Ｉｎ Ｓｃａｎ Ｔｅｓｔ）実行時は、制御
信号の切り換えによって並列パタン圧縮器の回路として
も動作させることができるバウンダリ・スキャン・テス
ト回路に関するものである。
【０００２】
【従来の技術】ボード上でチップ間の接続をテストする
ための従来のバウンダリ・スキャン・テスト回路として
は、図５に示す回路を単位として構成されるスキャンパ
スをチップ周辺に配置する手法が提案されていた。この
従来のバウンダリ・スキャン・テスト回路は、平成２年
電子情報通信学会春季全国大会講演論文集、５−１９８
に記載されている。これは、チップ内部からのデータＤ
ＩとラッチＬ１の出力を入力とするセレクタＳ１と、そ
の出力と前段の回路の出力ＳＩを入力としそれらのいず
れかを２相クロック信号ＣＡＰ，Ｔ１に同期して出力す
るラッチＬ１と、その出力を入力としクロック信号Ｔ２
に同期して次段の回路へ出力するラッチＬ２と、Ｓ１の
出力を入力としＤ０へ出力するラッチＬ３とで構成され
ている。セレクタＳ１の制御信号ＬＴと３つのラッチＬ
１，Ｌ２，Ｌ３のクロック信号ＣＡＰ，Ｔ１，Ｔ２，Ｔ
Ｇの組み合わせにより、バウンダリ・スキャン、サンプ
リング、チップ内部のシリアルテスト、通常動作の４つ
の動作モードを持つ。
ための従来のバウンダリ・スキャン・テスト回路として
は、図５に示す回路を単位として構成されるスキャンパ
スをチップ周辺に配置する手法が提案されていた。この
従来のバウンダリ・スキャン・テスト回路は、平成２年
電子情報通信学会春季全国大会講演論文集、５−１９８
に記載されている。これは、チップ内部からのデータＤ
ＩとラッチＬ１の出力を入力とするセレクタＳ１と、そ
の出力と前段の回路の出力ＳＩを入力としそれらのいず
れかを２相クロック信号ＣＡＰ，Ｔ１に同期して出力す
るラッチＬ１と、その出力を入力としクロック信号Ｔ２
に同期して次段の回路へ出力するラッチＬ２と、Ｓ１の
出力を入力としＤ０へ出力するラッチＬ３とで構成され
ている。セレクタＳ１の制御信号ＬＴと３つのラッチＬ
１，Ｌ２，Ｌ３のクロック信号ＣＡＰ，Ｔ１，Ｔ２，Ｔ
Ｇの組み合わせにより、バウンダリ・スキャン、サンプ
リング、チップ内部のシリアルテスト、通常動作の４つ
の動作モードを持つ。
【０００３】
【発明が解決しようとする課題】上述のような従来のバ
ウンダリ・スキャン・テスト回路は、バウンダリ・スキ
ャン・テストと、チップ内部のシリアルテストに利用可
能だが、チップ内部のＢＩＳＴ実行において、パタン圧
縮器の回路として動作させられなかった。
ウンダリ・スキャン・テスト回路は、バウンダリ・スキ
ャン・テストと、チップ内部のシリアルテストに利用可
能だが、チップ内部のＢＩＳＴ実行において、パタン圧
縮器の回路として動作させられなかった。
【０００４】本発明の目的は、同一のハードウェアで、
チップ内部のＢＩＳＴ実行時のパタン圧縮器の回路とし
ても動作させることのできるバウンダリ・スキャン・テ
スト回路を抵抗する事にある。
チップ内部のＢＩＳＴ実行時のパタン圧縮器の回路とし
ても動作させることのできるバウンダリ・スキャン・テ
スト回路を抵抗する事にある。
【０００５】
【課題を解決するための手段】本発明のバウンダリ・ス
キャン・テスト回路は、チップ内部からのデータと前段
の回路からのスキャンアウトデータとを入力とし、それ
らのいずれか一方もしくは排他的論理和結果を２つの制
御信号により選択的に出力する第１のセレクタと、前記
第１のセレクタの出力を入力としセット信号入力端子お
よびクロック入力端子を有する第１のフリップフロップ
と、前記フリップフロップの出力を入力とする第２のフ
リップフロップと、前記第２のフリップフロップの出力
とチップ内部からのデータを入力としそれらのいずれか
一方をシステム出力ピンへ選択的に出力する第２のセレ
クタとを有して構成されている。
キャン・テスト回路は、チップ内部からのデータと前段
の回路からのスキャンアウトデータとを入力とし、それ
らのいずれか一方もしくは排他的論理和結果を２つの制
御信号により選択的に出力する第１のセレクタと、前記
第１のセレクタの出力を入力としセット信号入力端子お
よびクロック入力端子を有する第１のフリップフロップ
と、前記フリップフロップの出力を入力とする第２のフ
リップフロップと、前記第２のフリップフロップの出力
とチップ内部からのデータを入力としそれらのいずれか
一方をシステム出力ピンへ選択的に出力する第２のセレ
クタとを有して構成されている。
【０００６】
【実施例】本発明の実施例について、図面を参照して説
明する。図１は本発明の一実施例を示す回路図である。 バウンダリ・スキャン・テスト回路は、チップ内のチッ
プ内部からのデータＤＩと前段の回路からのスキャンア
ウトデータＳＩを入力とし、それらのいずれか一方もし
くは排他的論理和結果を２つの制御信号Ａ１，Ａ２によ
り選択的に出力する第１セレクタ１と、前記の第１セレ
クタ１の出力を入力としセット信号入力端子およびクロ
ック入力端子を有する第１フリップフロップ３と、前記
第１フリップフロップ３の出力を入力とする第２フリッ
プフロップ４と、前記第２フリップフロップ４の出力と
チップ内部からのデータＤＩを入力とし、それらのいず
れか一方をシステム出力ピンへ出力する第２セレクタ２
とから構成されている。
明する。図１は本発明の一実施例を示す回路図である。 バウンダリ・スキャン・テスト回路は、チップ内のチッ
プ内部からのデータＤＩと前段の回路からのスキャンア
ウトデータＳＩを入力とし、それらのいずれか一方もし
くは排他的論理和結果を２つの制御信号Ａ１，Ａ２によ
り選択的に出力する第１セレクタ１と、前記の第１セレ
クタ１の出力を入力としセット信号入力端子およびクロ
ック入力端子を有する第１フリップフロップ３と、前記
第１フリップフロップ３の出力を入力とする第２フリッ
プフロップ４と、前記第２フリップフロップ４の出力と
チップ内部からのデータＤＩを入力とし、それらのいず
れか一方をシステム出力ピンへ出力する第２セレクタ２
とから構成されている。
【０００７】本バウンダリ・スキャン・テスト回路は、
第１セレクタ１における２つの制御信号Ａ１，Ａ２、第
２セレクタ２における制御信号Ａ３、フリップフロップ
３、４のクロック信号Ｔ１，Ｔ２によって４種の動作モ
ード（通常動作、バウンダリ・スキャン、サンプリング
、パタン圧縮）を持つ。この手段により、従来より簡単
な回路で、バウンダリ・スキャン・レジスタとしても、
パタン圧縮器としても動作させることができる。また、
従来例と同じシリアルテストの動作モードを実現できる
。
第１セレクタ１における２つの制御信号Ａ１，Ａ２、第
２セレクタ２における制御信号Ａ３、フリップフロップ
３、４のクロック信号Ｔ１，Ｔ２によって４種の動作モ
ード（通常動作、バウンダリ・スキャン、サンプリング
、パタン圧縮）を持つ。この手段により、従来より簡単
な回路で、バウンダリ・スキャン・レジスタとしても、
パタン圧縮器としても動作させることができる。また、
従来例と同じシリアルテストの動作モードを実現できる
。
【０００８】図２は図１のバウンダリ・スキャン・テス
ト回路の動作を説明するための論理図である。バウンダ
リ・スキャン動作モード時、Ａ１＝Ｈ，Ａ２＝Ｌにより
、第１セレクタ１は前段の回路からのスキャンアウトデ
ータＳＩを出力する。第１フリップフロップ３は、クロ
ック信号Ｔ１に同期してその値を次段の回路および第２
フリップフロップへの入力として出力する。第２フリッ
プフロップ４はクロック信号Ｔ２に同期して、第１フリ
ップフロップ３の出力を第２セレクタ２へ送る。Ａ３＝
Ｈにより、第２セレクタ２は、第２フリップフロップ４
の出力をシステム出力ピンＤ０へ出力する。
ト回路の動作を説明するための論理図である。バウンダ
リ・スキャン動作モード時、Ａ１＝Ｈ，Ａ２＝Ｌにより
、第１セレクタ１は前段の回路からのスキャンアウトデ
ータＳＩを出力する。第１フリップフロップ３は、クロ
ック信号Ｔ１に同期してその値を次段の回路および第２
フリップフロップへの入力として出力する。第２フリッ
プフロップ４はクロック信号Ｔ２に同期して、第１フリ
ップフロップ３の出力を第２セレクタ２へ送る。Ａ３＝
Ｈにより、第２セレクタ２は、第２フリップフロップ４
の出力をシステム出力ピンＤ０へ出力する。
【０００９】サンプリング動作モード時第２セレクタ２
は、Ａ３＝Ｌによりチップ内部からの出力ＤＩをシステ
ム出力ピンＤ０へ出力する。また、Ａ１＝Ｌ，Ａ２＝Ｈ
により、第１セレクタ１はチップ内部からの出力ＤＩを
第１フリップフロップ３へ送り、第１フリップフロップ
３は、クロック信号Ｔ１に同期してその値を次段の回路
へ出力するので、チップ内部からの出力ＤＩをサンプリ
ングすることになる。
は、Ａ３＝Ｌによりチップ内部からの出力ＤＩをシステ
ム出力ピンＤ０へ出力する。また、Ａ１＝Ｌ，Ａ２＝Ｈ
により、第１セレクタ１はチップ内部からの出力ＤＩを
第１フリップフロップ３へ送り、第１フリップフロップ
３は、クロック信号Ｔ１に同期してその値を次段の回路
へ出力するので、チップ内部からの出力ＤＩをサンプリ
ングすることになる。
【００１０】パタン圧縮動作モード時、Ａ１＝Ｈ，Ａ２
＝Ｈにより、第１セレクタ１はチップ内部からの出力Ｄ
Ｉと前段の回路からのスキャンアウトデータＳＩとの排
他的論理和を第１フリップフロップ３へ送る。
＝Ｈにより、第１セレクタ１はチップ内部からの出力Ｄ
Ｉと前段の回路からのスキャンアウトデータＳＩとの排
他的論理和を第１フリップフロップ３へ送る。
【００１１】第１フリップフロップ３は、クロック信号
Ｔ１に同期してその値を次段の回路への入力Ｓ０として
出力する。第２フリップフロップ４はクロック信号Ｔ２
が印加されないので出力値を保持する。Ａ３＝Ｈにより
、第２セレクタ２は、第２フリップフロップ４の出力を
システム出力ピンＤ０へ出力するので、パタン圧縮中、
Ｄ０の値は保持される。通常動作モード時は、第２セレ
クタ２は、Ａ３＝Ｌによりチップ内部からの出力ＤＩを
システム出力ピンＤ０へ出力する。
Ｔ１に同期してその値を次段の回路への入力Ｓ０として
出力する。第２フリップフロップ４はクロック信号Ｔ２
が印加されないので出力値を保持する。Ａ３＝Ｈにより
、第２セレクタ２は、第２フリップフロップ４の出力を
システム出力ピンＤ０へ出力するので、パタン圧縮中、
Ｄ０の値は保持される。通常動作モード時は、第２セレ
クタ２は、Ａ３＝Ｌによりチップ内部からの出力ＤＩを
システム出力ピンＤ０へ出力する。
【００１２】図３は図１における第１セレクタ１の動作
を説明するための論理図である。Ｇ１＝Ｈ，Ｇ２＝Ｌの
時は、入力端子１からのデータを出力端子Ｙから出力す
る。同様にＧ１＝Ｌ，Ｇ２＝Ｈの時は、入力端子１から
のデータを、Ｇ１＝Ｈ，Ｇ２＝Ｈの時は１と１の排他的
論理和を出力する。
を説明するための論理図である。Ｇ１＝Ｈ，Ｇ２＝Ｌの
時は、入力端子１からのデータを出力端子Ｙから出力す
る。同様にＧ１＝Ｌ，Ｇ２＝Ｈの時は、入力端子１から
のデータを、Ｇ１＝Ｈ，Ｇ２＝Ｈの時は１と１の排他的
論理和を出力する。
【００１３】図４は図１における第２セレクタ２の動作
を説明するための論理図である。Ｇ１＝Ｈ，Ｇ２＝Ｌの
時は、入力端子１からのデータを出力端子Ｙから出力す
る。同様にＧ１＝Ｌ，Ｇ２＝Ｈの時は、入力端子１から
のデータを出力する。
を説明するための論理図である。Ｇ１＝Ｈ，Ｇ２＝Ｌの
時は、入力端子１からのデータを出力端子Ｙから出力す
る。同様にＧ１＝Ｌ，Ｇ２＝Ｈの時は、入力端子１から
のデータを出力する。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
同一のハードウェアで、チップ内部のＢＩＳＴ実行時の
パタン圧縮器の回路としても動作させることのでき、通
常動作時のチップ内部からのデータのサンプリング機能
も持ったバウンダリ・スキャン・テスト回路を実現する
ことができる。
同一のハードウェアで、チップ内部のＢＩＳＴ実行時の
パタン圧縮器の回路としても動作させることのでき、通
常動作時のチップ内部からのデータのサンプリング機能
も持ったバウンダリ・スキャン・テスト回路を実現する
ことができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１のバウンダリ・スキャン・テスト回路の動
作を説明するための論理図である。
作を説明するための論理図である。
【図３】図１における第１セレクタの動作を説明するた
めの論理図である。
めの論理図である。
【図４】図１における第２セレクタの動作を説明するた
めの論理図である。
めの論理図である。
【図５】従来のバウンダリ・スキャン・テスト回路の一
例の回路図である。
例の回路図である。
１ 第１セレクタ
２ 第２セレクタ
３ 第１フリップフロップ
４ 第２フリップフロップ
Claims (1)
- 【請求項１】 チップ内部からのデータと前段の回路
からのスキャンアウトデータとを入力とし、それらのい
ずれか一方もしくは排他的論理和結果を２つの制御信号
により選択的に出力する第１のセレクタと、前記第１の
セレクタの出力を入力としセット信号入力端子およびク
ロック入力端子を有する第１のフリップフロップと、前
記フリップフロップの出力を入力とする第２のフリップ
フロップと、前記第２のフリップフロップの出力とチッ
プ内部からのデータを入力としそれらのいずれか一方を
システム出力ピンへ選択的に出力する第２のセレクタと
を有することを特徴とするバウンダリ・スキャン・テス
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008196A JPH04250369A (ja) | 1991-01-28 | 1991-01-28 | バウンダリ・スキャン・テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008196A JPH04250369A (ja) | 1991-01-28 | 1991-01-28 | バウンダリ・スキャン・テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250369A true JPH04250369A (ja) | 1992-09-07 |
Family
ID=11686521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008196A Pending JPH04250369A (ja) | 1991-01-28 | 1991-01-28 | バウンダリ・スキャン・テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504688B1 (ko) * | 1997-11-15 | 2005-10-12 | 삼성전자주식회사 | 반도체칩테스트회로 |
-
1991
- 1991-01-28 JP JP3008196A patent/JPH04250369A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504688B1 (ko) * | 1997-11-15 | 2005-10-12 | 삼성전자주식회사 | 반도체칩테스트회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |