JPS6094532A - プログラマブルロジツクアレイ回路 - Google Patents
プログラマブルロジツクアレイ回路Info
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- JPS6094532A JPS6094532A JP59164639A JP16463984A JPS6094532A JP S6094532 A JPS6094532 A JP S6094532A JP 59164639 A JP59164639 A JP 59164639A JP 16463984 A JP16463984 A JP 16463984A JP S6094532 A JPS6094532 A JP S6094532A
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- Japan
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- array
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- section
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラマブルロジックアレイ（ＰＬ人）回
路に関し、特にモノリシック集積回路化されたＰＬＡ論
理回路に関するものである。
路に関し、特にモノリシック集積回路化されたＰＬＡ論
理回路に関するものである。
デジタル論理集積回路のＬＥＩＩ化に伴ない、内部節点
の数が飛躍的に増大し、特にこれが記憶素子（状態フリ
ップ７０ツグ等）を含む場合、かかるＬ８Ｉ全体のテス
ト方法が極めて複雑化している事は周知のとおりである
。これに対して有効な方法として、フリッグ７ａ、グを
論理回路内の要所要所に整理していくつかの群にわけて
設け、通常の動作モードと異なるテスト動作モード時に
おいて各フリップフロップ群を独立にシフトレジスタと
して動作させ、そのクロック入力及びデータ人・出力等
を外部へ出す事によシ、任意の時点で任意の７リツプ７
０ツブの状態を読出したり書きかえたりする方法（所謂
スヤヤンパス方式）によシ、一般の順序論理を組合せ論
理化してテストを簡単にする方法が知られている。この
方法は確かにＬ８Ｉのテスト方法を簡明にするので極め
て有効であるが、欠点は、そのためのテスト人・出力端
子が著増する事である。この事は、大規模な論理回路が
、集積回路としては低集積規模のものを搭載した、多数
のコネクタ端子を有する印刷基板を基本単位とする従来
の方式で構成されている場合は目立たなかりたが、集積
回路の集積度の増加に伴なｉｌその端子数に余裕がなく
なりている現状では、極めて不利である。とくにＰＬＡ
回路においては任意の積項線を自由にセレクトして、そ
のセレクトした積項線を用いてＰＩ・Ａの論理チヱック
を行える方がよい。
の数が飛躍的に増大し、特にこれが記憶素子（状態フリ
ップ７０ツグ等）を含む場合、かかるＬ８Ｉ全体のテス
ト方法が極めて複雑化している事は周知のとおりである
。これに対して有効な方法として、フリッグ７ａ、グを
論理回路内の要所要所に整理していくつかの群にわけて
設け、通常の動作モードと異なるテスト動作モード時に
おいて各フリップフロップ群を独立にシフトレジスタと
して動作させ、そのクロック入力及びデータ人・出力等
を外部へ出す事によシ、任意の時点で任意の７リツプ７
０ツブの状態を読出したり書きかえたりする方法（所謂
スヤヤンパス方式）によシ、一般の順序論理を組合せ論
理化してテストを簡単にする方法が知られている。この
方法は確かにＬ８Ｉのテスト方法を簡明にするので極め
て有効であるが、欠点は、そのためのテスト人・出力端
子が著増する事である。この事は、大規模な論理回路が
、集積回路としては低集積規模のものを搭載した、多数
のコネクタ端子を有する印刷基板を基本単位とする従来
の方式で構成されている場合は目立たなかりたが、集積
回路の集積度の増加に伴なｉｌその端子数に余裕がなく
なりている現状では、極めて不利である。とくにＰＬＡ
回路においては任意の積項線を自由にセレクトして、そ
のセレクトした積項線を用いてＰＩ・Ａの論理チヱック
を行える方がよい。
本発明の目的は、端子数を増大させることなく任意の積
項線のセレクトが可能なＰＬＡ集積回路を提供する事に
ある。
項線のセレクトが可能なＰＬＡ集積回路を提供する事に
ある。
本発明にょるＰＬＡ集積回路はアンドアレイとオアアレ
イとを有し、アンドアレイの任意の積項線を選択する手
段と、該選択手段に選択データをセットする手段とを有
することを特徴とする。
イとを有し、アンドアレイの任意の積項線を選択する手
段と、該選択手段に選択データをセットする手段とを有
することを特徴とする。
本発明は、物理的には、ｎ木の入（出）力端子でも、別
個の１本の制御端子の論理状態、たとえば１．００好例
により、各端子毎に別々の機能を割幽てるならば、２ｎ
本の端子として機能する事に着目する。この議論は容品
Ｋｍ本の制御入力の場合に拡張出来る。又、本発明は通
常の論理電圧値域（たとえばＴＴＬでは一部、 Ｓ Ｖ
〜＋ ５． ｓ ｖ ＞以外の領域所謂第３値を使い（
たとえば値＋８ｖで動作するインバータ入力端子を通常
のＴＴＬ入力端子を並別接続する。）これをセレクトモ
ード′制御入力として使うならさらに端子効率を向上出
来る事に着目する。
個の１本の制御端子の論理状態、たとえば１．００好例
により、各端子毎に別々の機能を割幽てるならば、２ｎ
本の端子として機能する事に着目する。この議論は容品
Ｋｍ本の制御入力の場合に拡張出来る。又、本発明は通
常の論理電圧値域（たとえばＴＴＬでは一部、 Ｓ Ｖ
〜＋ ５． ｓ ｖ ＞以外の領域所謂第３値を使い（
たとえば値＋８ｖで動作するインバータ入力端子を通常
のＴＴＬ入力端子を並別接続する。）これをセレクトモ
ード′制御入力として使うならさらに端子効率を向上出
来る事に着目する。
本発明によれば−又は複数のプログラマブルなＡＮＤ論
理の集合（ＡＮＤアレイ）又はＯＲ論理の集合（ＯＲア
レイ）もしくは−又は複数のＡＮＤアレイにより駆動さ
れるＯＲアレイを含む、所謂ＰＬＡ（プログラマブル論
理アレイ）を含有するデジタル集積回路において、ある
テスト動作モード時に上記ＡＮＤアレイ又はＯＲアレイ
に対し、各プレイ内のＡＮＤ項（ＯＲ項）の−又は一部
を選択的に活性化 〔ζこで「活性化」とは次の（１）、又は（２）又は（
りと（２）の双方を指す： （１）選択されたＡＮＤ（ＯＲ）項以外の全ＡＮＤ（Ｏ
Ｒ）項な不活性にし、全体の論理が選択されたＡＮＤ（
ＯＲ）項のみで動作するようにする（可制御） （２）選択されたＡＮＤ（ＯＲ）項のみの状態を別に設
けたデータ出力端子に伝える（可観測）。〕するような
並列出力を有する、シフトレジスタからなる、もしくは
シフトレジスタを含む選択回路を含み、該選択回路の該
テスト動作モードにおける諸入ブハすなわち全活性化入
力、シフト動作りｐツク入力、シフト・インやデータ、
及びデータ出力の少なくとも一部が、その他の動作モー
ドにおける入（出）力と端子を共通にした（モノリシッ
ク）デジタル集積回路も得ることができる。
理の集合（ＡＮＤアレイ）又はＯＲ論理の集合（ＯＲア
レイ）もしくは−又は複数のＡＮＤアレイにより駆動さ
れるＯＲアレイを含む、所謂ＰＬＡ（プログラマブル論
理アレイ）を含有するデジタル集積回路において、ある
テスト動作モード時に上記ＡＮＤアレイ又はＯＲアレイ
に対し、各プレイ内のＡＮＤ項（ＯＲ項）の−又は一部
を選択的に活性化 〔ζこで「活性化」とは次の（１）、又は（２）又は（
りと（２）の双方を指す： （１）選択されたＡＮＤ（ＯＲ）項以外の全ＡＮＤ（Ｏ
Ｒ）項な不活性にし、全体の論理が選択されたＡＮＤ（
ＯＲ）項のみで動作するようにする（可制御） （２）選択されたＡＮＤ（ＯＲ）項のみの状態を別に設
けたデータ出力端子に伝える（可観測）。〕するような
並列出力を有する、シフトレジスタからなる、もしくは
シフトレジスタを含む選択回路を含み、該選択回路の該
テスト動作モードにおける諸入ブハすなわち全活性化入
力、シフト動作りｐツク入力、シフト・インやデータ、
及びデータ出力の少なくとも一部が、その他の動作モー
ドにおける入（出）力と端子を共通にした（モノリシッ
ク）デジタル集積回路も得ることができる。
第１図を参照して本発明の第１の実施例を説明する。本
実施例では組合せ論理としては最も一般的なＡＮＤ−Ｏ
Ｒアレイを有する所謂ＰＬ人（プ四グラマプルロジック
アレイ）を考え、さらに？：、れを順序論理化すゐ場合
の好適例として、ＯＲアレイ出力の一部をＡＮＤアレイ
入力への７リツプフロツプを介してフィードパ、りする
場合を考える。
実施例では組合せ論理としては最も一般的なＡＮＤ−Ｏ
Ｒアレイを有する所謂ＰＬ人（プ四グラマプルロジック
アレイ）を考え、さらに？：、れを順序論理化すゐ場合
の好適例として、ＯＲアレイ出力の一部をＡＮＤアレイ
入力への７リツプフロツプを介してフィードパ、りする
場合を考える。
入カパッファエは入力端子工、〜工、。およびフリップ
フロップ部５の出力ＱＩ−Ｑｓが入力され、その出力は
アンドアレイ部２に入力されている。
フロップ部５の出力ＱＩ−Ｑｓが入力され、その出力は
アンドアレイ部２に入力されている。
このアンドアレイ部はアンド項出力Ａ、％Ａ、、、を有
し、このアンド項出力Ａ、〜Ａ４１．はオアアレイ部３
に入力され、オアアレイ部の出力の一部はツリツブフロ
ップ部５に入力され、他の出力は出力バッファ４を介し
て出力端子０．〜０．に出力されている。また上述のア
ンドアレイ部２の各出力項Ａ、〜＾１．はシフトレジス
タ部６の選択出力によって各々選択しうる。アンドアレ
イ及びオアアレイ中、任意の交点が黒丸で図示したよう
にプログラム可能である。交点の黒丸は実際にはトラン
ジスタ又はダイオード等の素子によシ具現される。
し、このアンド項出力Ａ、〜Ａ４１．はオアアレイ部３
に入力され、オアアレイ部の出力の一部はツリツブフロ
ップ部５に入力され、他の出力は出力バッファ４を介し
て出力端子０．〜０．に出力されている。また上述のア
ンドアレイ部２の各出力項Ａ、〜＾１．はシフトレジス
タ部６の選択出力によって各々選択しうる。アンドアレ
イ及びオアアレイ中、任意の交点が黒丸で図示したよう
にプログラム可能である。交点の黒丸は実際にはトラン
ジスタ又はダイオード等の素子によシ具現される。
シフトレジスタ部６には端子ＤＩからデータ人力ＤＩＡ
が与えられ、シフトレジスタ部６の出力ＤＯＡはアント
ゲ−）Ａ、、およびオアゲートＲ１゜を介して出力端子
ＤＯに導出されている。
が与えられ、シフトレジスタ部６の出力ＤＯＡはアント
ゲ−）Ａ、、およびオアゲートＲ１゜を介して出力端子
ＤＯに導出されている。
ここで端子ＤＩおよびＤＯは７す、プフロ、プ部５のデ
ータ入力および出力端子として兼用されている。ブロッ
ク６にはプ四ツクイネーブルＡＤＥおよびりａ、りＣＬ
Ｋ３が与え得る如くされている。イネーブル入力端子Ｉ
Ｎはインバータ５１およびアンドゲートＡ＋＋ Ｋ入力
され、このアンドゲートＡＩＩの個入力はインバータ５
１の出力ＡＤＦが入力されており、出力はブロック４に
そのイネーブルＣＢとして与え得る如くなされる。ＡＤ
Ｅは一人力がり四ツク本端子ＣＬＫに接続されたアント
ゲ−）Ａｌ１に接続されゲートＡ＋６の出力はラッチク
ロックＣＩ、ＫＯとしてプロ、り４に与え得る如く外さ
れる。一方インバータ５２の出力はブロック６ヘブロツ
クイネーブルＡＤＨとして与えられると共にクロ、り端
子ＣＬＫに一人力が接続されたアンドグー ） ＡＩｔ
Ｋも印加される。ゲート１２の出力はブａｙり６ヘク
ｍｙりＣＬＫ３として与え得る如くなされる。ここでイ
ンバータ５１はブロック４へのイネーブル入力ＣＥに対
し、その第３レベルをＡＤＤとし、イネーブル入力端子
ＥＮが通常レベルか第３レベルかで、通常動作モードか
、ブロック６のＡＮＤ項選択回路が活性化されているモ
ードかの切替えを行なう。約モードではＡＤＥは低レベ
ルでＣＬＫ３は庶断されるためプハツク６は不活性でブ
ロック４がイネーブルであ抄、後モードでは、シフトレ
ジスタ部６はすべてイネーブル状態である。このように
してブロックイネーブルＡＤＥにより、出力う。
ータ入力および出力端子として兼用されている。ブロッ
ク６にはプ四ツクイネーブルＡＤＥおよびりａ、りＣＬ
Ｋ３が与え得る如くされている。イネーブル入力端子Ｉ
Ｎはインバータ５１およびアンドゲートＡ＋＋ Ｋ入力
され、このアンドゲートＡＩＩの個入力はインバータ５
１の出力ＡＤＦが入力されており、出力はブロック４に
そのイネーブルＣＢとして与え得る如くなされる。ＡＤ
Ｅは一人力がり四ツク本端子ＣＬＫに接続されたアント
ゲ−）Ａｌ１に接続されゲートＡ＋６の出力はラッチク
ロックＣＩ、ＫＯとしてプロ、り４に与え得る如く外さ
れる。一方インバータ５２の出力はブロック６ヘブロツ
クイネーブルＡＤＨとして与えられると共にクロ、り端
子ＣＬＫに一人力が接続されたアンドグー ） ＡＩｔ
Ｋも印加される。ゲート１２の出力はブａｙり６ヘク
ｍｙりＣＬＫ３として与え得る如くなされる。ここでイ
ンバータ５１はブロック４へのイネーブル入力ＣＥに対
し、その第３レベルをＡＤＤとし、イネーブル入力端子
ＥＮが通常レベルか第３レベルかで、通常動作モードか
、ブロック６のＡＮＤ項選択回路が活性化されているモ
ードかの切替えを行なう。約モードではＡＤＥは低レベ
ルでＣＬＫ３は庶断されるためプハツク６は不活性でブ
ロック４がイネーブルであ抄、後モードでは、シフトレ
ジスタ部６はすべてイネーブル状態である。このように
してブロックイネーブルＡＤＥにより、出力う。
チクロックＣＬＫＯと、プａｙり６のシフトクロ、りＣ
ＬＫ３の切替えを行なう。かくして第５図の如く構成さ
れた論理集積回路においてそのテスト診デバッグ時に、
７リツプフロツプ部５の状態の可制御・可観測性と並ん
で問題となるのはアンドアレイ２及びオアアレイ３の各
項、特に各ＡＮＤ項（Ａ、−Ａ□、）の可制御性・可観
測性であるが、前者は上述のように、周知のシフトレジ
スタ接続で実現出来るが、後者についてはプｕツク６に
よるＡＮＤ項選択回路を動作させるモードが必要であり
、ζこでは端子ＣＬＫ。
ＬＫ３の切替えを行なう。かくして第５図の如く構成さ
れた論理集積回路においてそのテスト診デバッグ時に、
７リツプフロツプ部５の状態の可制御・可観測性と並ん
で問題となるのはアンドアレイ２及びオアアレイ３の各
項、特に各ＡＮＤ項（Ａ、−Ａ□、）の可制御性・可観
測性であるが、前者は上述のように、周知のシフトレジ
スタ接続で実現出来るが、後者についてはプｕツク６に
よるＡＮＤ項選択回路を動作させるモードが必要であり
、ζこでは端子ＣＬＫ。
ＩＮの制御によってこの場合１２８ビツトのシフトレジ
スタ部６を各ＡＮＤ項中任意の（複数）項を選択せしめ
ることが可能となる。
スタ部６を各ＡＮＤ項中任意の（複数）項を選択せしめ
ることが可能となる。
このように、本発明は独立又は第３レベルによるモード
制御人力ＥＮを適当に利用して各動作モードでの入出力
信号の使用・不使用に応じて複数の入・出力信号の端子
を兼用する事ができ、と（ＫＰＬＡ回路の論理チェック
において非常圧有効である。
制御人力ＥＮを適当に利用して各動作モードでの入出力
信号の使用・不使用に応じて複数の入・出力信号の端子
を兼用する事ができ、と（ＫＰＬＡ回路の論理チェック
において非常圧有効である。
なお本発明は上述の各実施例に限定されることなく、他
のＰＬＡにも広範な応用が可能であることは勿論であゐ
。
のＰＬＡにも広範な応用が可能であることは勿論であゐ
。
第１図は本発明の第１の実施例によるＰＬＡ集積回路の
構成を示すプロ、り図である。 １・・・・・・入カパッファＡ、〜Ａ、・・・・・・ア
ンドゲート、２・・・・・・アンドアレイ、３・・・・
・・オアアレイ、４・・・・・・出カバｗ７７ｓ５・・
・・・・フリ、７７０７１部、６・・・・・・シフトレ
ジスタ部。 代理人 弁理士 内 原 を晋−゛
構成を示すプロ、り図である。 １・・・・・・入カパッファＡ、〜Ａ、・・・・・・ア
ンドゲート、２・・・・・・アンドアレイ、３・・・・
・・オアアレイ、４・・・・・・出カバｗ７７ｓ５・・
・・・・フリ、７７０７１部、６・・・・・・シフトレ
ジスタ部。 代理人 弁理士 内 原 を晋−゛
Claims (1)
- アンドアレイおよびオアアレイを有するプログラマブル
ロジックアレイにおいて、的記アンドアレイの任意の積
項線を選択する手段七、該選択手段に選択データを転送
する手段とを設け
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164639A JPS6094532A (ja) | 1984-08-06 | 1984-08-06 | プログラマブルロジツクアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164639A JPS6094532A (ja) | 1984-08-06 | 1984-08-06 | プログラマブルロジツクアレイ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130777A Division JPS5483341A (en) | 1977-12-15 | 1977-12-15 | Digital integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094532A true JPS6094532A (ja) | 1985-05-27 |
| JPH0137045B2 JPH0137045B2 (ja) | 1989-08-03 |
Family
ID=15797007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164639A Granted JPS6094532A (ja) | 1984-08-06 | 1984-08-06 | プログラマブルロジツクアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120719A (ja) * | 1985-11-19 | 1987-06-02 | ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン | 論理レベル数を制御するプログラム可能なホ−ルドバツクル−プを有するフイ−ルド・プログラマブルな論理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPS6231527A (ja) * | 1985-08-02 | 1987-02-10 | Kubota Ltd | 四輪駆動車輛の後輪駆動装置 |
-
1984
- 1984-08-06 JP JP59164639A patent/JPS6094532A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPS6231527A (ja) * | 1985-08-02 | 1987-02-10 | Kubota Ltd | 四輪駆動車輛の後輪駆動装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120719A (ja) * | 1985-11-19 | 1987-06-02 | ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン | 論理レベル数を制御するプログラム可能なホ−ルドバツクル−プを有するフイ−ルド・プログラマブルな論理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0137045B2 (ja) | 1989-08-03 |
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