JPS6145265B2 - - Google Patents
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- Publication number
- JPS6145265B2 JPS6145265B2 JP52151306A JP15130677A JPS6145265B2 JP S6145265 B2 JPS6145265 B2 JP S6145265B2 JP 52151306 A JP52151306 A JP 52151306A JP 15130677 A JP15130677 A JP 15130677A JP S6145265 B2 JPS6145265 B2 JP S6145265B2
- Authority
- JP
- Japan
- Prior art keywords
- array
- term
- circuit
- shift register
- terms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000012360 testing method Methods 0.000 claims description 7
- 238000003491 array Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理アレイに関み特にプログラマブル
論理アレイに関する。
論理アレイに関する。
モノリシツクデジタル論理集積回路の高集積化
に伴ない、所謂AND―OR型のプログラマブレル
論理アレイ（PLA）が、その構成の標準性と汎
用性〔任意の組合せ論理がAND―ORに分解して
実規出来、フリツプフロツプを介したフイードパ
ツクパスを内蔵すれば、任意の順序論理が実現出
来る。〕の故に賞用され始めている。しかしなが
ら、その論理テバツグや、集積回路デバイスとし
てのテスト時に間題となるのが外部からは直接ア
クセス出来ない複数のAND項節点の存在であ
る。これを何らかの形で、可制御且つ可観測、あ
るいは少なく共可制御又は可観測にするための
AND項選択回路が従来から考えられて来たが、
その制御に多数の端子を要したり、あるいは必要
な回路があまりにも複雑な場合が多かつた。
に伴ない、所謂AND―OR型のプログラマブレル
論理アレイ（PLA）が、その構成の標準性と汎
用性〔任意の組合せ論理がAND―ORに分解して
実規出来、フリツプフロツプを介したフイードパ
ツクパスを内蔵すれば、任意の順序論理が実現出
来る。〕の故に賞用され始めている。しかしなが
ら、その論理テバツグや、集積回路デバイスとし
てのテスト時に間題となるのが外部からは直接ア
クセス出来ない複数のAND項節点の存在であ
る。これを何らかの形で、可制御且つ可観測、あ
るいは少なく共可制御又は可観測にするための
AND項選択回路が従来から考えられて来たが、
その制御に多数の端子を要したり、あるいは必要
な回路があまりにも複雑な場合が多かつた。
本発明の目的は、モノリシツク集積化に好適
な、追化所要端子数が最少で、追加回路の簡単
な、しかも融通性に富むAND項選択回路を有す
る論理アレイ、特にプログラマブル論理アレイを
提供する事にある。
な、追化所要端子数が最少で、追加回路の簡単
な、しかも融通性に富むAND項選択回路を有す
る論理アレイ、特にプログラマブル論理アレイを
提供する事にある。
本発明は、複数のアンド項線を有するアンドア
レイを含むプログラマブル論理アレイにおいて、
前記アンドアレイに論理演算用のデータを入力す
る複数の入力端子と、前記アンドアレイの１本も
しくは複数本のブロツクを指定する情報が格納さ
れるシフトレジスタと、該シフトレジスタの情報
を解読して指定された１本もしくは複数本のブロ
ツクのアンド項線を選択する回路と、前記入力端
子からテスト用データを入力して選択されたアン
ド項線のテストを行なう回路とを有することを特
徴とするものである。
レイを含むプログラマブル論理アレイにおいて、
前記アンドアレイに論理演算用のデータを入力す
る複数の入力端子と、前記アンドアレイの１本も
しくは複数本のブロツクを指定する情報が格納さ
れるシフトレジスタと、該シフトレジスタの情報
を解読して指定された１本もしくは複数本のブロ
ツクのアンド項線を選択する回路と、前記入力端
子からテスト用データを入力して選択されたアン
ド項線のテストを行なう回路とを有することを特
徴とするものである。
本発明によれば、アンド項選択のためにアンド
項数に対応したビツトのシフトレジスタを用いる
必要がなく、遂一選択すべきアンド項をＮとする
とほぼLog2Nなるビツトのシフトレジスタとテコ
ーダによつて実現できるためチツプの面積の縮少
に多大の効果を有する。
項数に対応したビツトのシフトレジスタを用いる
必要がなく、遂一選択すべきアンド項をＮとする
とほぼLog2Nなるビツトのシフトレジスタとテコ
ーダによつて実現できるためチツプの面積の縮少
に多大の効果を有する。
本発明によれば少なく共、複数の入力端子、一
又は複数のANDアレイ及びORアレイ及び複数の
出力端子を有するAND―OR型のプログラマプル
論理アレイを含み、且つそのANDアレイの各
AND項の全部又は一部に対し、任意の数項を選
択し他を非選択にするデコーダ回路を含み、該デ
コーダ回路の入力が、シフトレジスタの並列ビツ
ト出力により与えられる（プログラマブル）論理
アレイが得られる。本発明では選択されたAND
項以外の全AND項が不活性化されるような（可
制御性）（プログラマブル）論理アレイが得ら
れ、さらには選択されたAND項の状態のみが別
の出力端子に導かれるような（可観測性）プログ
ラマブル論理アレイも得ることもできる。
又は複数のANDアレイ及びORアレイ及び複数の
出力端子を有するAND―OR型のプログラマプル
論理アレイを含み、且つそのANDアレイの各
AND項の全部又は一部に対し、任意の数項を選
択し他を非選択にするデコーダ回路を含み、該デ
コーダ回路の入力が、シフトレジスタの並列ビツ
ト出力により与えられる（プログラマブル）論理
アレイが得られる。本発明では選択されたAND
項以外の全AND項が不活性化されるような（可
制御性）（プログラマブル）論理アレイが得ら
れ、さらには選択されたAND項の状態のみが別
の出力端子に導かれるような（可観測性）プログ
ラマブル論理アレイも得ることもできる。
第１図は、従来のAND項選択回路５を含む
PLAの例である。このアレイは入力バツフア
１、アンドアレイ２、オアアレイ３、出力バツフ
ア４を含んで構成される。アンドアレイ２及びオ
アアレイ３中の交点は、任意の個所が黒丸で示し
ようにプログラム可能である。黒丸は実際にはト
ランジスタ又はダイオード等の素子により具現さ
れる。AND項選択回路ブロツク５は、制御入力
ENA＝０の時は、不活性で、このとき全AND項
A1〜A128は活性である。制御入力ENA＝１の
時、ブロツクが活性化され、クロツクCLKAによ
りデータDIAを遂次送りこんで各フリツプフロツ
プＦ／F1〜Ｆ／F128を設定する事により、情報１
を有するフリツプフロツプに対応するAND項の
みを活性化する事が出来る。すなわち、各AND
項は「可制御」になる。これに対し、第２図は従
来のPLAにおけるAND項選択回路５の他例であ
る。以下、他の部分は第１図と同じなので、ブロ
ツク５のみを示す。この場合は、情報１を有する
フリツプ・フロツプに対応するAND項の情報の
みをたとえば、ゲート１０でORをとつて出力
DOAでセンス出来る。すなわち、各AND項は
「可観測」になる。いずれにしてもこれらのAND
項選択回路はAND項の数（この場合128個）だけ
のビツド数のシフトレジスタが必要になるが、チ
ツプ上の占有面積の大きいシフトレジスタは不利
である。
PLAの例である。このアレイは入力バツフア
１、アンドアレイ２、オアアレイ３、出力バツフ
ア４を含んで構成される。アンドアレイ２及びオ
アアレイ３中の交点は、任意の個所が黒丸で示し
ようにプログラム可能である。黒丸は実際にはト
ランジスタ又はダイオード等の素子により具現さ
れる。AND項選択回路ブロツク５は、制御入力
ENA＝０の時は、不活性で、このとき全AND項
A1〜A128は活性である。制御入力ENA＝１の
時、ブロツクが活性化され、クロツクCLKAによ
りデータDIAを遂次送りこんで各フリツプフロツ
プＦ／F1〜Ｆ／F128を設定する事により、情報１
を有するフリツプフロツプに対応するAND項の
みを活性化する事が出来る。すなわち、各AND
項は「可制御」になる。これに対し、第２図は従
来のPLAにおけるAND項選択回路５の他例であ
る。以下、他の部分は第１図と同じなので、ブロ
ツク５のみを示す。この場合は、情報１を有する
フリツプ・フロツプに対応するAND項の情報の
みをたとえば、ゲート１０でORをとつて出力
DOAでセンス出来る。すなわち、各AND項は
「可観測」になる。いずれにしてもこれらのAND
項選択回路はAND項の数（この場合128個）だけ
のビツド数のシフトレジスタが必要になるが、チ
ツプ上の占有面積の大きいシフトレジスタは不利
である。
次に第３図を参照して、本発明の第１の実施例
を説明する。
を説明する。
本実施例では直列の７ビツトのフリツプフロツ
プＦ／F1〜Ｆ／F7の各出力B1〜B7をデコーダ２
０に導入し、ここで128のアンド項A1〜A128を遂
一選択するものである。
プＦ／F1〜Ｆ／F7の各出力B1〜B7をデコーダ２
０に導入し、ここで128のアンド項A1〜A128を遂
一選択するものである。
本実施例では、AND項選択回路全体が活性化
された時は、全AND項中任意の一項だけが選択
されて活性化され、他のAND項はすべて非選択
になり不活性化される（可制御性）しかしながら
本デコーダの入力B1〜B7はシフトレジスタにお
けるフリツプフロツプの並列出力であるため、端
子数は最小限の３本（シフト・イン・データ
DIA、選択出力DOA、クロツクCLK）ですみ、
且つシフトレジスタのビツト数はAND項数２Nに
対し僅かＮビツトで済むから全体の回路は極めて
経済的である。
された時は、全AND項中任意の一項だけが選択
されて活性化され、他のAND項はすべて非選択
になり不活性化される（可制御性）しかしながら
本デコーダの入力B1〜B7はシフトレジスタにお
けるフリツプフロツプの並列出力であるため、端
子数は最小限の３本（シフト・イン・データ
DIA、選択出力DOA、クロツクCLK）ですみ、
且つシフトレジスタのビツト数はAND項数２Nに
対し僅かＮビツトで済むから全体の回路は極めて
経済的である。
次に第４図を参照して本発明の第２の実施例を
説明する。
説明する。
本実施例では前述の実施例と同様にして128の
アンド項をデコードし、そのデコード出力a1〜
a128をそれぞれアンド項A1〜A128の検出レベルが
入力されたアンドゲートA1′〜A128′に入力させ、
このアンドゲートA1′〜A128′の出力をオアゲート
２１を介して可観測の出力DOAとして取り出し
得るごとくししものである。すなわち、この場合
は、選択されたAND項のみの状態が出力DOAで
センス出来る。（可観測性） 次に第５図を参照して本発明の第３の実施例を
説明する。
アンド項をデコードし、そのデコード出力a1〜
a128をそれぞれアンド項A1〜A128の検出レベルが
入力されたアンドゲートA1′〜A128′に入力させ、
このアンドゲートA1′〜A128′の出力をオアゲート
２１を介して可観測の出力DOAとして取り出し
得るごとくししものである。すなわち、この場合
は、選択されたAND項のみの状態が出力DOAで
センス出来る。（可観測性） 次に第５図を参照して本発明の第３の実施例を
説明する。
ここでは４つの直列配置したフリツプフロツプ
Ｆ／F1〜Ｆ／F4を用いてシフトレジスタとし、
このフリツプフロツプの４ビツトの並列出力B1
〜B4を用いてデコーダ２２で16の出力A1〜A16を
デコードする。このデコード出力はおのおの８つ
のアンド項A1〜A8、A9〜A16……A112〜A128をそ
れぞれブロツクとて各ブロツクに与えられてい
る。
Ｆ／F1〜Ｆ／F4を用いてシフトレジスタとし、
このフリツプフロツプの４ビツトの並列出力B1
〜B4を用いてデコーダ２２で16の出力A1〜A16を
デコードする。このデコード出力はおのおの８つ
のアンド項A1〜A8、A9〜A16……A112〜A128をそ
れぞれブロツクとて各ブロツクに与えられてい
る。
本実施例では、全AND項A1〜A128は複数のグ
ループ（16グループa1〜a16）に分けられ、各グル
ープ毎にまとめてAND項群回路により選択さ
れ、後者はデコーダ（１／16）とそのバイナリイ
入力用シフトレジスタ（４ビツト）から成立つ。
ループ（16グループa1〜a16）に分けられ、各グル
ープ毎にまとめてAND項群回路により選択さ
れ、後者はデコーダ（１／16）とそのバイナリイ
入力用シフトレジスタ（４ビツト）から成立つ。
次に第６図を参照して本発明の第４の実施例を
前述の第１の実施例の具体例として説明する。
前述の第１の実施例の具体例として説明する。
７つのフリツプフロツプＦ／F1乃至Ｆ／F7は
各々真補の出力（B1、1）、（B2、2）……
（B7、7）を並列に出力し、これらの各真補出力
をダイオードアレイ５０によつてA1乃至A128の
各アンド項への印加信号としてデコードするもの
である。
各々真補の出力（B1、1）、（B2、2）……
（B7、7）を並列に出力し、これらの各真補出力
をダイオードアレイ５０によつてA1乃至A128の
各アンド項への印加信号としてデコードするもの
である。
この場合、AND項選択回路の内のデコーダ回
路は極めて簡単なダイオードアレイで構成される
事が出来る。
路は極めて簡単なダイオードアレイで構成される
事が出来る。
次に第７図を参照して本発明の第５の実施例を
説明する。本実施例は上述の第４の実施例を改良
したものである。ここでは各フリツプフロツプ
Ｆ／F1〜Ｆ／F7のバイナリイ出力B1、1〜B7、
7はそのままダイオードアレイへの入力として
用いずに、２ビツト毎に２相補信号（例えば
B1、1、B2、2）をデコーダ５２でデコードし
てして４つの信号（1、2B1 2、1B2、B1B2）を
発生し、この信号をダイオードアレイ５１に入力
して128アンド項をデコードするものである。本
実例によればダイオードアレイ５１のダイオード
数をダイオードアレイ５０に比して半減する事が
出来る。ここでデコーダ５２中のANDゲートは
たとえば第８図のような回路を使えば最小の素子
数で実現出来る。このようにして、本発明によれ
ばPLAのテストにとつて最も煩雑なAND項の選
択手段をチツプ占有面積をそれ程増やさずに可制
御又は可観測に出来るので本発明の効果は甚大で
ある。
説明する。本実施例は上述の第４の実施例を改良
したものである。ここでは各フリツプフロツプ
Ｆ／F1〜Ｆ／F7のバイナリイ出力B1、1〜B7、
7はそのままダイオードアレイへの入力として
用いずに、２ビツト毎に２相補信号（例えば
B1、1、B2、2）をデコーダ５２でデコードし
てして４つの信号（1、2B1 2、1B2、B1B2）を
発生し、この信号をダイオードアレイ５１に入力
して128アンド項をデコードするものである。本
実例によればダイオードアレイ５１のダイオード
数をダイオードアレイ５０に比して半減する事が
出来る。ここでデコーダ５２中のANDゲートは
たとえば第８図のような回路を使えば最小の素子
数で実現出来る。このようにして、本発明によれ
ばPLAのテストにとつて最も煩雑なAND項の選
択手段をチツプ占有面積をそれ程増やさずに可制
御又は可観測に出来るので本発明の効果は甚大で
ある。
なお、本発明は上述の実施例に限らずに適宜変
更して応用することも勿論可能である。
更して応用することも勿論可能である。
第１図は従来のPLAを示す構成図、第２図は
従来のアンド項選択回路の例を示す回路構成図、
第３図乃至第７図はそれぞれ本発明の第１乃至第
５の実施例を示す構成図、第８図はアンドゲート
の一例を示す回路図である。 図中の符号、１：入力バツフア、２：アンドア
レイ、３：オアアレイ、４：出力バツプ、５：ア
ンド項選択回路。
従来のアンド項選択回路の例を示す回路構成図、
第３図乃至第７図はそれぞれ本発明の第１乃至第
５の実施例を示す構成図、第８図はアンドゲート
の一例を示す回路図である。 図中の符号、１：入力バツフア、２：アンドア
レイ、３：オアアレイ、４：出力バツプ、５：ア
ンド項選択回路。
Claims (1)
- １ 複数のアンド項線を有するアンドアレイを含
むプログラマブル論理アレイにおいて、前記アン
ドアレイに論理演算用のデータを入力する複数の
入力端子と、前記アンドレイの１本もしくは複数
本のブロツクを指定する情報が格納されるシフト
レジスタと、該シフトレジスタの情報を解読して
指定された１本もしくは複数本のブロツクのアン
ド項線を選択する回路と、前記入力端子からテス
ト用データを入力して選択されたアンド項線のテ
ストを行なう回路とを有することを特徴とする論
理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15130677A JPS5483340A (en) | 1977-12-15 | 1977-12-15 | Logic array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15130677A JPS5483340A (en) | 1977-12-15 | 1977-12-15 | Logic array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5483340A JPS5483340A (en) | 1979-07-03 |
| JPS6145265B2 true JPS6145265B2 (ja) | 1986-10-07 |
Family
ID=15515775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130677A Granted JPS5483340A (en) | 1977-12-15 | 1977-12-15 | Logic array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5483340A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435805A (en) * | 1981-06-04 | 1984-03-06 | International Business Machines Corporation | Testing of logic arrays |
| US4942319A (en) * | 1989-01-19 | 1990-07-17 | National Semiconductor Corp. | Multiple page programmable logic architecture |
-
1977
- 1977-12-15 JP JP15130677A patent/JPS5483340A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5483340A (en) | 1979-07-03 |
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