JPS6325890A - 改良された集積回路プログラム可能リ−ドオンリメモリ装置 - Google Patents

改良された集積回路プログラム可能リ−ドオンリメモリ装置

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JPS6325890A
JPS6325890A JP62165148A JP16514887A JPS6325890A JP S6325890 A JPS6325890 A JP S6325890A JP 62165148 A JP62165148 A JP 62165148A JP 16514887 A JP16514887 A JP 16514887A JP S6325890 A JPS6325890 A JP S6325890A
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programmable
signal
circuit
input
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JP62165148A
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オーム・ピィ・アグラワル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連の同時継続中の特許出願 この発明は、この発明の譲受人に譲渡された、１９８２
年１０月７日出願の係属中の米国特許出願第０６／４３
３，２５３号に関連するものである。前記出願のいくつ
かのクレームは、これの出願時に許可されるとみなされ
ている。
発明の背景 発明の分野 この発明は一般に、プログラム可能集積回路メモリ装置
に関するものである。より特定的には、この発明は別々
にプログラム可能な出力モードを有するプログラム可能
リードオンリメモリ（ＰＲＯＭ）に関するものである。
関連技術の説明 現在、電子「メモリ」、すなわちディジタル情報をスト
アする能力を与える利用可能ないくつかの形式の集積回
路がある。実現されるべき論理関数に依存して、各々は
システム設計者の見地からいくつかの利点および不利な
点を有する。
固定された組の２進の情報がストアされ得る集積回路の
１つの形式は、プログラム可能リードオンリメモリ（Ｐ
ＲＯＭ）装置である。基本的には、Ｆ　ＲＯＭ装置は、
デコーダ、および項の合計の形態の２レベル実現化例に
おける論理関数を実現するゲートのアドレス可能アレイ
を内部的に含む。
たとえば、デコーダは一般に、入力変数が関数の項とし
てデコードされかつ出力される固定ＡＮＤゲートアレイ
を含む。アドレス可能アレイは、ユーザの仕様により、
装置を「プログラミングする」所要の回路経路を形成す
るように溶融されるかまたは切り離され得る特別な内部
リンクを有するＯＲゲートを含む。換言すれば、デコー
ダの出力とＯＲゲートの入力との間の関係は、成る論理
プログラムを実現するために特定され得る。
論理関数を実現するためのＰＲＯＭ装置の利用は、他の
プログラム可能集積回路メモリ装置に（動作速度および
すべての入力組合わせをデコードする能力のような）あ
る利点を有するが、主たる欠点は、出力の形式が第１Ａ
図で示されるように組合わせのモードかまたは第１Ｂ図
で示されるように登録されたモードのいずれかのみに限
定されることである。
第２Ａ図は、典型的な周知の組合わせ論理型構造１を示
す。ヒユーズリンク３の状態は、入カフ上の信号を反転
するかまたは反転しないようにゲート５を制御する。出
力９は一般に、「ストアされていない」または「登録さ
れていない」信号として既知である。
第２Ｂ図は、典型的な周知の登録型構造１１を示す。デ
ータ記憶レジスタ１３は、データ入力りがライン７゛を
介して入力信号のうちの１個に結合され、かつ出力Ｑが
ライン９−を介して回路またはチップの単一出力のうち
の１個に結合される。
第１Ｂ図で示される出力は一般に、「ストアされた」ま
たは「登録された」信号として既知である。
組合わせ論理出力ＰＲＯＭ装置は、多くの可能な入力組
合わせまたは積の項の出力が存在するとき有用であるが
、登録された論理出力ＰＲＯＭ装置はシーケンシャルな
論理に対して、すなわち論理関数に多くの変数が必要で
ある場合に有用である。たとえば、登録されたＰＲＯＭ
装置は、次の出力が（レジスタにストアされた）現在の
状態および入力の関数である状態機械として作用し得る
。
電流発生ＰＲＯＭ集積回路は、専用の組合わせ出力また
は登録された出力構造のみを提供する。
出力構造は固定され、かつ出力端子のすべてに共通であ
る。その結果、システム設計者は各機能を別々に実現す
るために回路基板上に各形式をスタックしなければなら
ない。
それゆえに、各出力のアーキテクチャを個別的に規定し
かつプログラミングする能力を与えるＰＲＯＭ装置が必
要になる。
発明の概要 この発明の目的は、組合わせ出力信号または登録された
出力信号のいずれかを与え得るＰＲＯＭ装置を提供する
ことである。
この発明の他の目的は、任意の組合わせで反転されたも
しくは反転されていない組合わせ出力信号または登録さ
れた出力信号を与えるようにプログラミングされ得る出
力構成要素を有するＰＲＯＭ装置を提供することである
。
この発明のさらに他の目的は、個々にユーザプログラム
可能である出力構造を有するＰＲＯ〜１装置を提供する
ことである。
この発明の利点は、それが１個の集積回路システムアー
キテクチャから、すなわち単一チップから組合わせ信号
出力と登録された信号出力との両方を与え得ることであ
る。
この発明のさらなる利点は、レジスタおよびビンリソー
スの利用がシステム設計者の個々の必要性に応じて各出
力を形作ることにより最大にされ得ることである。
広い局面では、この発明はプログラム可能出力構造と組
合わされたＰＲＯＭ集積回路を提供する。
出力構造はＰＲＯＭ回路出力に結合されかつプログラム
可能回路を含み、それによってユーザはストアされてい
ない／登録されていない、もしくはストアされた／登録
された信号またはその任意の組合わせを出力として与え
るように出力構造をプログラミングし得る。
この発明の他の目的、特徴および利点は、以下の詳細な
説明および添付の図面に鑑み明らかになり、そこでは同
じ参照符号が図面を通じて同じ特徴を表わす。
この説明に関連の図面は、もし特定的に注目されるので
なければ一定の割合で描かれていないものとして理解さ
れるべきである。さらに、図面はこの発明に従って制作
された集積回路の一部分のみを例示するように意図され
ている。
発明の詳細な説明 さて、この発明を実施するために発明者により現在企図
されている最良のモードを例示するこの発明の特定の実
施例を詳細に参照する。代わりの実施例もまた、応用可
能なものとして簡単に述べられる。
第１図および第２図で示されたＰＲＯＭ装置ならびに実
現特定回路は、技術において周知でありかつ多くの刊行
物で詳細に述べられる。たとえば、１９８２年に版権を
得たプレンティス・ホール・インコーホレーテッド（Ｐ
ｒｅｎｔｌｃｅ−ｔ（ａｌｌ、　Ｉｎｃ、）のダブリュ
・エイ・トリーベル（Ｗ、＾、　Ｔｒｉｅｂｅｌ）およ
びエイ・イー・チュ（Ａ、Ｅ、　Ｃｈｕ）による「半導
体およびバブルメモリのハンドブック（ｌ１ａｎｄｂｏ
ｏｋｏｆ’　Ｓｅ＋ｇｌｃｏｎｄｕｃｔｏｒ　ａｎｄ　
Ｂｕｂｂｌｅ　ＭｅｍｏｒＩｅｓ　）　Ｊを参照された
い。このように、ここでは詳細には述べられない。
第４図で示されるような、この発明において用いられる
出力構造の実施例は、ここでのこの発明の同一譲受人に
よる、発明者ダブリュ・ミラー（Ｖ、　ＭＩＩＩｃｒ）
　、ビー・キットソン（Ｂ、　Ｋｌｔｓｏｎ　）、およ
びビイ・ハーベー（Ｐ、　）Ｉａｒｖｃｙ　）のための
１９８２年１０月７日出願の同時係属中の、一部許可さ
れた米国特許出願節０６／４３３，２５３号に詳細に述
べられる。前記出願は、その全体がここで引用により援
用される。前記同時係属中の出願において述べられる実
施例は、通俗な積の合計論理を実現するプログラム可能
アレイ論理（モノリシック・メモリーズ・インコーホレ
ーテッド（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ、
　Ｉｎｃ、）の登録商標であるＰＡＬ）またはプログラ
ム可能論理アレイ（ＰＬＡ）集積回路に関連して用いら
れるように設計される。１個のこのようなＰＡＬは、１
９８４年に版権を得たカリフォルニア州すニーヴエイル
のアドバンスト・マイクロ・ディバイシズ・インコーホ
レーテッド（Ａｄｖａｎｃｅｄ　Ｍｌｃｒｏ　Ｄｅｖｉ
ｃｅｓ、　Ｉｎｃ、）により発表された、プログラム可
能アレイ論理ハンドブック（Ｐｒｏｇｒａｍｍａｂｌｅ
　Ａｒｒａｙ　Ｌｏｇｉｃ　Ｈａｎｄｂｏｏｋ）の２−
２９頁ないし２−４０頁に述べられたＡｍＰＡＬ２２Ｖ
１０である。
しかしながら、プログラム可能アレイ論理およびＰＲＯ
Ｍ論理はかなり異なる。それゆえに、前記同時係属中の
出願で教示された「出力論理マクロセル」は、他の集積
回路応用に簡単には転送され得ない。より特定的には、
ＰＡＬ型実現化例は出力極性をプログラミングするため
に与えられなければならないが、Ｆ　ＲＯＭ装置は本来
この機能を提供し得る。第４図で示されるこの発明の出
力論理マクロセル構造２０のセクションは、以下で詳細
に述べられる。
さて第３図を参照すると、プログラム可能出力構造を有
するＦ　ＲＯＭ構造の組合わせが示される。
例示の実施例として、２０４８Ｘ８ビットＰＲＯＭ装置
が示される。当業者にとって容易に明らかであるように
、この発明は多くのメモリサイズの形状および入力／出
力ピンチップキャリアパッケージで実現され得る。それ
ゆえに、ここで述べられた特定のアーキテクチャはこの
発明に関する任意の特定の限界としてではなく、一般的
な発明の概念の一実施例の例としてのみ理解されるべき
である。
この発明の例示の実施例のＰＲＯ〜１セクション２は、
１１個の入力ライン、ＡＯないしＡ１０ををする。ＡＯ
ないしＡ３は、１６個のアレイ列デコーダ回路構成要素
４への入力である。入力Ａ４ないしＡＩＯは、１２８個
のアレイ行デコーダ回路構成要素６に結合される。
メモリはたとえば、ディジタルデータをストアするのに
用いられる１２Ｂｘ１２８マトリツクスで配置されたプ
ログラム可能ＡＮＤアレイ８である。
入力ラインＡ４ないしＡＩＯに与えられた２進のコード
アドレスビットに依存して、各行デコーダ６は入力ライ
ン１０を介してアレイ８における行のうちの１個を選択
するように信号を与える。
各行デコーダ６はこうして、行が読出されるのを可能に
する。
残余のアドレス入力ビットＡＯないしＡ３は、列デコー
ダ４によりデコードされる。列デコーダ４は、入力ライ
ン１４を介してマルチプレクサ１２に信号を与えるのに
用いられる。例示のマルチプレクサ１２は８個のユニッ
トを有し、各々は１６個の入力端子がライン１６に結合
される。８個のマルチプレクサユニットの各々は、出力
ライン１８を介して１６個の入力のうちの選択されたも
のを伝送するための出力端子を有する。各列デコーダ４
はこうして、マルチプレクサ１２がライン１６を介して
アレイ８から８ビツトのワードを伝送するのを可能にす
る。こうして、データワードはマルチプレクサ出力ライ
ン１８を介するプログラム可能出力論理構造２０への入
力に利用可能である。
出力論理構造２０は、第４図で示されるように「マクロ
セル」とも呼ばれる８個の出力セル２２を設ける。Ｄ型
登録フリップフロップ２４は、そのＤ入力端子上でＰＲ
ＯＭセクション２の出力を受取るようにマルチプレクサ
出力ライン１８に結合される。フリップフロップ２４は
また、入力ライン２６を介してクロック信号を受取るよ
うにされる。フリップフロップ２４のＱ出力は、ライン
３０を介して出力論理マルチプレクサ２８の第１の入力
に結合される。各出力論理マルチプレクサ２８の第２の
入力端子は、入力ライン３２を介してＰＲＯＭセクショ
ン出カライカライン１８に結合される。
この実施例では、マクロセル２２の各出力マルチプレク
サ２８がプログラム可能ヒユーズリンクＳ１を含む。ヒ
ユーズリンクＳ１を切断するかまたは切断しないことに
より、各マクロセル２２は出力ライン３４からインバー
タ３５を介してチ・ツブ出力ビン００ないし０７に装置
の出力を送信するためにその２個の入力ライン３０．３
２上の信号間で選択するようにプログラミングされ得る
。
換言すれば、ユーザは、その第１の入力を介する登録さ
れた信号またはその第２の入力３２を介する登録されて
いない、すなわち組合わせ論理信号間で出力ビンＯ（Ｊ
ないし０７への出力のために選択するようにマクロセル
をプログラミングし得る。
この実施例では、マクロセル２０はヒユーズプログラム
可能である。それゆえに、−旦プログラミングされると
、各マクロセル２０の出力は組合わせのまたは登録され
た出力としての働きをするように固定される。しかしな
がら、これはこの発明の構造に関する限界として解釈さ
れるべきではない。
代わりに、より複雑でありかつそれゆえにより以上のチ
ップ空間を必要とするが、マクロセル２０はヒユーズ制
御出力マルチプレクサ２８を信号制御バスゲート回路と
置換することによりディジタル化され得る。このように
、制御信号をプログラミングすることにより、マクロセ
ル２０は、パスゲート回路への制御信号に依存する任意
の特定時間で組合わせのまたは登録された出力モードの
いずれかで動作するように代わりに用いられ得る。
これは、紫外線放射消去可能Ｆ　ＲＯＭまたは電気的消
去可能ＰＲＯＭ形状能力を提供し得る。それゆえに、当
業者により認められるように、ヒユーズはこの発明の範
囲内の代わりの実施例を作るための他のプログラム可能
論理回路エレメントにより置換され得る。
第３図に戻ると、この発明は代わりに、非同期（すなわ
ち直接信号送信）動作または同期（すなわちクロック信
号送信）動作のいずれかに備えるようにされ得る。出力
可能化回路３６は、入力ライン３８が、出力可能化信号
ＥＮａまたはＥＮｓを受取るために装置の入力ビンに結
合される。可能化信号は、Ｄ型フリップフロップ４０へ
の入力として与えられる。可能化信号はまた、インバ−
夕４７を介してフリップフロップバイパスライン４６が
ら装置出力バッファ４２に直接に送られる。
動作の同期モードのためのクロックパルスは、第４図で
示されるようにこの実施例においてインバータ２７から
ライン２６を介してマクロセルのフリップフロップ２４
に、かつライン４４を介して出力可能化フリップフロッ
プ４０に結合される装置入力ピン上に与えられる。非同
期動作に対して、ＥＮａはライン４６を介して出力バッ
ファに直接に送られる。
第３図および第４図を参照すると、ユーザが、装置が用
いられるシステムの動作パラメータに必要なディジタル
データを含むようにメモリセクション２をプログラミン
グし得ることが認められ得る。さらに、出力構造２０の
個々のセルのヒユーズＳ１を切断するかまたは切断しな
いことにより、ユーザは、登録され、組合わされまたは
２つの組合わせになるように出力バッファ４２を介して
送られる出力を規定しかつプログラミングする能力が与
えられる。出力可能化回路３６は、ユーザが同期タイミ
ングおよび非同期タイミング間で選択するのを可能にす
る。
この組合わせにより、設計者はたとえば必要なだけのレ
ジスタのみを用いることにより装置設計および利用を最
適化し得る。システム設計者に対する利点は、別の組合
わせのまたは登録された装置よりもむしろこの発明の装
置のみが、論理動作の両方の形式を必要とするシステム
に必要であることである。
この発明の好ましい実施例の前の説明は、例示および説
明の目的のために与えられた。余すところないものでは
なく、開示された正確な形態にこの発明を制限すること
もまた意図されていない。
明らかに、多くの修正および変更が当業者に明らかであ
る。この発明は、ＭＯＳもしくはパイＭＯ８またはバイ
ポーラ方法のような任意の技術において実施され得るこ
とが可能である。実施例は、この発明の原理およびその
実際の応用を最良に説明するために選択されかつ述べら
れ、それによって当業者が企図された特定の用途に適す
る様々な実施例および様々な変更を用いてこの発明を理
解するのを可能にする。この発明の範囲は、前掲の特許
請求の範囲およびその均等物により規定されることが意
図されている。
【図面の簡単な説明】
第１Ａ図は、ストアされていない７組合わせの論理関数
を実現するためのＰ　ＲＯＦｖ１集積回路の典型的なシ
ステムアーキテクチャの略図である。 第１Ｂ図は、ストアされた／登録された論理関数を実現
するためのＰＲＯＭ集積回路の典型的なシステムアーキ
テクチャの略図である。 第２Ａ図は、第１Ａ図で示されたＰＲＯＭ集積回路のた
めの典型的な出力構造の略図である。 第２Ｂ図は、第１Ｂ図で示されたＰＲＯＭ集積回路のた
めの典型的な出力構造の略図である。 第３図は、この発明の例示の実施例の略図である。 第４図は、第３図で示されたこの発明の実施例の出力構
造の略図である。 図において、４は列デコーダ回路構成要素、６は行デコ
ーダ回路構成要素、８はＡＮＤアレイ、１２．２８はマ
ルチプレクサ、２０は出力論理構造、２２はマクロセル
、２４．４０はフリップフロップ、２７，３５．４７は
インバータ、３６は出力可能化回路、４２はバッファで
ある。 特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーホレーテッド

Claims (12)

    【特許請求の範囲】
  1. （１）改良された集積回路プログラム可能リードオンリ
    メモリ装置であって、 組合わせ論理出力モードと登録された論理出力モードと
    の間で選択するためのプログラム可能出力手段を特徴と
    し、そこで各前記出力手段が前記モードのいずれかに対
    して個々にプログラム可能である、改良された集積回路
    プログラム可能リードオンリメモリ装置。
  2. （２）入力端子および出力端子を有する改良された集積
    回路メモリ装置であって、 前記入力端子に結合されたプログラム可能リードオンリ
    メモリ回路と、 個々にプログラム可能な前記プログラム可能リードオン
    リメモリ回路の各出力に結合され、ストアされた信号ま
    たはストアされていない信号を前記出力端子の各々にそ
    れぞれ与えるためのプログラム可能出力手段との組合わ
    せを特徴とする、改良された集積回路メモリ装置。
  3. （３）複数個の入力端子および複数個の出力端子を有す
    る改良された集積回路メモリ装置であって、 前記入力端子に結合されデータをアクセスするための信
    号を受取るための入力回路手段を有し、かつ前記信号に
    応答して、アクセスされるストアされたデータを伝送す
    るための出力回路手段を有する、２進の形態で前記デー
    タをストアするためのプログラム可能リードオンリメモ
    リ手段と、前記メモリ手段の出力手段にディスクリート
    に結合され、個々にプログラミングされるようにされ、
    ストアされた信号またはストアされていない信号を前記
    出力端子にそれぞれ与えるためのプログラム可能出力手
    段との単一集積回路チップにおける組合わせを特徴とし
    、それによって前記出力端子が組合わせのまたは登録さ
    れた出力機能に個々に役立ち得る、改良された集積回路
    メモリ装置。
  4. （４）前記プログラム可能出力手段が、 （ａ）前記伝送されるストアされたデータを前記ストア
    された信号として保持するための記憶手段と、 （ｂ）第１の入力が前記出力回路手段に結合されかつ第
    ２の入力が前記記憶手段に結合され、前記出力回路手段
    からのストアされていない信号と前記記憶手段に保持さ
    れた前記ストアされた信号との間で選択するためのセレ
    クタ手段とをさらに含むことをさらに特徴とする、特許
    請求の範囲第３項に記載の装置。
  5. （５）前記セレクタ手段がヒューズプログラム可能マル
    チプレクサ回路装置をさらに含むことをさらに特徴とす
    る、特許請求の範囲第４項に記載の装置。
  6. （６）前記セレクタ手段がプログラム可能論理回路をさ
    らに含むことをさらに特徴とする、特許請求の範囲第４
    項に記載の装置。
  7. （７）入力ピンおよび出力ピンを有する改良されたプロ
    グラム可能集積回路メモリチップであって、 前記入力ピンに結合され複数個の出力を有するプログラ
    ム可能リードオンリメモリ（ＰＲＯＭ）装置と、 類似の複数個のプログラム可能チップ出力回路手段との
    組合わせを特徴とし、各前記出力回路手段は前記ＰＲＯ
    Ｍ出力のうちの１個に結合され、第１の信号または第２
    の信号を前記出力ピンに送信するための入力を有し、そ
    のため前記第１の信号が、登録された論理信号出力を表
    わし、かつ前記第２の信号が組合わせ論理信号出力を表
    わす、改良されたプログラム可能集積回路メモリチップ
    。
  8. （８）前記出力回路手段が、 （ａ）前記ＰＲＯＭ出力のうちの１個に結合された第１
    の入力と、前記第１の信号を送信するための出力とを有
    し、前記第１の信号をストアするためのレジスタ手段と
    、 （ｂ）前記ＰＲＯＭ出力の前記同一のものに結合された
    第１の入力と、前記レジスタ手段の出力に結合され前記
    第１のおよび第２の信号間で選択するための第２の入力
    と、選択された第１のまたは第２の信号を送信するため
    の出力とを有する出力セレクタ手段とをさらに含むこと
    を特徴とする、特許請求の範囲第７項に記載のメモリチ
    ップ。
  9. （９）第２の入力が前記入力ピンのうちの１個にさらに
    結合され、同期出力モードと非同期出力モードとの間で
    選択するための信号を受取るためのＤ型フリップフロッ
    プを前記レジスタ手段がさらに含むことをさらに特徴と
    する、特許請求の範囲第８項に記載のメモリチップ。
  10. （１０）前記出力セレクタ手段がヒューズプログラム可
    能マルチプレクサをさらに含み、そこで前記ヒューズの
    状態は前記マルチプレクサが前記第１の信号または前記
    第２の信号のいずれを選択するかを決定することをさら
    に特徴とする、特許請求の範囲第８項に記載のメモリチ
    ップ。
  11. （１１）前記出力セレクタ手段がプログラム可能論理回
    路をさらに含むことをさらに特徴とする、特許請求の範
    囲第８項に記載のメモリチップ。
  12. （１２）前記プログラム可能論理回路がバスゲート回路
    を含むことをさらに特徴とする、特許請求の範囲第１１
    項に記載のメモリチップ。
JP62165148A 1986-07-02 1987-07-01 改良された集積回路プログラム可能リ−ドオンリメモリ装置 Pending JPS6325890A (ja)

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US06/881,161 US4779229A (en) 1986-07-02 1986-07-02 Prom with programmable output structures
US881161 1992-05-11

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