JP3185426B2 - メモリデバイス検査用データ転送回路 - Google Patents
メモリデバイス検査用データ転送回路Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
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- G11C—STATIC STORES
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Description
【０００１】
【産業上の利用分野】この発明は、メモリデバイスの測
定評価テストにおいて、メモリデバイスの１つの端子に
対して性質の異なる２種類のパターンデータを交互に切
り替えて送り込むことができるデータ転送回路について
のものである。
定評価テストにおいて、メモリデバイスの１つの端子に
対して性質の異なる２種類のパターンデータを交互に切
り替えて送り込むことができるデータ転送回路について
のものである。
【０００２】
【従来の技術】従来のデータ選択回路を図７に示す。こ
の回路は、選択可能なｍビットのパターンデータａ、
ｂ、ｃ、・・・ ｍを備え、ｎ個のテスタピンＰａ，Ｐｂ・
・・Ｐｎにこれを出力するようになっている。パターン
データは、それぞれ性質の異なるものである。図示を省
略したパタン発生器で発生したパターンデータ信号Ｓ1a
・・・Ｓ1mは、ＦＦ１においてリアルタイムクロック信
号Ｓ3によってラッチされる。データ選択回路２はＦＦ
１の出力信号Ｓ4a・・・Ｓ4mをそれぞれ入力し、その内
の任意の一のデータを選択して、各テスタピン用のパタ
ーンデータ信号Ｓ6a、Ｓ6b・・・Ｓ6nを発生する。デー
タ選択回路２は各テスタピン毎に１回路ずつ存在し、パ
ターンデータの選択は各テスタピン毎に独立して行うこ
とができるようになっている。
の回路は、選択可能なｍビットのパターンデータａ、
ｂ、ｃ、・・・ ｍを備え、ｎ個のテスタピンＰａ，Ｐｂ・
・・Ｐｎにこれを出力するようになっている。パターン
データは、それぞれ性質の異なるものである。図示を省
略したパタン発生器で発生したパターンデータ信号Ｓ1a
・・・Ｓ1mは、ＦＦ１においてリアルタイムクロック信
号Ｓ3によってラッチされる。データ選択回路２はＦＦ
１の出力信号Ｓ4a・・・Ｓ4mをそれぞれ入力し、その内
の任意の一のデータを選択して、各テスタピン用のパタ
ーンデータ信号Ｓ6a、Ｓ6b・・・Ｓ6nを発生する。デー
タ選択回路２は各テスタピン毎に１回路ずつ存在し、パ
ターンデータの選択は各テスタピン毎に独立して行うこ
とができるようになっている。
【０００３】図８に示すように、データ選択回路２中の
データセレクタ３は、信号Ｓ4a，Ｓ4b・・・Ｓ4mを受け
てパターンデータａ、ｂ、ｃ、・・・ ｍの中から任意の一
のパターンデータを選択して、テスタピン用のパターン
データ信号Ｓ6 を出力するものである。データセレクタ
３は、レジスタ６の出力信号Ｓ13をセレクト信号とす
る。レジスタ６はパターンデータセレクト信号Ｓ9 をレ
ジスタセットクロック信号Ｓ7でラッチすることにより
セレクト信号を設定している。
データセレクタ３は、信号Ｓ4a，Ｓ4b・・・Ｓ4mを受け
てパターンデータａ、ｂ、ｃ、・・・ ｍの中から任意の一
のパターンデータを選択して、テスタピン用のパターン
データ信号Ｓ6 を出力するものである。データセレクタ
３は、レジスタ６の出力信号Ｓ13をセレクト信号とす
る。レジスタ６はパターンデータセレクト信号Ｓ9 をレ
ジスタセットクロック信号Ｓ7でラッチすることにより
セレクト信号を設定している。
【０００４】
【発明が解決しようとする課題】しかし、このようなデ
ータ転送回路では、一回のテスト実行中にテスタピン毎
に選択できるパターンデータが１種類に限られており、
同一ピンに性質の異なる２種類のパターンデータを一回
のテスト実行中に出力することが困難であるから、テス
タの操作が面倒で、検査に時間がかかるという欠点があ
る。
ータ転送回路では、一回のテスト実行中にテスタピン毎
に選択できるパターンデータが１種類に限られており、
同一ピンに性質の異なる２種類のパターンデータを一回
のテスト実行中に出力することが困難であるから、テス
タの操作が面倒で、検査に時間がかかるという欠点があ
る。
【０００５】この発明は、任意の２種類のパターンデー
タを選択することができ、各パターンデータを所定のタ
イミングで連続的に交互にサンプリングして、一回のテ
スト実行中に同一テスタピンに出力することができるデ
ータ転送回路を提供することを目的とする。
タを選択することができ、各パターンデータを所定のタ
イミングで連続的に交互にサンプリングして、一回のテ
スト実行中に同一テスタピンに出力することができるデ
ータ転送回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、この発明では、パターン発生器で発生した複数の種
類の検査用パターンデータを入力し、パターンデータを
任意に選択してテスタピンに出力するデータ選択回路２
を有するデータ転送回路において、前記パターンデータ
をラッチするＦＦ１Ａと、このＦＦ１Ａ用のタイムクロ
ック信号Ｓ３でデータ切り換え信号Ｓ５をラッチするＦ
Ｆ１Ｂと、前記複数のパターンデータから任意の２のパ
ターンデータを選択して、これらを前記データ切り換え
信号Ｓ５に従って前記テスタピンへ交互に出力するデー
タ選択回路２とからメモリデバイス検査用データ転送回
路を構成する。
に、この発明では、パターン発生器で発生した複数の種
類の検査用パターンデータを入力し、パターンデータを
任意に選択してテスタピンに出力するデータ選択回路２
を有するデータ転送回路において、前記パターンデータ
をラッチするＦＦ１Ａと、このＦＦ１Ａ用のタイムクロ
ック信号Ｓ３でデータ切り換え信号Ｓ５をラッチするＦ
Ｆ１Ｂと、前記複数のパターンデータから任意の２のパ
ターンデータを選択して、これらを前記データ切り換え
信号Ｓ５に従って前記テスタピンへ交互に出力するデー
タ選択回路２とからメモリデバイス検査用データ転送回
路を構成する。
【０００７】
【作用】この発明のメモリデバイス検査用データ転送回
路では、ＦＦ１Ａがパターン発生器で発生した複数の種
類の検査用パターンデータをラッチするとともに、この
ＦＦ１Ａ用のタイムクロック信号Ｓ３でＦＦ１Ｂがデー
タ切り換え信号Ｓ５をラッチする。データ選択回路２
は、パターンデータ信号Ｓ４が入力されると、複数のパ
ターンデータから任意の２のパターンデータを選択し
て、テスタピンへ出力する。この際、データ選択回路２
においては、選択された２のパターンデータを合成して
データ切り換え信号Ｓ５に従って連続して交互に切り替
わる信号Ｓ６を成形し出力する。
路では、ＦＦ１Ａがパターン発生器で発生した複数の種
類の検査用パターンデータをラッチするとともに、この
ＦＦ１Ａ用のタイムクロック信号Ｓ３でＦＦ１Ｂがデー
タ切り換え信号Ｓ５をラッチする。データ選択回路２
は、パターンデータ信号Ｓ４が入力されると、複数のパ
ターンデータから任意の２のパターンデータを選択し
て、テスタピンへ出力する。この際、データ選択回路２
においては、選択された２のパターンデータを合成して
データ切り換え信号Ｓ５に従って連続して交互に切り替
わる信号Ｓ６を成形し出力する。
【０００８】
【実施例】次にこの発明によるデータ選択回路の実施例
を詳細に説明する。図１で、第１の実施例のメモリデバ
イス検査用転送回路は、複数のデータ選択回路２が、各
テスタピンＰａ、Ｐｂ・・・ Ｐｎにデータを出力するよう
にテスタピン毎にそれぞれ接続されており、またＦＦ１
Ａ及びＦＦ１Ｂに並列接続されている。各データ選択回
路２には、図３に示すように、パターンデータａを選択
する情報sel ａとパターンデータｂを選択する情報sel
ｂとが交互に繰り返されるデータセレクト信号Ｓ9 が入
力されるようになっている。
を詳細に説明する。図１で、第１の実施例のメモリデバ
イス検査用転送回路は、複数のデータ選択回路２が、各
テスタピンＰａ、Ｐｂ・・・ Ｐｎにデータを出力するよう
にテスタピン毎にそれぞれ接続されており、またＦＦ１
Ａ及びＦＦ１Ｂに並列接続されている。各データ選択回
路２には、図３に示すように、パターンデータａを選択
する情報sel ａとパターンデータｂを選択する情報sel
ｂとが交互に繰り返されるデータセレクト信号Ｓ9 が入
力されるようになっている。
【０００９】データ選択回路２のレジスタセットクロッ
ク信号Ｓ7 は、図２に示すように、レジスタ切り替え信
号Ｓ8 によりインバータ４及びＡＮＤ５Ａ・５Ｂを介し
てレジスタ６Ａ・６Ｂのセットクロック信号Ｓ11・Ｓ12
となる。つまり信号Ｓ7 と信号Ｓ10との論理積が信号Ｓ
11であり、信号Ｓ7 と信号Ｓ8 の論理積が信号Ｓ12であ
る。信号Ｓ11と信号Ｓ12とは、図３に示すように、必ず
一致しないタイミングで発生するクロックである。な
お、信号Ｓ7 は、各データ選択回路２の固有のクロック
である。
ク信号Ｓ7 は、図２に示すように、レジスタ切り替え信
号Ｓ8 によりインバータ４及びＡＮＤ５Ａ・５Ｂを介し
てレジスタ６Ａ・６Ｂのセットクロック信号Ｓ11・Ｓ12
となる。つまり信号Ｓ7 と信号Ｓ10との論理積が信号Ｓ
11であり、信号Ｓ7 と信号Ｓ8 の論理積が信号Ｓ12であ
る。信号Ｓ11と信号Ｓ12とは、図３に示すように、必ず
一致しないタイミングで発生するクロックである。な
お、信号Ｓ7 は、各データ選択回路２の固有のクロック
である。
【００１０】レジスタ６Ａ・６Ｂは信号Ｓ9 を信号Ｓ11
・Ｓ12でラッチしてパターンデータａ・ｂを選択するセ
レクト情報信号Ｓ13・Ｓ14を出力する。信号Ｓ13・Ｓ14
はクロックパルス信号Ｓ7 が入力されない限りこの情報
を保持し続ける。
・Ｓ12でラッチしてパターンデータａ・ｂを選択するセ
レクト情報信号Ｓ13・Ｓ14を出力する。信号Ｓ13・Ｓ14
はクロックパルス信号Ｓ7 が入力されない限りこの情報
を保持し続ける。
【００１１】図４は、データセレクタ３が異なるｍ種類
のパターンデータａ，ｂ・・・ｍから２種類のパターン
データを選択し、これらを交互に切り替えて出力する動
作のタイムチャートである。レジスタ６Ａ・６Ｂの出力
信号Ｓ13・Ｓ14はセレクタ７の入力データとなっている
ので、セレクタ７のセレクト信号Ｓ5 の“０”と“１”
とを交互に繰り返して切り替えることにより出力信号Ｓ
15による選択情報ａsel ・ｂsel が切り替わる。すなわ
ち、セレクタ７は、信号Ｓ5 が“０”のときにはパター
ンデータａを選択する情報信号Ｓ13を、信号Ｓ5 が
“１”のときにはパターンデータｂを選択する情報信号
Ｓ14をデータセレクタ３に出力する（信号Ｓ15）。
のパターンデータａ，ｂ・・・ｍから２種類のパターン
データを選択し、これらを交互に切り替えて出力する動
作のタイムチャートである。レジスタ６Ａ・６Ｂの出力
信号Ｓ13・Ｓ14はセレクタ７の入力データとなっている
ので、セレクタ７のセレクト信号Ｓ5 の“０”と“１”
とを交互に繰り返して切り替えることにより出力信号Ｓ
15による選択情報ａsel ・ｂsel が切り替わる。すなわ
ち、セレクタ７は、信号Ｓ5 が“０”のときにはパター
ンデータａを選択する情報信号Ｓ13を、信号Ｓ5 が
“１”のときにはパターンデータｂを選択する情報信号
Ｓ14をデータセレクタ３に出力する（信号Ｓ15）。
【００１２】信号Ｓ15はデータセレクタ３のセレクト信
号として入力されるので、信号Ｓ15の情報が交互に繰り
返して切り替わることにより出力信号Ｓ6 が切り替わ
る。従って、データセレクタ３は、信号Ｓ15によりパタ
ーンデータａを選択する情報を受けたときに、パターン
データａを信号Ｓ6 として出力し、パターンデータｂを
選択する情報を受けたときに、パターンデータｂを信号
Ｓ6 として出力する。このようにしてデータセレクタ３
は、パターンデータａとパターンデータｂとを切り替え
てテスタピンＰａ用のパターンデータを出力する。
号として入力されるので、信号Ｓ15の情報が交互に繰り
返して切り替わることにより出力信号Ｓ6 が切り替わ
る。従って、データセレクタ３は、信号Ｓ15によりパタ
ーンデータａを選択する情報を受けたときに、パターン
データａを信号Ｓ6 として出力し、パターンデータｂを
選択する情報を受けたときに、パターンデータｂを信号
Ｓ6 として出力する。このようにしてデータセレクタ３
は、パターンデータａとパターンデータｂとを切り替え
てテスタピンＰａ用のパターンデータを出力する。
【００１３】この実施例においては、パターン発生器で
発生したｍビットのパターンデータ（信号Ｓ1a、Ｓ1b・
・・Ｓ1m）がＦＦ１Ａにおいてリアルタイムクロック信
号Ｓ3でラッチされる。また、データ切り換え信号Ｓ2も
ＦＦ１Ｂにおいて信号Ｓ3でラッチされる。
発生したｍビットのパターンデータ（信号Ｓ1a、Ｓ1b・
・・Ｓ1m）がＦＦ１Ａにおいてリアルタイムクロック信
号Ｓ3でラッチされる。また、データ切り換え信号Ｓ2も
ＦＦ１Ｂにおいて信号Ｓ3でラッチされる。
【００１４】ＦＦ１Ａのｍビットの出力信号Ｓ4a、Ｓ4b
・・・Ｓ4mは各データ選択回路２に入力される。また、
ＦＦ１Ｂの出力信号Ｓ5も各データ選択回路２に共通に
入力される。データ選択回路２は、信号Ｓ4a、Ｓ4b・・
・Ｓ4mの内の任意の２ビットをそれぞれ選択し、これら
のどちらかをＦＦ１Ｂの出力信号Ｓ 5 の”０”，”１”
の切り換えタイミングに従ってサンプリングして各テス
タピンＰａ、Ｐｂ・・・Ｐｎにパターンデータ信号Ｓ6
を出力する。
・・・Ｓ4mは各データ選択回路２に入力される。また、
ＦＦ１Ｂの出力信号Ｓ5も各データ選択回路２に共通に
入力される。データ選択回路２は、信号Ｓ4a、Ｓ4b・・
・Ｓ4mの内の任意の２ビットをそれぞれ選択し、これら
のどちらかをＦＦ１Ｂの出力信号Ｓ 5 の”０”，”１”
の切り換えタイミングに従ってサンプリングして各テス
タピンＰａ、Ｐｂ・・・Ｐｎにパターンデータ信号Ｓ6
を出力する。
【００１５】データ選択回路２においては、データセレ
クタ３が信号Ｓ4a、Ｓ4b・・・Ｓ4mを入力データとし、
これらからセレクト信号Ｓ15により任意に１ビット選択
してパターンデータ信号Ｓ6 を出力する。セレクト信号
Ｓ15は、セレクタ７によってレジスタ６Ａの出力信号Ｓ
13とレジスタ６Ｂの出力信号Ｓ14とをデータ切り替え信
号Ｓ5 で取捨選択して出力される。レジスタ６Ａ、６Ｂ
はそれぞれ２種の異なるセレクト情報を信号Ｓ13，Ｓ14
として出力する。
クタ３が信号Ｓ4a、Ｓ4b・・・Ｓ4mを入力データとし、
これらからセレクト信号Ｓ15により任意に１ビット選択
してパターンデータ信号Ｓ6 を出力する。セレクト信号
Ｓ15は、セレクタ７によってレジスタ６Ａの出力信号Ｓ
13とレジスタ６Ｂの出力信号Ｓ14とをデータ切り替え信
号Ｓ5 で取捨選択して出力される。レジスタ６Ａ、６Ｂ
はそれぞれ２種の異なるセレクト情報を信号Ｓ13，Ｓ14
として出力する。
【００１６】レジスタ６Ａ、６Ｂへのセレクト情報は、
データセレクト信号Ｓ9 をレジスタセットクロック信号
Ｓ11、Ｓ12でラッチすることによって設定される。な
お、信号Ｓ9 は各データ選択回路２に共通に送られる。
信号Ｓ11・Ｓ12は、レジスタセットクロック信号Ｓ7 と
レジスタ切り替え信号Ｓ8 により発生する。信号Ｓ12は
信号Ｓ7 と信号Ｓ8 とがＡＮＤ５Ｂにより処理され、信
号Ｓ11は信号Ｓ7 と信号Ｓ8 の反転信号とがＡＮＤ５Ａ
により処理される。
データセレクト信号Ｓ9 をレジスタセットクロック信号
Ｓ11、Ｓ12でラッチすることによって設定される。な
お、信号Ｓ9 は各データ選択回路２に共通に送られる。
信号Ｓ11・Ｓ12は、レジスタセットクロック信号Ｓ7 と
レジスタ切り替え信号Ｓ8 により発生する。信号Ｓ12は
信号Ｓ7 と信号Ｓ8 とがＡＮＤ５Ｂにより処理され、信
号Ｓ11は信号Ｓ7 と信号Ｓ8 の反転信号とがＡＮＤ５Ａ
により処理される。
【００１７】このＦＦ１Ｂの出力信号Ｓ 5 は、データ切
り換え信号Ｓ 2 によって所定のタイミングで連続的に交
互に”０”，”１”が切り換えられる。これにより、デ
ータ選択回路２内のセレクタ７の出力信号であるデータ
選択情報信号Ｓ15は２種類のセレクト信号を切り換える
ことができ、その結果データセレクタ３内の２ビットの
パターンデータを切り換えてテスタピン用パターンデー
タ信号Ｓ 6 に出力することができる。このＦＦ１Ｂは、
データセレクタ３で選択された２種類のパターンデータ
からランダムな信号Ｓ 6 を作ることができるため、少な
いパターンデータから多種多様なテスタピン用パターン
データを得ることができる。
り換え信号Ｓ 2 によって所定のタイミングで連続的に交
互に”０”，”１”が切り換えられる。これにより、デ
ータ選択回路２内のセレクタ７の出力信号であるデータ
選択情報信号Ｓ15は２種類のセレクト信号を切り換える
ことができ、その結果データセレクタ３内の２ビットの
パターンデータを切り換えてテスタピン用パターンデー
タ信号Ｓ 6 に出力することができる。このＦＦ１Ｂは、
データセレクタ３で選択された２種類のパターンデータ
からランダムな信号Ｓ 6 を作ることができるため、少な
いパターンデータから多種多様なテスタピン用パターン
データを得ることができる。
【００１８】次に第２の実施例を図５に示す。この実施
例のデータ選択回路２においては、先の実施例のものと
同様にして、レジスタ６Ａ、レジスタ６Ｂのセレクタ情
報がセットされる。このデータ選択回路２には二つのデ
ータセレクタ３Ａ・３Ｂを有する。データセレクタ３Ａ
・３Ｂは、レジスタ６Ａ・６Ｂの出力信号Ｓ13・Ｓ14を
セレクト信号としてそれぞれ別に受け、セレクタ８に信
号Ｓ16・Ｓ17を出力する。信号Ｓ16・信号Ｓ17がセレク
タ８に入力されると、セレクタ８はセレクト信号Ｓ5 に
より、信号Ｓ16・Ｓ17のどちらかを選択して出力する。
このデータ選択回路２においてもセレクタ８により、デ
ータセレクタ３Ａの出力とデータセレクタ３Ｂの出力を
交互に切り替えて出力する機能をもつ。
例のデータ選択回路２においては、先の実施例のものと
同様にして、レジスタ６Ａ、レジスタ６Ｂのセレクタ情
報がセットされる。このデータ選択回路２には二つのデ
ータセレクタ３Ａ・３Ｂを有する。データセレクタ３Ａ
・３Ｂは、レジスタ６Ａ・６Ｂの出力信号Ｓ13・Ｓ14を
セレクト信号としてそれぞれ別に受け、セレクタ８に信
号Ｓ16・Ｓ17を出力する。信号Ｓ16・信号Ｓ17がセレク
タ８に入力されると、セレクタ８はセレクト信号Ｓ5 に
より、信号Ｓ16・Ｓ17のどちらかを選択して出力する。
このデータ選択回路２においてもセレクタ８により、デ
ータセレクタ３Ａの出力とデータセレクタ３Ｂの出力を
交互に切り替えて出力する機能をもつ。
【００１９】次に第３の実施例を図６に示す。この実施
例のデータ選択回路２においては、レジスタクロック信
号Ｓ11・Ｓ12を、第１実施例のインバータ４、ＡＮＤ５
Ａ・５Ｂに代えて、セレクタ９Ａ・９Ｂにより発生させ
るものである。
例のデータ選択回路２においては、レジスタクロック信
号Ｓ11・Ｓ12を、第１実施例のインバータ４、ＡＮＤ５
Ａ・５Ｂに代えて、セレクタ９Ａ・９Ｂにより発生させ
るものである。
【００２０】
【発明の効果】この発明によれば、同一テスタピンに任
意の２種類の性質の異なるパターンデータを一回のテス
ト実行中に所定のタイミングで交互に切り換えて出力す
ることができるので、同一端子において異なる２種類の
機能を持つメモリデバイスの測定評価を容易に短時間で
行うことができる。また、少ないパターンデータから多
種多様なテスタピン用パターンデータを得ることができ
るため、パターンデータを格納するメモリの容量を小さ
くすることができる。
意の２種類の性質の異なるパターンデータを一回のテス
ト実行中に所定のタイミングで交互に切り換えて出力す
ることができるので、同一端子において異なる２種類の
機能を持つメモリデバイスの測定評価を容易に短時間で
行うことができる。また、少ないパターンデータから多
種多様なテスタピン用パターンデータを得ることができ
るため、パターンデータを格納するメモリの容量を小さ
くすることができる。
【図１】この発明のメモリデバイス検査用データ転送回
路の回路図である。
路の回路図である。
【図２】第１実施例のデータ選択回路の回路図である。
【図３】データ選択回路中の信号のタイムチャートであ
る。
る。
【図４】データ選択回路中の信号のタイムチャートであ
る。
る。
【図５】第２実施例のデータ選択回路の回路図である。
【図６】第３実施例のデータ選択回路の回路図である。
【図７】従来のデータ転送回路の回路図である。
【図８】従来のデータ選択回路の回路図である。
１Ａ・１Ｂ ＦＦ ２ データ選択回路 ３ データセレクタ １Ａ・５Ｂ ＡＮＤ ６Ａ・６Ｂ レジスタ ７ セレクタ Ｓ3 タイムクロック信号 Ｓ5 データ切り替え信号 Ｓ7 レジスタセット信号 Ｓ8 レジスタ切り替え信号 Ｓ9 データセレクト信号 Ｓ11・Ｓ12 セットクロック信号 Ｓ13・Ｓ14 データセレクト信号 Ｓ15 データ選択情報信号 ａ、ｂ…ｍ パターンデータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3183 G01R 31/28 G11C 29/00 657
Claims (3)
- 【請求項１】パターン発生器で発生した複数の種類の検
査用パターンデータを入力し、パターンデータを任意に
選択してテスタピンに出力するデータ選択回路（２）を
有するデータ転送回路において、 前記パターンデータをラッチするＦＦ（１Ａ）と、 前記ＦＦ（１Ａ）用のタイムクロック信号（Ｓ3）でデ
ータ切り換え信号（Ｓ5）をラッチするＦＦ（１Ｂ）
と、 前記複数のパターンデータから任意の２のパターンデー
タを選択して、これらを前記データ切り換え信号（Ｓ
5）に従って、所定のタイミングで連続的に交互にサン
プリングして前記テスタピンへ出力するデータ選択回路
（２）とを具備し、 前記データ選択回路（２）は、レジスタ切り換え信号
（Ｓ8）及びレジスタセット信号（Ｓ7）を受けてセット
クロック信号（Ｓ12）を出力するＡＮＤ（５Ｂ）と、レ
ジスタ切り換え信号（Ｓ8）の反転信号（Ｓ10）及びレ
ジスタセット信号（Ｓ7）を受けてセットクロック信号
（Ｓ11）を出力するＡＮＤ（５Ａ）と、データセレクト
信号（Ｓ9）をセットクロック信号（Ｓ11）・（Ｓ12）
でそれぞれラッチして、相異なる特定のパターンデータ
を選択するための指令情報を備えたデータセレクト信号
（Ｓ13）・（Ｓ14）を出力するレジスタ（６Ａ）・（６
Ｂ）と、前記データ切り換え信号（Ｓ5）を受けてデー
タセレクト信号（Ｓ13）・（Ｓ14）を連続して交互に切
り換えたデータ選択情報信号（Ｓ15）を出力するセレク
タ（７）と、前記ＦＦ（１Ａ）からのパターンデータを
受けて、データ選択情報信号（Ｓ15）に従い任意に選択
した２のパターンデータを交互に出力するデータセレク
タ（３）とを備える ことを特徴とするメモリデバイス検
査用データ転送回路。 - 【請求項２】パターン発生器で発生した複数の種類の検
査用パターンデータを入力し、パターンデータを任意に
選択してテスタピンに出力するデータ選択回路（２）を
有するデータ転送回路において、 前記パターンデータをラッチするＦＦ（１Ａ）と、 前記ＦＦ（１Ａ）用のタイムクロック信号（Ｓ3）でデ
ータ切り換え信号（Ｓ5）をラッチするＦＦ（１Ｂ）
と、 前記複数のパターンデータから任意の２のパターンデー
タを選択して、これらを前記データ切り換え信号（Ｓ
5）に従って、所定のタイミングで連続的に交互にサン
プリングして前記テスタピンへ出力するデータ選択回路
（２）とを具備し、 前記データ選択回路（２）は、レジスタ切り換え信号
（Ｓ8）及びレジスタセット信号（Ｓ7）を受けてセット
クロック信号（Ｓ12）を出力するＡＮＤ（５Ｂ）と、レ
ジスタ切り換え信号（Ｓ8）の反転信号（Ｓ10）及びレ
ジスタセット信号（Ｓ7）を受けてセットクロック信号
（Ｓ11）を出力するＡＮＤ（５Ａ）と、データセレクト
信号（Ｓ9）をセットクロック信号（Ｓ11）・（Ｓ12）
でそれぞれラッチして、相異なる特定のパターンデータ
を選択するための指令情報を備えたデータセレクト信号
（Ｓ13）・（Ｓ14）を出力するレジスタ（６Ａ）・（６
Ｂ）と、データセレクト信号（Ｓ13）・（Ｓ14）を別々
に受けて、前記複数のパターンデータから任意の１のパ
ターンデータを選択して出力するデータセレクタ（３
Ａ）・（３Ｂ）と、データセレクタ（３Ａ）・（３Ｂ）
により選択された２のパターンデータ信号（Ｓ16）・
（Ｓ17）を受けてこれらを前記データ切り換え信号（Ｓ
5）に従って前記テスタピンへ連続して交互に出力する
セレクタ（８）とを具備することを特徴とする メモリデ
バイス検査用データ転送回路。 - 【請求項３】パターン発生器で発生した複数の種類の検
査用パターンデータを入力し、パターンデータを任意に
選択してテスタピンに出力するデータ選択回路（２）を
有するデータ転送回路において、 前記パターンデータをラッチするＦＦ（１Ａ）と、 前記ＦＦ（１Ａ）用のタイムクロック信号（Ｓ3）でデ
ータ切り換え信号（Ｓ5）をラッチするＦＦ（１Ｂ）
と、 前記複数のパターンデータから任意の２のパターンデー
タを選択して、これらを前記データ切り換え信号（Ｓ
5）に従って、所定のタイミングで連続的に交互 にサン
プリングして前記テスタピンへ出力するデータ選択回路
（２）とを具備し、 前記データ選択回路（２）は、レジスタ切り換え信号
（Ｓ8）及びレジスタセット信号（Ｓ7）のハイレベル又
はローレベルの何れか一方を受けてセットクロック信号
（Ｓ11）を出力するセレクタ（９Ａ）と、レジスタ切り
換え信号（Ｓ8）及びレジスタセット信号（Ｓ7）の前記
ハイレベル又はローレベルの他方を受けてセットクロッ
ク信号（Ｓ12）を出力するセレクタ（９Ｂ）と、データ
セレクト信号（Ｓ9）をセットクロック信号（Ｓ11）・
（Ｓ12）でそれぞれラッチして、相異なる特定のパター
ンデータを選択するための指令情報を備えたデータセレ
クト信号（Ｓ13）・（Ｓ14）を出力するレジスタ（６
Ａ）・（６Ｂ）と、前記データ切り換え信号（Ｓ5）を
受けてデータセレクト信号（Ｓ13）・（Ｓ14）を連続し
て交互に切り換えたデータ選択情報信号（Ｓ15）を出力
するセレクタ（７）と、前記ＦＦ（１Ａ）からのパター
ンデータを受けて、データ選択情報信号（Ｓ15）に従い
任意に選択した２のパターンデータを交互に切り換えて
出力するデータセレクタ（３）とを具備することを特徴
とする メモリデバイス検査用データ転送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34332392A JP3185426B2 (ja) | 1992-11-30 | 1992-11-30 | メモリデバイス検査用データ転送回路 |
| US08/158,514 US5546407A (en) | 1992-11-30 | 1993-11-29 | Data transmission circuit for checking of memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34332392A JP3185426B2 (ja) | 1992-11-30 | 1992-11-30 | メモリデバイス検査用データ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06167546A JPH06167546A (ja) | 1994-06-14 |
| JP3185426B2 true JP3185426B2 (ja) | 2001-07-09 |
Family
ID=18360640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34332392A Expired - Fee Related JP3185426B2 (ja) | 1992-11-30 | 1992-11-30 | メモリデバイス検査用データ転送回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5546407A (ja) |
| JP (1) | JP3185426B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2988380B2 (ja) * | 1996-06-27 | 1999-12-13 | 日本電気株式会社 | 半導体試験装置およびこの試験装置を用いた試験方法 |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072447A (en) * | 1989-11-08 | 1991-12-10 | National Semiconductor Corporation | Pattern injector |
-
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- 1992-11-30 JP JP34332392A patent/JP3185426B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-29 US US08/158,514 patent/US5546407A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06167546A (ja) | 1994-06-14 |
| US5546407A (en) | 1996-08-13 |
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