JPH0137045B2 - - Google Patents
Info
- Publication number
- JPH0137045B2 JPH0137045B2 JP59164639A JP16463984A JPH0137045B2 JP H0137045 B2 JPH0137045 B2 JP H0137045B2 JP 59164639 A JP59164639 A JP 59164639A JP 16463984 A JP16463984 A JP 16463984A JP H0137045 B2 JPH0137045 B2 JP H0137045B2
- Authority
- JP
- Japan
- Prior art keywords
- array
- data
- input
- shift register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 3
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 6
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 6
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920000747 poly(lactic acid) Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
Description
【発明の詳細な説明】
本発明は、プログラマブルロジツクアレイ
（PLA）回路に関し、特にモノリシツク集積回路
化されアンドアレイおよびオアアレイを含む
PLA回路に関するものである。
（PLA）回路に関し、特にモノリシツク集積回路
化されアンドアレイおよびオアアレイを含む
PLA回路に関するものである。
デジタル論理集積回路のLSI化に伴ない、上述
したPLA回路のアンドアレイの積項線の数が飛
躍的に増大している。このため、通常の動作モー
ドを用いたテストでは様々な論理入力状態を設け
る必要がある。テストを簡単に行なえる構成が望
まれている。
したPLA回路のアンドアレイの積項線の数が飛
躍的に増大している。このため、通常の動作モー
ドを用いたテストでは様々な論理入力状態を設け
る必要がある。テストを簡単に行なえる構成が望
まれている。
本発明の目的は、アンドアレイおよびオアアレ
イを有し、かつ簡単にテストを行なうことができ
る構成をもつたPLA集積回路を提供する事にあ
る。
イを有し、かつ簡単にテストを行なうことができ
る構成をもつたPLA集積回路を提供する事にあ
る。
本発明によるPLA回路は、アンドアレイとオ
アアレイとを有し、さらに、アンドアレイの複数
の積項線に接続続されるとともにデータ入力端子
を有するシフトレジスタと、テスト動作モードを
検出して検出信号を発生する手段と、上記データ
入力端子に直列にデータを転送する手段とを設
け、上記シフトレジスタは上記検出信号によつて
活性化されて、データ入力端子へのデータを選択
データとして取り込み、当該取り込んだ選択デー
タにもとづきアンドアレイの所定の積項線を選択
することを特徴としている。
アアレイとを有し、さらに、アンドアレイの複数
の積項線に接続続されるとともにデータ入力端子
を有するシフトレジスタと、テスト動作モードを
検出して検出信号を発生する手段と、上記データ
入力端子に直列にデータを転送する手段とを設
け、上記シフトレジスタは上記検出信号によつて
活性化されて、データ入力端子へのデータを選択
データとして取り込み、当該取り込んだ選択デー
タにもとづきアンドアレイの所定の積項線を選択
することを特徴としている。
すなわち、本発明では、上記各手段によつて、
あるテスト動作モードにおいてアンドアレイ内の
積（AND）項（OR項）の一つ又は一部を選択的
に活性化している。これによつて、次の(1)で示す
可制御性、もしくは(2)で示す可観測性、又は(1)と
(2)の測定を行なうことができる。
あるテスト動作モードにおいてアンドアレイ内の
積（AND）項（OR項）の一つ又は一部を選択的
に活性化している。これによつて、次の(1)で示す
可制御性、もしくは(2)で示す可観測性、又は(1)と
(2)の測定を行なうことができる。
(1) 選択されたAND（OR）項以外の全AND
（OR）項を不活性にし、全体の論理が選択さ
れたAND（OR）項のみで動作するようにする。
（OR）項を不活性にし、全体の論理が選択さ
れたAND（OR）項のみで動作するようにする。
(2) 選択されたAND（OR）項のみの状態を別に
設けたデータ出力端子に伝える。
設けたデータ出力端子に伝える。
また、本発明の好ましい実施例では上述したテ
スト動作モードを得るために、通常の論理電圧値
域（たとえばTTLでは−0.5V〜＋5.5V）以外の
所謂第３値（たとえば＋8V）を使い、この第３
値で動作する回路を通常の入力端子に設け、この
端子を通常モード、テストモードのセレクトモー
ド制御入力と使つており、これによつて端子効率
を向上している。
スト動作モードを得るために、通常の論理電圧値
域（たとえばTTLでは−0.5V〜＋5.5V）以外の
所謂第３値（たとえば＋8V）を使い、この第３
値で動作する回路を通常の入力端子に設け、この
端子を通常モード、テストモードのセレクトモー
ド制御入力と使つており、これによつて端子効率
を向上している。
第１図を参照して本発明の一実施例を説明す
る。本実施例によるPLA回路はAND−ORアレ
イを有しているが、さらにこれを順序論理化する
場合の好適例として、ORアレイ出力の一部を
ANDアレイの入力へフリツプフロツプを介して
フイードバツクする構成も有している。
る。本実施例によるPLA回路はAND−ORアレ
イを有しているが、さらにこれを順序論理化する
場合の好適例として、ORアレイ出力の一部を
ANDアレイの入力へフリツプフロツプを介して
フイードバツクする構成も有している。
入力バツフア１は入力端子I1〜I16およびフリツ
プフロツプ部５の出力Q1〜Q8が入力され、その
出力はアンドアレイ部２に入力されている。この
アンドアレイ部２はアンド項出力A1〜A128を有
し、このアンド項出力A1〜A128はオアアレイ部
３に入力されている。オアアレイ部３の出力の一
部はフリツプフロツプ部５に入力され、他の出力
は出力バツフア４を介して出力端子O1〜O8に出
力されている。またアンドアレイ部２の各出力項
A1〜A128は本発明に従つて設けられたシフトレ
ジスタ部６の選択出力によつて各々選択し得るよ
うに構成されている。アンドアレイ２及びオアア
レイ３中、任意の交点が黒丸で図示したようにプ
ログラム可能である。交点の黒丸は実際にはトラ
ンジスタ又はダイオード等の素子により具現され
る。
プフロツプ部５の出力Q1〜Q8が入力され、その
出力はアンドアレイ部２に入力されている。この
アンドアレイ部２はアンド項出力A1〜A128を有
し、このアンド項出力A1〜A128はオアアレイ部
３に入力されている。オアアレイ部３の出力の一
部はフリツプフロツプ部５に入力され、他の出力
は出力バツフア４を介して出力端子O1〜O8に出
力されている。またアンドアレイ部２の各出力項
A1〜A128は本発明に従つて設けられたシフトレ
ジスタ部６の選択出力によつて各々選択し得るよ
うに構成されている。アンドアレイ２及びオアア
レイ３中、任意の交点が黒丸で図示したようにプ
ログラム可能である。交点の黒丸は実際にはトラ
ンジスタ又はダイオード等の素子により具現され
る。
シフトレジスタ部６には端子DIからアンド項
選択のためのデータ入力DIAが与えられ、シフト
レジスタ部６の出力DOAはアンドゲートA13およ
びオアゲートR20を介して出力端子DOに導出さ
れている。ここで端子DIおよびDOはフリツプフ
ロツプ部５のデータ入力および出力端子として兼
用されている。シフトレジスタ６にはブロツクイ
ネーブルADEおよびクロツクCLK３が与え得る
如くされている。イネーブル入力端子ENはイン
バータ５１およびアンドゲートA11に入力され、
このアンドゲートA11に他入力はインバータ５１
の出力が入力されており、出力はブロツク
４にそのイネーブルCEとして与え得る如くなさ
れる。は一入力がクロツク入力端子CLKに
接続されたアンドゲートA10の他の入力に接続さ
れ、その出力はラツチクロツクCLK０としてブ
ロツク４に与え得る如くなされる。一方、インバ
ータ５２の出力はブロツク６へブロツクイネーブ
ルADEとして与えられると共にクロツク端子
CLKに一入力が接続されたアンドゲートA12の他
の入力にも印加される。ゲートA12の出力はブロ
ツク６へクロツクCLK３として与え得る如くな
される。ここでインバータ５１はブロツク４への
イネーブル入力CEに対し、その第３レベルを
ADEとし、イネーブル入力端子ENが通常レベル
か第３レベルかで、通常動作モードか、ブロツク
６によるAND項の選択を活性化するモードかの
切替えを行なう。前モードではADEは低レベル
でCLK３は遮断されるためブロツク６は不活性
でブロツク４がイネーブルであり、後モードで
は、シフトレジスタ部６イネーブル状態である。
このようにしてブロツクイネーブルADEにより、
出力ラツチクロツクCLK０と、ブロツク６のシ
フトクロツクCLK３の切替えを行なう。かくし
て第１図の如く構成されたPLA集積回路におい
て、そのテスト・デバツク時に、アンドアレイ２
及びオアアレイ３の各項、特にアンドアレイ２の
各AND項（A1〜A128）の可制御性・可観測性の
測定を行なうことができる。すなわち、端子
に第３レベルを供給してシフトレジスタ６にイネ
ーブル信号ADEおよびクロツクCLK３を与え、
このクロツクCLK３に同期して端子DIからAND
項選択データを供給する。この結果、シフトレジ
スタ部６は入力データに応じて各AND項中任意
の（複数）項を選択せしめることが可能となる。
選択のためのデータ入力DIAが与えられ、シフト
レジスタ部６の出力DOAはアンドゲートA13およ
びオアゲートR20を介して出力端子DOに導出さ
れている。ここで端子DIおよびDOはフリツプフ
ロツプ部５のデータ入力および出力端子として兼
用されている。シフトレジスタ６にはブロツクイ
ネーブルADEおよびクロツクCLK３が与え得る
如くされている。イネーブル入力端子ENはイン
バータ５１およびアンドゲートA11に入力され、
このアンドゲートA11に他入力はインバータ５１
の出力が入力されており、出力はブロツク
４にそのイネーブルCEとして与え得る如くなさ
れる。は一入力がクロツク入力端子CLKに
接続されたアンドゲートA10の他の入力に接続さ
れ、その出力はラツチクロツクCLK０としてブ
ロツク４に与え得る如くなされる。一方、インバ
ータ５２の出力はブロツク６へブロツクイネーブ
ルADEとして与えられると共にクロツク端子
CLKに一入力が接続されたアンドゲートA12の他
の入力にも印加される。ゲートA12の出力はブロ
ツク６へクロツクCLK３として与え得る如くな
される。ここでインバータ５１はブロツク４への
イネーブル入力CEに対し、その第３レベルを
ADEとし、イネーブル入力端子ENが通常レベル
か第３レベルかで、通常動作モードか、ブロツク
６によるAND項の選択を活性化するモードかの
切替えを行なう。前モードではADEは低レベル
でCLK３は遮断されるためブロツク６は不活性
でブロツク４がイネーブルであり、後モードで
は、シフトレジスタ部６イネーブル状態である。
このようにしてブロツクイネーブルADEにより、
出力ラツチクロツクCLK０と、ブロツク６のシ
フトクロツクCLK３の切替えを行なう。かくし
て第１図の如く構成されたPLA集積回路におい
て、そのテスト・デバツク時に、アンドアレイ２
及びオアアレイ３の各項、特にアンドアレイ２の
各AND項（A1〜A128）の可制御性・可観測性の
測定を行なうことができる。すなわち、端子
に第３レベルを供給してシフトレジスタ６にイネ
ーブル信号ADEおよびクロツクCLK３を与え、
このクロツクCLK３に同期して端子DIからAND
項選択データを供給する。この結果、シフトレジ
スタ部６は入力データに応じて各AND項中任意
の（複数）項を選択せしめることが可能となる。
このように、本発明は任意のAND項選択手段
を備えているので、前述したテストが容易にかつ
短時間に行えることができる。
を備えているので、前述したテストが容易にかつ
短時間に行えることができる。
なお本発明は上述の各実施例に限定されること
なく、他のPLAにも広範な応用が可能であるこ
とは勿論である。
なく、他のPLAにも広範な応用が可能であるこ
とは勿論である。
第１図は本発明の一実施例によるPLA集積回
路の構成を示すブロツク図である。 １……入力バツフア、A1〜A8……アンドゲー
ト、２……アンドアレイ、３……オアアレイ、４
……出力バツフア、５……フリツプフロツプ部、
６……シフトレジスタ部。
路の構成を示すブロツク図である。 １……入力バツフア、A1〜A8……アンドゲー
ト、２……アンドアレイ、３……オアアレイ、４
……出力バツフア、５……フリツプフロツプ部、
６……シフトレジスタ部。
Claims (1)
- １ アンドアレイおよびオアアレイを有するプロ
グラマブルロジツクアレイ回路において、前記ア
ンドアレイの複数の積項線に接続されると共にデ
ータ入力端子を有するシフトレジスタと、テスト
動作モードを検出しテスト動作モードであること
を示す検出信号を発生する手段とを設け、前記デ
ータ入力端子に直列にデータを転送する手段とを
設け、前記シフトレジスタは前記検出信号によつ
て活性化されて、前記データ入力端子に直列に転
送されたデータを選択データとして取り込み、当
該取り込んだ選択データにもとづき前記アンドア
レイの複数の積項線の中の所定の積項線を選択す
ることを特徴とするプログラマブルロジツクアレ
イ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164639A JPS6094532A (ja) | 1984-08-06 | 1984-08-06 | プログラマブルロジツクアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164639A JPS6094532A (ja) | 1984-08-06 | 1984-08-06 | プログラマブルロジツクアレイ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130777A Division JPS5483341A (en) | 1977-12-15 | 1977-12-15 | Digital integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094532A JPS6094532A (ja) | 1985-05-27 |
| JPH0137045B2 true JPH0137045B2 (ja) | 1989-08-03 |
Family
ID=15797007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164639A Granted JPS6094532A (ja) | 1984-08-06 | 1984-08-06 | プログラマブルロジツクアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094532A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703206A (en) * | 1985-11-19 | 1987-10-27 | Signetics Corporation | Field-programmable logic device with programmable foldback to control number of logic levels |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPS6231527A (ja) * | 1985-08-02 | 1987-02-10 | Kubota Ltd | 四輪駆動車輛の後輪駆動装置 |
-
1984
- 1984-08-06 JP JP59164639A patent/JPS6094532A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPS6231527A (ja) * | 1985-08-02 | 1987-02-10 | Kubota Ltd | 四輪駆動車輛の後輪駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6094532A (ja) | 1985-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0610426B1 (en) | Sampling buffer for field programmable interconnect device | |
| US4733405A (en) | Digital integrated circuit | |
| US6388465B1 (en) | Reconfigurable integrated circuit with integrated debussing facilities and scalable programmable interconnect | |
| US4783785A (en) | Method and apparatus for diagnosis of logical circuits | |
| US4267463A (en) | Digital integrated circuit | |
| EP0174409A1 (en) | Formatter for high speed test system | |
| US4906870A (en) | Low power logic array device | |
| JP2632731B2 (ja) | 集積回路装置 | |
| US4028560A (en) | Contact bounce transient pulse circuit eliminator | |
| US5491699A (en) | Register stage having at least two memory stages for coordinating disparate clock signals for use in boundary scan | |
| US5404056A (en) | Semiconductor integrated circuit device with independently operable output buffers | |
| US5497107A (en) | Multiple, selectable PLAS having shared inputs and outputs | |
| JPH0682146B2 (ja) | スキヤンパス方式の論理集積回路 | |
| US5298803A (en) | Programmable logic device having low power microcells with selectable registered and combinatorial output signals | |
| EP0147103B1 (en) | Mos implementation of shift register latch | |
| KR20000070091A (ko) | 듀얼 에지 트리거 플립 플롭을 갖는 전자 회로 | |
| JPH0137045B2 (ja) | ||
| EP0156477A1 (en) | A gate circuit for use in a microcomputer system | |
| US6567970B1 (en) | PLD configuration architecture | |
| US4337526A (en) | Monolithically integrable semiconductor memory | |
| US5590035A (en) | Output control circuit | |
| JPS62113075A (ja) | Ｌｓｉ試験システム | |
| JPH11108995A (ja) | 関数クロック発生回路およびそれを用いたシフトレジスタ回路 | |
| JP2547281B2 (ja) | 半導体集積回路 | |
| JP2788729B2 (ja) | 制御信号発生回路 |