JPS62113075A - Ｌｓｉ試験システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、現在のデジタル電子システムにおいてみられ
る複雑な超ＬＳＩ（超大規模集積）回路チップのための
試験システムに関するものである。

特に本発明は特定のチップ機能を実行する回路といっし
ょに、ｌｆｌ　Ｌ　Ｓ　Ｉチップ中へ埋込まれるかまた
は付随した形での特別な試験並びに診断を行う回路に関
するものである。この試験および診断回路はそのチップ
の初期試験に用いることができ、あるいはそのチップの
動作寿命の間の（ｆ愈の時魚で試験を行うことができ、
そのチップが付属する電子システムの試験を含ｌυでい
る。この柔軟な埋込み形の試験システムはしばしばｒｌ
Ｔｓとして知られている。

［従来技術］ 従来技術において、米１月特許第４，３５７．７０３号
のｒＬｓＩチップ上に付随するｌ５Ｉｎ路試験システム
」が知られている。この特許は、論理回路の入出力にお
ける内部データの流れを制御するためのスイッチング可
能なゲーｉ〜、直列的にデータを愛他し並列的にデータ
を送信するためのシフトレジスタ、試験発生器、受信器
システムを含んでいる。実際にこのシステムは論理段目
において非常に有効である。しかし超ＬＳＩ論理回路が
Ｊこり複雑になり、チップ上のゲートの数が更に増大し
てくると、設計と試験はＪ：り複雑なものとならな番ノ
ればいＩ」ない。この特許の設計は、過渡的及び間欠的
な故障の源を見出すために出力レジスタからチップ論理
シーケンス中で逆のぼって貞検する適切な機能を供給し
ない。すなわち、チップ論理回路内でエラー状態を検出
し分離する進歩した方法を得る必要がある。

更に、従来技術において、米国特許第４，２４４、ｒ）
４ε３号［超大規模集積回路のためのチップ及びウェハ
の構成及び試験方法」が知られている。

この特許は、個々のチップ上または複数個のチップを含
むウェハ上のどちらへも作製時に適用できるスキ曳７ン
設計ま／ｊは走査設ｉｔ　（５ｃａｎ　ｄｅｓｉｇｎ　
）ブツブ試験法を示しでいる。この特許は、最も筒中な
場合どして、走査設計手法を組込むことによって、レジ
スタまたはフリップフロップの１ランクが、通常は相合
せ論理回路の１つのステージから別のステージへ並列的
にデータを受は渡しているものを、試験の目的で、その
ランクからおよびそのランクへ直列的にデータを読み書
きできるようになることを示している。走査設Ｒ１を有
Ｊ−るチップは、チップ全体の内容または選ばれたオペ
ランドのみを読み書ぎできる。しかし、走査設計におい
ては、全走査データ経路はそれが使用される度に必要の
ないものも含めてアクセスされなＩ−Ｊればならむい。

この１ピッ１−幅のデータ経路の直列的な転送のすべて
は、長い時間を費や１ノでしまう。

論理チップが大規模化するにつれて、必要な制御信号の
数及び大型チップ上の７リツプフロツプまたはレジスタ
ランクのすべての中に含まれるビット数のために走査段
組を用いる困難度は増大する。このことは試験おＪ：び
診断部分を十分大きくしてしまい、それ自体が問題とな
るということである。例えば、フリップフロップビット
系列の数が増大するために試験オペランドと期待される
結゛　果のデータベースが非常に膨大なものとなる。同
様に、各々の異なるチップ型またはチップ設計のために
、それ自体の特別な試験及び診断シーケンスを必要とす
る。このように、走査設計はチップ中のレジスタまたは
フリップフロップの内容を決定するために成る利点を有
しているが、同時に人聞のデータを作りだすという重荷
を有している。

このように走査段目の利点を用いながら、試験オペラン
ドの不必要な大規模データベースを避け、より取扱かい
やすいチップ試験ルーチンを作りだす方法を得る必要が
ある。

「発明の要約コ 本発明は、超ＬＳＴチップ中へ組込まれて各種の診断及
び保守試験及び確認手続きを与えるための診断及び試験
回路システムである。本発明に従う論理チップは、目的
の論理関数のために必要な入力バッファと出力バッファ
を含んでいる。このチップの論理回路は、人出力バツフ
ァ間のデータ経路に直列につながれたフリップフロップ
と各種の組合ｌ゛論即要素を含んでいる。

チップ上の必要な４合せ論理回路とフリップフロップ【
Ｊ加えて、米国特許第４．３５７，７０３号に従ったＡ
ンチップ保守システムに必要な要素が含まれている。そ
れらの器間は、付随の制御入力を備えた保守制御レジス
タ、直列並列入力レジスタ、直列につながれた直列並列
出力レジスタ、それに加えてチップＬの各種のデータ経
路の相豆接続を含Ｉυでいる。入力レジスタは内部的に
試験オペランドを作成するための擬似乱数発生機能を供
給づるために必要な接続を有している。

加えて、論理経路は、特別な能力を有するいくつかのラ
ンクのフリップフロップを含んでいる。

このデータ経路の最初の部分に、データ試験の目的のた
めの入力と従来の論理入力との両方を受信する２対１の
多重化スイッチが含まれている。通常は、このデータ入
力は隣接の論理チェーン中の最後のフリップフロップか
らデータを取り込み、そのためその論理チェーンの出力
端の論理回路はすべて隣接する論理チェーンの最初へも
どることができる。論理チェーン中に用いられるフリッ
プフロップは２つの入力と２つの出力を有する特殊な設
訂のものである。従来の入力、出力系列は１つの組合せ
論理装置からそれにつづく組合Ｉ！論理装置へであり、
通常のデータ経路で構成されている。第２の入力は先行
ランクのフリツプフ［ｌツブからその間の組合せ論理装
置をバイパスして与えられ、第２の独立した出力は、そ
れにひきつづく組合１！論即回路入力をバイパスして次
のランクのフリップフロップへ与えられる。

このように、適切にゲートを開くことによってフリップ
フロップは制御下の組合せ論理装置をバイパスし、それ
によってチップ内の特定の組合１１論理装置は他のすべ
ての組合せ論理装置から分前されて、特別な入力オペラ
ンドを受信し、それらの特別イｒ出力Ａペランドを診断
目的のための出力としてゲート出力される。各論理チェ
ーンの最初と最後にある多重化スイッチは、チップの内
へまたチップから外へ特別なオペランドを内列的に書込
み、読み出まための入力へ出力をゲートすることを許容
する。しかし、配列中のフリップフロップの１べてが特
別な設計のものである必要はイにく、実装は設８１曹求
に依存する。これによって、速度と容易ぐより拡張的イ
【試験との柔軟な均衡が図られる。特別なフリップフロ
ップランクの並列接続によって、超ＬＳＩチップの特別
な部分の容易で高速な試験が可能となる。

［実施例］ 第１図を参照すると、本発明の実施例１０が従来の論理
チップ上に示されている。この論理チップは複数個の入
力ピン１２を有し、その各々が入力バッファ１４と接続
されている。各入力バッファからの出力は、論理チップ
の所定の目的の動作のために要求される成る種の組合せ
論理装置１６へスイッチング可能なように接続されてい
る。更に、各入力バッファは入力レジスタ２６の各ビッ
トへつながる独立したスイッチング可能な接続１８．２
０，２２．２４等を有している。入力レジスタ２６は米
国特許第４．３５７．７０３号に述べられた同一チップ
の保守システムの一部である。

入力レジシタ２６と制御レジスタ２８は擬似乱数を発生
し、直列または並列方式でデータの送受信を行う能力が
ある。入力レジスタ２６はデータ経路３０によって同様
な出力レジスタ３２へつながれている。出力レジスタ３
２の内容は２対１多重化ゲー１〜３４を通って試験デー
タ出力ピン３６へつながれている。試験データ入力ピン
は、３８に設Ｕられている。

各同様な組合ｌ論理装置１６の出力は多重化データスイ
ッチ４００１つのランクへつながれている。各多重化デ
ータスイッチ４０は以下に述べるように、論理チップの
別の一部からの試験データ入力４２を受信１−る。各多
重化スイッチ４０は制御入力ライン４４を有し、それに
Ｊ：って試験データ中に転送するのに標準的データ経路
を用いるかまたは直列走査モードデータ経路を用いるか
のいずれかを制御する。

２対１多重化スイッチの各々４０は、２つの独立した入
力と２つの独立した出力を有する特別なフリツプフＩｌ
ツブ５０の第１のランクへつながれている。このフリッ
プフロップランクの動作の標準モードは、通常の動作デ
ータを、通常の入力経路５２を通して接続されている多
重化スイッチ４０からフリップフロップを通って次の組
合せ論理要素５６への通常の出力経路５４へ送るもので
ある。データ試験の２つのモードが組込まれる。１つは
出力データが、組合は論理装置５６をバイパスするデー
タ試験経路５８を通って次のランクの７リツプフロツプ
６０のデータ試験入力へゲート入力されるものである。

他のデータ経路は標準的な論理データ経路５４であって
、組合せ論”埋装向５６へつながれている。組合せ論理
装置５６の論理出力は従来の論理データ経路６２を通っ
てフリップフロップランク６０へ送られる。

同様に、フリップフロップランク６０は組合Ｍ論理装置
８０へ直接つながれており、その組合Ｕ論理装置８０は
更に別のフリップフロップランク９０へ接続されている
。フリップフロップランク６０はまたデータ経路７０を
経てフリップフロップランク９０へ直接接続されている
。このように、試験の目的での接続の方式は、各々のフ
リップフロップランクがそれにつづくフリップフロップ
ランクへ直接接続され、組合′ｔ！論理装置中で論理処
理操作は行われず、変化しないオペランドがチップ内を
通過するようになっている。しかし４Ｋから、通常動作
に対しては、データは必要とされる論理操作に対して組
合Ｉ！論理装置とフリップフロップランクとを通って送
られる。

ｆｉ％１１に、フリップフロップランク９０は組合せ論
理装置＆１００へ直接接続される。フリップフロップ９
０はまたデータバイパス経路９４を経て２対１多十化ス
イツチ１１０へつながれる。フリップフロップランク９
０は組合せ゛論理装置１００へつながる従来のデータ経
路９２を有しており、組合せ論１１！装置１００は多重
化スイッチ１１０へつながる従来のデータ経路９６出力
を有している。

−ノリツブ−ノ１］ツブランク９０ど多重化スイッチ１
１０との間のフリップフロップ試験データバイパス接続
９４はまた直列走査試験モードにおいて使用される２対
１多重化スイッチの第１のランクへの入力どなるように
つながれたデータ経路４２を含んでいる。

最後に、最終の多重化スイッチ１１０の出力はスイッチ
ング可能なように出力バッファ１２０のランクへつなが
れている。出力バッファはづべてデータを、保守及び診
断システムの出力レジスタ３２かまたは２対１多市化ス
イツチ出力１１０かのいずれかから、受けとる。最後に
、出力バッファ１２０の出力は出力ビン１３０へつなが
れ、チップのデータ出力となる。

スイッチ１５０，１６０，１７０，１８０は制御レジス
タ２８によって制御され、米国特許第４゜３５７．７０
３号に示された同一チップの保守システムの制御システ
ムの一部を構成する。これらのスイッチは通常の並列入
力出力モードにおいてデータ経路を制御し、レジスタ２
６と３２に直列データシフトを供給させる。

次に第２図を参照すると、５個のフリップフロップラン
クを有し、それぞれのランク中の７リツプフロツブの数
が異なるような配列に対する初期化シーケンスが示され
ている。また、いくつかの７リツプフロツブランクは１
つまたは２つの可能な論理レベルを飛越しするためデー
タは１つのチェーン中では他のチェーン中よりもより速
く通過するようなことが起る。例えば、ランク２中のい
くつかの７リツプフロツプは直接ランク４または５へつ
ながれている。異なる模様の斜線地は、フリップフロッ
プを経てクロックを与えられる論理レベルを区別してい
る。このシーケンスはフリップフロップランクのいくつ
かが他のランクよりも数少ないフリップフロップを含ん
でいたとしても、このチップ上の各７リツプ７０ツブの
内容は、フリップフロップランクの数に等しい数のクロ
ックの後に定義されることを示している。

第３図は論理解析器シーケンスであり、それは米国特許
第４，３５７，７０３号に示されたような入力データが
入力ピンと入力バッファを通して供給され、試験データ
入力レジスタ２６中へ与えられるようになった保守及び
試験システムの標準的動作に類似している。レジスタ２
６はデータ経路３０を経て、出力バッファランク１２０
の入力へそして出力レジスタ３２へつながれている。出
力バッファ１２０は出力レジスタ３２へつながれ、そこ
から出力ビン３６へつながれており、それによって通常
のチップ動作の間にチップ機能の人出力値をモニタでき
るようにしている。このｔ−ドにおいて、ＳＳＭ、ＮＯ
Ｐ及びｌ　ＲＦ　Ｆの値は１に設定される。

第４図は、基本的なチップ接続試験シークンスを示す。

ＳＳＭ、、ＮＯＰ、ＬＲＦＦの値は１に設定される。

第５図は、静的チップ試験を示しており、入力データが
入力試験レジスタ２６へ与えられ、通常動作におけるこ
のチップの組合Ｕ論理装ｄとフリップフロップランクの
すべてを通って送られ、出力レジスタ３２を経て試験デ
ータ出力ピン３６へつながれている。この試験シーケン
スは、このチップ内のすべての論理装置が入出力ピン及
び人出カバツファと独立して通常の様式で動作している
かを決定し、従って入出力の過渡状態から離れてこのチ
ップ内での論理の純粋な試験である。ここでもこの機能
は米国特許第４，３５７．７０３号に示されたものと類
似している。

第６図は第５図に示されたものと類似の試験を示す。入
力試験レジスタ２６は擬似乱数入力データシスｊ−ムを
作り出し、出力レジスタ３２は結果のチ］−ツクリムを
行う。このシーケンスは動的な符号解析（ｓｉｇｎａｔ
ｕｒｅ　ａｎａｌｙｓｉｓ）機能である。

第７図は、試験データ入力レジスタ２６がチップ内の従
来の論理経路へデータを与えるＪ：うになった試験を示
している。しかし、フリップフロップランク５０は、試
験データ入力経路４８から入力を取る」、うに調節され
ており、それによって組合１！′論即ランク１６をバイ
パスするようになつ−Ｃいる。フリツブフ［１ツブラン
ク４４の出力は、あやまっているか否かを決定するため
に試験される相合１！論即ランク５６へつながれている
。組合Ｕ論理ランク５６からの出力フリップフロップラ
ンクはフリップフロップランク６０１′あって、それは
それの出力をフリップフロップランク９０等の他の一ノ
リツプフ１１ツブランクを通る試験データ経路を通って
送るように選ばれており、ぞこにおいてはランク８０の
ような装置中の他の組合せ論理ランクをバイパスするこ
とによって、出力は２対１多重化バッファランク１１０
を通って出力レジメタ３２中へ直接つながねている。こ
のように、入力ピン、入力バッファ、出力バッファ、出
力ピンは試験の外に切離されている。フリップフロップ
ランク５０．６０．９０ど多重化スイッチ４０゜１１０
のゲートを適正に選ぶことで、データは組合せ論理ラン
ク５６のみを通過する。ＳＳＭの値は１である。ＮＯＰ
の値は初期にＯに設定され、次に１クロツク期間は１で
あり、その後試験の残りの期間はＯである。Ｌ　ＲＦ　
Ｆの値は０である。

このように、入力レジスタ２６から出力レジスタ３２へ
流れるデータと試験データ出力ピン３６を通るデータの
間で組合せ論理ランク５０の純粋な試験が得られる。

第８図は同様な試験シーケンスを示し、組合せ論理ラン
ク１００があやまり論理ランクであると仮定し、データ
がそのシステムの他の組合せ論理ランクをバイパスし、
その組合せ論理ランク１００内でのみデータ操作が行わ
れるようになっている。

同様なパターンに従って、第９図は、データを通してい
る唯一の組合せ論理ランクがランク１６であり、フリッ
プフロップ５０．６０，９０ど多重化スイッチ４０と１
１０がデータを入力レジスタ２６から出力レジスタ３２
へすべての他の組合ｔ！論理ランクをバイパスしてつな
ぐようになった、試験シーケンスを示す。８８Ｍ値は１
でＬ　ＲＦ　Ｆ値はＯである。ＮＯＰ値は１クロツクの
間は１に設定され、その後試験の残りの期間はＯに設定
される。

第１０図は、すべての組合せ論理装置をバイパスし、レ
ジスタ２６からの試験データがすべてのフリップフロッ
プランク５０，６０．９０を順次通過して、すべての７
リツプフロツプをあらかじめ定められた状態に設定でき
るようになった場合を示している。８８Ｍ値は１でＮＯ
Ｐ値はＯである。

第１１図は、チップ上の各々のフリップフロップを強制
的にあらかじめ定められた値に設定するが、データ経路
を供給するために試験データ入力レジスタ２６のかわり
に従来のデータ入力ピン１２を用いる、同様な状態を示
す。

第１２図は、フリップフロップのみの完全性を試験し、
チップ１■の組合は論理装置は用いｔ、【い場合を示し
、従って１べてのデータはチップ上のフリップフロップ
のみを通って送られ、組合１！論理装首または多重化ス
イッチシステムのどれも通過しないように流れる。Ｓ　
Ｓ　Ｍ　ｌ１７ｉは１で、ＮＯＰとＬ　ＲＦ　Ｆ値は０
である。

最後に、第１３図は多重化スイッチ４０と１１０がフリ
ップフロップすべての走査パターンｍ能を行うように設
定された場合を示しており、従ってデータは直列的にチ
プ全体を走査号るように試験データ入力３８から始まっ
て、第１の多重化スイッチから第１の論理軒路中を逐次
Ｊべてのフリップフロップ５０，６０．９０などを経て
試験データ出力ビンを通って外へ走査される。

第１４ａ図、第１５ａ図、第１６ａ図は本発明に関して
用いられるフリップフロップを示しており、設８１者の
必要に依って複雑度、制御性を増したものである。本発
明の１つの利貞はそれが各種のフリップフロップランク
へ複数個の型のフリツプフ［ｌツブのうちの任意のもの
を用いることができる、または異なるフリップフロップ
ランク中へいくつかの異なる型のフリップフロップを用
いることができるということである。

次に第１４ａ図を参照すると、フリップフロップ２００
はインバータ２０４へのクロック入力２０２を有してお
り、インバータ２０４はＡＮＤゲー１〜２０６への入力
の１つとしてつながれている。

インバータ２０４の出力はまたインバータ２０８とＡＮ
Ｉ”）ゲー＋−２１０へもつく【がれている。フリップ
フロップは、インバータ２１４とつながれてＡＮＩ’）
ゲート２０６へ第２の入力を供給する通常動作（ＮＯＰ
＞入力２１２を有している。ＡＮＤゲー］〜２０６と２
１０の出力はどちらも反転されてそれぞれ反転ドライバ
２１６と２１８へつながれでいる。ドライバ２１６と２
１８は各々、標準的ｌ：ＫＰＮ接合型の一般にＴゲート
と呼ばれる送信ゲートを駆動Ｊる。■ゲートは０ＭＯ８
技術に特有な名称であるが、本発明は０ＭＯ８技術に限
定されるわけでなく、他の方法によって実現してｂよい
。０ＭＯ８技術は本発明の詳細な説明するためには便利
な基準点である。

反転ドライバ２１８は、フリップフロップへの試験用の
入力２２２中につながれたＴゲーｉ〜２２０を制御する
。反転ドライバ２１６はフリップフロップへのデータ入
力２２６中にあるＴゲート２２４を制御する。■ゲート
２２０と２２４の出力はインバータ２２８への入力へつ
ながれている。

フリップフロップの段組１よ、Ｔグー１−２２０と２２
４が同時にオンしないようなものにｔ【つている。

インバータ２０８の出力は、インバータ２２８の出力中
のＴゲート２３２を駆動する反転ドライバ２３０へつな
がれている。■ゲート２３２の出力はインバータ２３４
と２３６へつながれ出力の分離を行っている。インバー
タ２３４はフリップフロップのデータ出力を供給し、イ
ンバータ２３６はフリップフロップの試験出力を供給す
る。

第１４ｂ図はこのフリップフロップに対する真偽値表で
ある。通常動作入力をり日ツク、データ入力、試験入力
と共に出力と関連づｔＪて示しである。模式図から明ら
かなように、データ出力と試験出力は同一である。真偽
値表中で、記号１１　：Ｘ　ＩＩは関係なしを意味し、
記号ＩＩ　Ｑ　ＩＩは同じ状態に留まる出力を意味する
。ＩＩ　Ｑ　ＩＩ出力は、それ以前の２進数０出力が２
進数Ｏに、それ以前の２進数１出力が１にそれぞれ留ま
ることを意味する。

さて第１５ａ図を参照すると、より複雑なフリップフロ
ップ２５０が示されており、それは第１４ａ図の７リツ
プ７０ツブ中には示されていない付加的なりロック励起
入力を有している。フリップフロップ２５０はインバー
タ２５４へつながれたりロック入力２５２を有し、イン
バータ２５４の出力はインバータ２５６へつながれてい
る。インバータ２５６の出力は、■ゲート２６０を制御
する反転ドライバ２５８とつながっている。クロック励
起入力２６２はＡＮＩ）ゲート２６４とインバータ２６
６への１つの入力としてつながれている。インバータ２
６６の出力はＡＮｒ）ゲート２６８への１つの入力を与
える。インバータ２５４の出力は前に述べＩこように、
２つのＡＮＤゲーグー２６４と２６８への第２の入力を
供給する。通常動作の入力２７０は２つのＡＮＩ’）ゲ
ート２６４ど２６８への第３の入力を供給するＪ：うに
つながれている。通常動作入力はまたＯＲゲート２７２
への１つの入力としてつながれている。ＯＲゲート２７
２への第２の入力はクロック入力２５２である。

ＯＲゲート出力は反転され、■ゲート２７６を駆動する
反転ドライバ２７４を制御する。Ｔゲート２フ６は試験
入力ライン２７８中にある。ＡＮＯゲート２６４の出力
は、データ入力ライン２８４中にあるＴゲート２８２を
制御する反転ドライバ２８０を制御する。ＡＮＩ’）グ
ーｉ〜２６８の出力【、１、■ゲート２８８を駆動する
反転ドライバ２８６を制御する。■ゲート２８８への入
力はＴゲート２８２．２７６の出力の配線接続である。

−［ゲート２８２の出力はまたインバータ２９０へつな
がれている。インバータ２９０の出力はＴゲート２６０
へつながれでいる。Ｔグー１−２６０の出力はインバー
タ２９２．２９４へつながれ、データ出力ライン２９６
と試験出力２９８との分離を与える。

更に、１ゲー１−２６０からのこの出力は信号はまたＴ
ゲート２８８を通ってインバータ３００を経てもどされ
、インバータ２９０への付加的帰還入力配線を供給する
。第１５ｂ図は第１５ａ図の７リツプ７０ツブに対する
真偽値衣であり、各種入力の各秤状態がフリップフロッ
プの出力へ与える効果を示している。ここでも、試験出
力の出力とデータ出力が同一である。

次に第１６ａ図を参照すると、より複雑なフリップフロ
ップ３１０が示されている。このフリップフロップは、
付加的イ【入力としてＡＮｒ）ゲート３１４へつながれ
たＳＥＴ入力３１２とＯＲグー１へ３１８へつながれた
ＲＥＳＥＴ入力３１６を有している貞で、第１．５　ａ
図のフリップフロップＪ、すｂＪ：り複雑である。ＳＥ
Ｔ入力３１２はまたＯＲグー１−３１８への第２入力を
も与える。

ＲＥ　Ｓ　Ｅ　”ｒ入力３１６はインバータ３２０を通
ってつ２ｋがれＡＮＤゲート３１４への第２の入力を与
える。ＡＭ）グーｊ−３１４の出力は反転され、ＡＮＤ
ゲート３２２への入力としてつながれている。ＯＲゲー
ト３１８の出力は２つのＡＮＤゲート３２４と３２６へ
の１つの入力を与えるようにつながれている。クロック
励起入力３２８はＡＮＵ）ゲート３２４への第２の入力
としてつながれている。クロック励起入力３２８はイン
バータ３３０を通ってＡＮＤゲート３２６への第２の入
力を与えるようにつながれている。ＡＮＤゲート３２４
の出力は反転され、ＯＲゲート３３２への１つの入力と
してつながれている。ＯＲゲート３３２の出力はＡＮＤ
ゲート３２２への１つの入力である。△ＮＯゲート３２
６の出力は反転され、ＯＲゲート−３３４への１つの入
力としてつながれている。ＯＲゲート３３４の出力はＡ
ＮＤゲート３２２への第３入力としてつながれている。

データ入力接続３３６はインバータ３３８を経てＯＲゲ
ート３３２への第２の入力を与えている。

ＡＮＩ）ゲート３２２の出力は反転されＴゲート３４０
へつながれている。

試験入力３４２は■ゲート３４４へつながれている。ク
ロック入力３４６はインバータ３４８を通ってインバー
タ３５０へつながれている。通常動作＜Ｎ０Ｐ）入力３
５２はインバータ３５４を通ってＡＮＩ）グーｔ−３５
６へつながれている。インバータ３４８の出力はＡＮＤ
’）ゲート３５６への第２の入力を与える。ＡＮＤゲー
ト３５６の出力は、■ゲート３４４を制御する反転ドラ
イバ３５８へつながれている。更に、通常動作（ＮＯＰ
）入力３５２はＡＮＤゲート３６０へつながれている。

ＡＮｒ）ゲート３６０はインバータ３４８から第２の入
力を受取る。ＡＮｒ）ゲート３６０の出力は反転され、
■グー＋−３４０を駆動する反転ドライバ３６２を制御
する。

送信ゲート３４４の出力と送信ゲート３４０の出力とは
組合されてインバータ３６４０入力となる。インバータ
３６４の出力は送信ゲート３６６への入力としてつなが
れている。送信ゲート３６６はインバータ３５０の出力
によって制御され、インバータ３５０の出力は反転ドラ
イバ３６８へつながれている。送信ゲート３６６の出力
はインバータ３７０と３７２へつながれており、それら
インバータはフリップフロップの出力を供給Ｊる。

送信グー１−３６６の出力はまたＯＲゲグー〜３３４へ
の第２の入力として与えられる。

次に第１６ｂ図を参照すると、第１６ａ図の回路に対す
る真偽飴表が示されている。この真偽値表かられかるよ
うに、第”１８図と第１５ａ図に示したフリップフロッ
プの全制御形態が示されており、更にフリップフロップ
へのＳ　Ｅ　ｌ−及びＲＦＳＦＴ入力を用いて出力をＯ
か１の望みのものへ設定することが示されている。

本発明は数多くの特長を右している。本発明の特長の１
つの特別なものは、組合せ論理の試験のためにチップ中
へ試験Ａベランドをロードすることが容易で便利なこと
、特定の組合１ジ論理装四を試験のために分離するのが
容易４にことである。チップの特定領域中へ試験Ａペラ
ンドをロードすることが、伯の組合せ論理装置を飛越し
てフリップフロップ上の試験グー］−を通して並列的に
直接ゲート入力することによって行えるために、この試
験作業は従来にくらべてより迅速、効率よく行うことが
できる。特に、代表的な走査設計に必要な１］−ド及び
アンロードのための長い時間は不必要どなる。

１ｉ’ｉ１様にチップ内の特定の組合せ論理要素は、従
来不可能であったあるいは可能としてもわずられしい手
法ど複９１１な走査設Ｍを必要としたものが、前後の組
合せ論叩装置を切離すことににり試験できるＪ、うにな
る。走査設計の各種の特長については、最初のところで
柔軟性に関して述べたＪ：うに、この設ｉ＋が各種の試
験作業を供給するということであった。採用しつる試験
作業の柔軟性に加えて、この設ｈ１はまた論理チップ」
−にいくつかの異なる型のフリップフロップを設置でき
、そのため論理チップ内のＪべての位置に１つの型のフ
リップフロップを必要とする従来の試験設計の制約がさ
ＧＪられるという柔軟性をもっている。

本シスデムは、組合せ論理の特定領域を、それが最初の
特殊なフリップフロップランクの前にあるか、２つの７
リツプ７０ツブランクの間にあるか、あるいは最後の７
リツプフロツブランクと出力との間にあるかによって、
容易に試験することができる。それらのシーケンスのい
ずれも配列上の各々のフリップフロップをあらかじめ定
められた初期化することを必要としない。そのような初
期化は非常に時間のかかる、大きなデータベースを必要
とする作業である。

【図面の簡単な説明】

第１図は、本発明に従う柔軟な埋込み形試験システムの
ブロック図である。 第２ａ図から第２ｅ図は、本発明に従って、Ｊべての論
理チップランクの内容を完全に定義することを示すため
の、並列−直列設計による論理配列の初期化シーケンス
の模式図である。 第３図は論理解析器シーケンスモードの第１図の発明を
示す図である。 第４図は、チップ相互接続試験モードの第１図の発明を
示す図である。 第５図は、静的チップ試験モードの第１図の発明を示す
図である。 第６図は、動的符号解析試験モードの第１図の発明を示
寸図である。 第７図は、２つの７リツプフロツブランク間に位置する
■ラ一のための段組欠陥検出モードの第１図の発明を示
す図である。 第８図は、最後のフリップフロップランクと出力レジス
タどの間に位置するエラーのための段目欠陥検出モード
の第１図の発明を示す図である。 第９図は、入力バッファと第１のフリップフロップラン
クとの間に位置するエラーのための説話１欠陥検出モー
ドの第１図の発明を示す図である。 第１０図は、チップＬの各フリップフロップを擬似乱数
１ｉｆｆへ強制設定する試験モードの第１図の発明を示
す図である。 第１１図は、チップ上の各フリップフロップを、入力ビ
ンを用いてあらかじめ定められた値へ強制設定する試験
モードの第１図の発明を示す図である。 第１２図は、フリップフロップの完全性点検のための試
験モードの第１図の発明を示す図である。 第１３図は、フリップフロップ中への直列データシフト
どシフト出力のための試験モードの第１図の発明を示す
図である。 第１４ａ図は、本発明において用いるための第１の特別
なフリ２ツブフロツプ設ｈ１の模式図である。 第１４ｂ図は、第１４ａ図のフリップフロップ設計のた
めの真偽値表である。 第１５ａ図は、本発明に用いるための別の特別なフリッ
プフロップ設計の模式図である。 第１５ｂ図は、第１５ａ図のフリップフロップのための
真偽値表である。 第１６ａ図は、本発明に用いるための更に別の特別なフ
リップフロップ設計の模式図である。 第１６ｂ図は、第１６ａ図のフリップフロップ１０・・
・・・・実施例 １２・・・・・・入力ピン １４・・・・・・入力バッファ １６・・・・・・組合せ論理装置 １Ｂ、２０．２２．２４・・・・・・接続２６・・・・
・・入力レジスタ ２８・・・・・・制御レジスタ ３０・・・・・・データ経路 ３２・・・・・・出力レジスタ ３４・・・・・・多重化ゲート ３６・・・・・・試験データ出力ピン ３８・・・・・・試験データ入力ピン ４０・・・・・・多重化データスイッチ４２・・・・・
・試験データ入力 ４４・・・・・・制御入力ライン ５０・・・・・・フリップフロップ第１ランク５２・・
・・・・通常入力経路 ５４・・・・・・通常出力経路 ５６・・・・・・組合せ論理装置 ５８・・・・・・試験データ経路 ６０・・・・・・フリップフロップランク６２・・・・
・・組合せ論理データ経路７０・・・・・・データ経路 ８０・・・・・・組合せ論理装置 ９０・・・・・・フリップフロップランク９２・・・・
・・従来のデータ経路 ９４・・・・・・バイパスデータ経路 ９６・・・・・・従来のデータ経路 １００・・・・・・組合せ論理装置 １１０・・・・・・多重化スイッチ １２０・・・・・・出力バッファランク１３０・・・・
・・出力ピン １５０．１６０，１７０．１８０・・・・・・スイッチ
２００・・・・・・フリップフロップ ２０２・・・・・・クロック入力 ２０４・・・・・・インバータ ２０６・・・・・・ＡＮＤゲート ２０Ｂ・・・・・・インバータ ２１０・・・・・・ＡＮＤ”）ゲート ２１２・・・・・・通常動作（ＮＯＰ＞入力２１４・・
・・・・インバータ ２１６．２１８・・・・・・反転ドライバ２２０・・・
・・・Ｔゲート ２２２・・・・・・試験入力 ２２４・・・・・・Ｔゲート ２２６・・・・・・データ入力 ２２８・・・・・・インバータ ２３０・・・・・・反転ドライバ ２３２・・・・・・Ｔゲート ２３４．２３６・・・・・・インバータ２５０・・・・
・・フリップフロップ ２５２・・・・・・クロック入力 ２５４・・・・・・インバータ ２５６・・・・・・インバータ ２５８・・・・・・反転ドライバ ２６０・・・・・・Ｔゲート ２６２・・・・・・クロック励起入力 ２６４・・・・・・ＡＮＤゲート ２６６・・・・・・インバータ ２６８・・・・・・ＡＮＤゲート ２７０・・・・・・通常動作入力 ２７２・・・・・・ＯＲゲート ２７４・・・・・・反転ドライバ ２７６・・・・・・Ｔゲート ２７８・・・・・・試験入力ライン ２８０・・・・・・反転ドライバ ２８２・・・・・・Ｔゲート ２８４・・・・・・データ入力ライン ２８６・・・・・・反転ドライバ ２８８・・・・・・Ｔゲート ２９０・・・・・・インバータ ２９２．２９４・・・・・・インバータ２９６・・・・
・・データ出力ライン ２９８・・・・・・試験出力 ３１０・・・・・・フリップフロップ ３１２・・・・・・ＳＥＴ入力 ３１４・・・・・・ＡＮＤゲート ３１６・・・・・・ＲＥＳＦＴ入力 ３１８・・・・・・ＯＲゲグー・ ３２０・・・・・・インバータ ３２２・・・・・・ＡＮＤゲート ３２４．３２６・・・・・・ＡＮＤゲート３２８・・・
・・・クロック励起入力 ３３０・・・・・・インバータ ３３２・・・・・・ＯＲゲート ３３４・・・・・・ＯＲゲート ３３６・・・・・・データ入力接続 ３３８・・・・・・インバータ ３４０・・・・・・Ｔゲート ３４２・・・・・・試験入力 ３４４・・・・・・Ｔゲート ３４６・・・・・・クロック入力 ３４８・・・・・・インバータ ３５０・・・・・・インバータ ３５２・・・・・・通常動作（ＮＯＰ）入力３５４・・
・・・・インバータ ３５６・・・・・・ＡＮＩ）ゲート ３５８・・・・・・反転ドライバ ３６０・・・・・・ＡＮＤゲート ３６２・・・・・・反転ドライバ ３６４・・・・・・インバータ ３６６・・・・・・送信ゲート ３６８・・・・・・反転ドライバ ３７０．３７２・・・・・・インバータフリッ７・フロ
ラフランク ＋２３４５ Ｆ／Ｆ ＋２３４５ Ｆ／Ｆ ＋２３４５ Ｆｉｇ、　２ｅ Ｆ／Ｆ Ｆ／Ｆ ＋２３４５ Ｆｉｇ、　２ｄ

Claims (20)

【特許請求の範囲】
1. （１）超ＬＳＩ回路用の埋込み試験システムであって、 関数入力と関数出力を有する超ＬＳＩチップ試験制御入
   力を有する上記超ＬＳＩチップの試験動作を制御するた
   めの手段、 試験動作制御の上記手段と上記関数入力へつながれた、
   試験データを記憶するための手段、上記チップ上の、上
   記関数入力へつながれたすくなくとも第１ランクの関数
   論理手段、 上記第１の関数論理要素の入力へ、上記関数入力または
   上記試験データ記憶手段のいずれかを選択的に接続する
   ための手段、 選択可能なデータ経路を供給するためにすくなくとも２
   つのデータ入力と２つのデータ出力を有するすくなくと
   も第１ランクのフリップフロップであって、上記入力の
   １つが上記第１の関数要素の出力へつながれ、上記入力
   の他の１つが上記第１の関数要素の入力へつながれ、上
   記フリップフロップ手段が試験動作を制御するための上
   記手段によって制御されるようになった、第１ランクの
   フリップフロップ、 上記チップ上の入力と出力を有するすくなくとも第２ラ
   ンクの関数論理手段であって、上記入力が上記第１ラン
   クのフリップフロップ手段の１つの出力へつながれてい
   るような、第２ランクの関数論理手段、 出力試験データ記憶手段、 関数論理手段の上記第２ランクの出力かまたは上記第１
   ランクのフリップフロップ手段の第２の出力かのいずれ
   かを選択的に上記チップの関数出力へ接続する手段、 を含む試験システム。
2. （２）特許請求の範囲第１項の試験システムであって、
   複数個の関数論理手段のランクとフリップフロップ手段
   のランクを含み、それらが直列につながれて上記フリッ
   プフロップ手段の各々が上記関数論理ランクのすくなく
   とも１つをバイパスする選択された入力を有するように
   なった、試験システム。
3. （３）特許請求の範囲第２項の試験システムであって、
   上記フリップフロップ手段のランクのすくなくともいく
   つかが他のランクよりも数少ないフリップフロップ単位
   を含んでおり、上記フリップフロップ手段のいくつかの
   ものの選択可能な入力が関数論理手段の異なるランクか
   ら入力を選び、数少ないフリップフロップ単位を有する
   上記フリップフロップ手段ランクをバイパスするように
   なった、試験システム。
4. （４）特許請求の範囲第２項の試験システムであって、
   フリップフロップ手段の異なるランク中に２種類以上の
   型のフリップフロップが用いられている、試験システム
   。
5. （５）特許請求の範囲第１項のシステムであって、上記
   フリップフロップ手段ランクがフリップフロップを含み
   、それらフリップフロップが、 データ入力から上記フリップフロップへのデータ経路中
   につながれた第１の送信ゲート手段、上記フリップフロ
   ップへの試験入力データ経路中につながれた第２の送信
   ゲート手段、 上記第１及び第２の送信ゲート手段を制御して、上記入
   力データ経路のどちらを上記フリップフロップの出力と
   して用いるかを制御するための通常動作制御ゲート手段
   、 上記出力データ経路中のデータの出力のタイミングを制
   御するためのクロック信号制御手段、上記フリップフロ
   ップへの上記第１のデータ入力経路中の入力データの駆
   動を制御するためのクロック駆動入力手段、 上記第１のデータ入力経路または第２のデータ入力経路
   のいずれかにかかわらず、上記フリップフロップの出力
   をあらかじめ定められた値に制御するための、上記フリ
   ップフロップ用のＳＥＴ及びＲＥＳＥＴ制御手段、 上記フリップフロップからの２つに分かれた独立したデ
   ータ出力経路、 を有するようになった、システム。
6. （６）埋込み型の試験装置を有する、超ＬＳＩ回路用の
   試験システムであって、 入力手段と出力手段を有する超ＬＳＩ論理チップ、 複数個の分離した組合せ論理要素であって上記チップ上
   の上記入力手段と上記出力手段との間で直列的ランクと
   して配置され、全体としてチップの望みの論理関数を構
   成する、組合せ論理要素、組合せ論理要素の上記ランク
   の間に直列的に接続されたランクの形に配置され、各々
   が２つの独立したデータ経路を有する複数個のフリップ
   フロップ手段であって、第１のデータ経路は先行する組
   合せ論理要素の出力につながる第１の入力からつながっ
   ており、第２の入力は先行する組合せ論理要素の入力を
   受取るように接続されており、上記フリップフロップの
   第１の出力は後続の組合せ論理要素へつながれ、上記フ
   リップフロップの第２の出力は、組合せ論理要素の隣接
   ランクに引きつづく後続のフリップフロップランクへつ
   なげられるようになった、フリップフロップ手段、フリ
   ップフロップの各ランクを制御して、第１のデータ入力
   を先行する組合せ論理要素かまたは先行するフリップフ
   ロップランクから上記フリップフロップへのデータ入力
   を与えるように選ぶ通常動作モードのいずれかで動作さ
   せる、上記チップ上の制御手段、 を含む、試験システム。
7. （７）特許請求の範囲第６項の試験システムであって、
   複数個の直列につながれたフリップフロップ手段のラン
   クと関数論理手段のランクとを含み、それによって上記
   フリップフロップ手段の各々が上記関数論理ランクのす
   くなくとも１個をバイパスする選ばれた入力を有するよ
   うな、試験システム。
8. （８）特許請求の範囲第６項の試験システムであって、
   上記フリップフロップ手段のランクのすくなくともいく
   つかが他のものよりも数少ないフリップフロップ単位を
   有しており、上記フリップフロップ手段のいくつかの選
   択可能な入力が、上記数少ないフリップフロップ単位を
   有するフリップフロップ手段のランクをバイパスするた
   めに関数論理手段の異なるランクからの入力を選択する
   ようになった、試験システム。
9. （９）特許請求の範囲第６項の試験システムであって、
   フリップフロップ手段の異なるランク中に２つの型以上
   のフリップフロップが用いられているような、試験シス
   テム。
10. （１０）特許請求の範囲第６項の試験システムであって
    、フリップフロップ手段の上記ランクが、フリップフロ
    ップであって、 データ入力から上記フリップフロップへのデータ経路中
    につながれた第１の送信ゲート手段、上記フリップフロ
    ップへの試験入力データ経路中へつながれた第２の送信
    ゲート手段、 上記第１及び第２の送信ゲート手段を制御して上記フリ
    ップフロップの出力として上記入力データ経路のいずれ
    を用いるかを制御するための通常動作制御ゲート手段、 上記出力データ経路中のデータの出力のタイミングを制
    御するためのクロック信号制御手段、上記フリップフロ
    ップへの上記第１のデータ入力経路中のデータ入力の励
    起を制御するためのクロック励起入力手段、 上記第１または第２のデータ入力経路のいずれかの入力
    信号の如何にかかわらず、上記フリップフロップの出力
    をあらかじめ定められた値へ制御するための、上記フリ
    ップフロップ用のＳＥＴ及びＲＥＳＥＴ制御手段、 上記フリップフロップからの２つの分離したデータ出力
    経路、 を有するフリップフロップを含む試験システム。
11. （１１）特許請求の範囲第６項の論理チップであって、
    上記制御手段が、試験データ、入力オペランド、制御信
    号を直列的に受信するための試験データ入力と入力レジ
    スタ手段を有する制御レジスタを含み、 上記入力レジスタ手段を上記組合せ論理単位の入力へ並
    列にスイッチング可能なように接続するための手段、 上記チップ上の組合せ論理単位のランクの列中の最後の
    ものの出力を受信するように接続され、上記データを上
    記チップから直列状に送信するための試験データ出力手
    段を有する出力レジスタ手段。
12. （１２）特許請求の範囲第１１項の試験システムであっ
    て、複数個の、直列につながれたフリップフロップ手段
    のランクと関数論理手段のランクとを含み、上記フリッ
    プフロップ手段の各々が上記関数論理ランクのすくなく
    とも１個をバイパスする選ばれた入力を有するような、
    試験システム。
13. （１３）特許請求の範囲第１１項の試験システムであっ
    て、上記フリップフロップ手段のランクのすくなくとも
    いくつかが他のものよりも数少ないフリップフロップ単
    位を有し、上記フリップフロップ手段のいくつかの選ば
    れた入力が、数少ないフリップフロップ単位を有するフ
    リップフロップ手段の上記ランクをバイパスするために
    、関数論理手段の異なるランクからの入力を選択するよ
    うになった、試験システム。
14. （１４）特許請求の範囲第１１項の試験システムであっ
    て、フリップフロップ手段の異なるランク中に２つ以上
    のフリップフロップの型が用いられているような、試験
    システム。
15. （１５）特許請求の範囲第１１項の試験システムであっ
    て、フリップフロップ手段の上記ランクが、フリップフ
    ロップであって、 データ入力から上記フリップフロップへのデータ経路中
    につながれた第１の送信ゲート手段、上記フリップフロ
    ップへの試験入力データ経路中につながれた第２の送信
    ゲート手段、 上記第１及び第２の送信ゲート手段を制御して、上記フ
    リップフロップの出力として上記入力データ経路のいず
    れを用いるかを制御するための通常動作制御ゲート手段
    、 上記出力データ経路中のデータ出力のタイミングを制御
    するためのクロック信号制御手段、上記フリップフロッ
    プへの上記第１のデータ入力経路中のデータ入力励起を
    制御するためのクロック励起入力手段、 上記第１または第２のデータ入力径路のいずれかの入力
    信号の如何にかかわらず上記フリップフロップの出力を
    あらかじめ定められた値に制御するための、上記フリッ
    プフロップ用のＳＥＴ及びＲＥＳＥＴ制御手段、 上記フリップフロップからの２個の分離したデータ出力
    経路、 を有するフリップフロップを含む、試験システム。
16. （１６）フリップフロップであって、 データ入力から上記フリップフロップへのデータ経路中
    につながれた第１の送信ゲート手段、上記フリップフロ
    ップへの試験入力データ経路中につながれた第２の送信
    ゲート手段、 上記第１及び第２の送信ゲート手段を制御して上記フリ
    ップフロップの出力として上記入力データ経路のいずれ
    を用いるかを制御するための通常動作ゲート手段、 上記出力データ経路中のデータ出力のタイミングを制御
    するためのクロック信号制御手段、上記フリップフロッ
    プへの上記第１のデータ入力経路中のデータ入力励起を
    制御するためのクロック励起入力手段、 上記第１または第２のデータ入力経路のいずれかの入力
    信号にかかわらず、上記フリップフロップの出力をあら
    かじめ定められた値に制御するための上記フリップフロ
    ップ用のＳＥＴ及び ＲＥＳＥＴ制御手段、 上記フリップフロップからの２つの分離独立したデータ
    出力経路、 を有するような、フリップフロップ。
17. （１７）埋込まれた試験装置を有する超ＬＳＩ回路用の
    試験システムであって、 入力手段と出力手段とを有する超ＬＳＩ論理チップ、 複数個の分離した組合せ論理要素であって、上記チップ
    上で上記入力手段と上記出力手段との間に直列的につな
    がったランクとして配置され、全体としてチップの望み
    の論理関数を構成する、組合せ論理要素、 上記組合せ論理要素のランク間に直列的につながれたラ
    ンクとして配置された複数個のフリップフロップ手段で
    あって、各々が２つの独立したデータ経路を有し、第１
    のデータ経路は先行の組合せ論理要素の出力につながれ
    た第１の入力からつながっており、第２の入力は先行す
    る組合せ論理要素の入力を受けるように接続されており
    、上記フリップフロップがすくなくとも１個のデータ出
    力経路を有しているような、フリップフロップ手段、 フリップフロップの各ランクを制御し、上記フリップフ
    ロップへのデータ入力を供給するために第１のデータ入
    力を先行する組合せ論理要素かまたは先行するフリップ
    フロップランクのいずれかから選びだすように通常動作
    モードで動作するように制御するための、上記チップ上
    の制御手段、を含む試験システム。
18. （１８）特許請求の範囲第１７項の試験システムであっ
    て、複数個の、直列につながれたフリップフロップ手段
    のランクと関数論理手段のランクを含み、上記フリップ
    フロップ手段の各々が上記関数論理ランクのすくなくと
    も１個をバイパスする選ばれた入力を有するようになっ
    た、試験システム。
19. （１９）特許請求の範囲第１７項の試験システムであっ
    て、上記フリップフロップ手段のランクのうちすくなく
    ともいくつかは、他のものよりも数少ないフリップフロ
    ップ単位を有しており、上記フリップフロップ手段のい
    くつかのものの選択可能な入力が、数少ないフリップフ
    ロップ単位を有するフリップフロップ手段の上記ランク
    をバイパスするため、関数論理手段の異なるランクから
    の入力を選択するようになった、試験システム。
20. （２０）特許請求の範囲第１７項の試験システムであっ
    て、フリップフロップ手段の異なるランク中に、２種類
    以上の型のフリップフロップが用いられているような、
    試験システム。