JPH01161550A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶回路、さらには連想メモリ回路
が内蔵された半導体記憶回路に適用して有効な技術に関
するもので、たとえば連想メモリをキャッシュメモリと
して内蔵するマイクロコンピュータに利用して有効な技
術に関するものである。

［従来の技術］ 第２図は本発明者によって検討された半導体記憶回路の
概略構成を示す。

同図に示す半導体記憶回路は、たとえばマイクロコンピ
ュータが集積形成された半導体集積回路装置ＩＣ内にキ
ャッシュメモリとして形成されるものであって、パター
ン記憶検索回路１、デコーダ２、デー、夕格納用記憶回
路３、センスおよび入出力ドライバ回路４、選択信号検
出回路５などによって構成される。

パターン記憶検索回路１はいわゆるＣＡＭマトリックス
と呼ばれるものであって、複数（ｎ個）のアドレスパタ
ーンＡＰＩ〜ＡＰｎを記憶するとともに、外部からバス
６を介して与えられる入力アドレスパターンＡｉと同じ
アドレスパターンを上記複数のアドレスパターンＡＰＬ
＝ＡＰｎの中から検索する。そして、検索されたアドレ
スパターンがあったならば、その検索されたアドレスパ
ターンの記憶位置に応じた選択信号１１−１〜１１−ｎ
を出力する。

デコーダ２は、上記パターン記憶検索回路１にアドレス
パターンＡＰＩ〜ＡＰｎを書き込むときに動作させられ
るものであって、外部からバス７を介して与えられる書
込用アドレスＡｗをデコードする。ことにより、上記パ
ターン記憶検索回路１の記憶位置を指定する選択信号１
０−１〜１０−ｎを生成する。この場合、上記パターン
記憶検索回路１に書き込まれるアドレスパターンは、バ
ス６を介して外部から与えられる。

データ格納用記憶回路３は、外部に対して入出力される
データＤｉｏを記憶するとともに、その外部入出力デー
タＤｉｏの記憶位置が上記パターン記憶検索回路１から
の選択信号１１−１〜１１−ｎによって指定される。指
定された記憶位置に対するデータの書込みあるいは読出
は、センスおよび入出力ドライバ４とバス８を介して行
なわれる。

選択信号検出回路５は上記パターン記憶検索回路１から
の選択信号１１−１〜１１−ｎの総論理和を検出するＯ
Ｒゲートによって構成され、パターン記憶検索回路１か
ら上記データ格納用記憶回路３の記憶位置を指定するの
に有効な選択信号が出力されたか否かを検出する。この
検出信号Ｃｏはライン９を介して外部へ出力される。

以上のようにして、特定のアドレスパターンによってア
ドレス指定される連想形式の記憶回路が構成されている
。

なお、この種の記憶回路に関連する技術が記載された文
献としては、たとえば特開昭６０−１３６０９７号公報
などがある。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、上述した半導体記憶回路では、たとえばパタ
ーン記憶検索回路１内に部分的な不良があっても、これ
を外部から直接検証することができない。パターン記憶
検索回路１内に不良箇所があるか否かを判断するために
は、パターン記憶検索回路１にテスト用のアドレスパタ
ーンを外部から入力させながら、外部に出力される選択
信号検出回路５からの検出信号Ｃｏの状態をモニターす
る、という間接的な検査を行なうしかない、しかし、こ
のような間接的な検査では、検査が面倒で時間がかかる
とともに、不良の発生原因あるいは発生箇所を適確に特
定することができない。つまり、上述した半導体記憶回
路は検査適性に劣るという問題があった・ 本発明の目的は、半導体記憶回路の検査適性を高めると
いう技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、データ格納用記憶回路に記憶位置選択信号を
与えるパターン記憶検索回路の状態を外部へ出力させる
診断回路を設けるというものである。

［作用］ 上記した手段によれば、パターン記憶検索回路の状態を
外部から直接検証できるので、不良部分を簡単かつ適確
に特定することができるようになる、これにより、検査
適性を高めるという目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図は本発明者の一実施例による半導体記憶回路の概
略構成を示す。

同図に示す半導体記憶回路は、たとえばマイクロコンピ
ュータが集積形成された半導体集積回路装置ＩＣ内にキ
ャッシュメモリとして形成されるものであって、まず、
その基本的な構成部分として、パターン記憶検索回路１
．デコーダ２、データ格納用記憶回路３、センスおよび
入出力ドライバ回路４１選択信号検出回路５などを有す
る。

パターン記憶検索回路１はいわゆるＣＡＭマトリックス
と呼ばれるものであって、複数（ｎ個）のアドレスパタ
ーンＡＰＩ〜ＡＰｎを記憶するとともに、外部からバス
６を介して与えられる入力アドレスパターンＡｉと同じ
アドレスパターンを上記複数のアドレスパターンＡＰＩ
〜ＡＰｎ（７）中から検索する。そして、検索されたア
ドレスパターンがあったならば、その検索されたアドレ
スパターンの記憶位置に応じた選択信号１１−１〜１１
−ｎを出力する。

デコーダ２は、上記パターン記憶検索回路１にアドレス
パターンＡＰＩ〜ＡＰｎを書き込むときに動作させられ
るものであって、外部からバス７を介して与えられる書
込用アドレスＡｗをデコードすることにより、上記パタ
ーン記憶検索回路１の記憶位置を指定する選択信号１０
−１〜１０−ｎを生成する。この場合、上記パターン記
憶検索回路１に書き込まれるアドレスパターンは、バス
６を介して外部から与えられる。

データ格納用記憶回路３は、外部に対して入出力される
データＤｉｏを記憶するとともに、その外部入出力デー
タＤｉｏの記憶位置が上記パターン記憶検索回路１から
選択信号１１−１〜１１−ｎによって指定される。指定
された記憶位置に対するデータの書込あるいは続出は、
センスおよび入出力ドライバ４とバス８を介して行なわ
れる。

選択信号検出回路５は上記パターン記憶検索回路１から
の選択信号１１−１〜１１−ｎの総論瑞相を検出するＯ
Ｒゲートによって構成され、パターン記憶検索回路１か
ら上記データ格納用記憶回路３の記憶位置を指定するの
に有効な選択信号が出力されたか否かを検出する。この
検出信号Ｃ’ｏはライン９を介して外部へ出力される。

以上のようにして、特定のアドレスパターンによってア
ドレス指定される連想形式の記憶回路の基本的部分が構
成されている。

さらに、第１図に示した半導体記憶回路では、上述した
構成に加えて、上記パターン記憶検索回路ｌ内の状態を
外部へ出力させる診断回路として、上記パターン記憶検
索回路１から出力される選択信号１１−１〜１１−ｎの
内容を外部へ出力する選択信号出力回路２０が設けられ
ている。この選択信号出力回路２０は、上記選択信号１
１−１〜１１−ｎの個別の状態を１つずつ時間順に切り
換えて出力するセレクタ１２によって構成される。この
セレクタ１２はマルチプレクサとも呼ばれ、書込用アド
レスＡｗによって切換位置の選択が行なわれる。

これにより、パターン記憶検索回路１内の状態が正常で
あるか否かを個々の記憶位置ごとに外部がら直接検証し
て、不良部分を簡単かつ適確に特定することができるよ
うになる。

第３図は本発明の別の実施例を示す。

上述した実施例との相違点について説明すると。

同図に示す記憶回路では、パターン記憶検索回路１の状
態を外部へ出力させる診断回路として、パターン記憶検
索回路１の記憶内容（ＡＰＩ〜ＡＰｎ）を外部へ出力す
る記憶読出回路２１が設けられている。この記憶読出回
路２１はセンス回路１４および出力ドライバ１５によっ
て構成され、書込用アドレスＡｗによって選択された記
憶位置に格納されているアドレスパターンを読み出し、
この読み出されたアドレスパターンをバス１６を介して
外部へ出力する。これにより、パターン記憶検索回路１
内の状態を外部からビット単位で直接検証して、不良部
分をさらに詳細に特定することができる。

第４図は上記パターン記憶検索回路１内の具体的な構成
例を部分的に示す。

同図に示すように、上記パターン記憶検索回路１内には
、多数の記憶セルＭがマトリックス状に配設されている
とともに、この記憶セルＭを行単位で選択するためのワ
ード線ＷＬＩと、選択された打上の記憶セルＭに対する
記憶データの書込あるいは読出を列単位で行なうための
データ線（ビット線）ＤＬＬ、ＤＬ２とが布線されてい
る。さらに、各行にはそれぞれ一致検出線ＷＬ２が布線
されている。この一致検出線ＷＬ２は、ワード線ＷＬＩ
によって選択された打上の記憶セル列が記憶しているア
ドレスパターンが外部からの入力アドレスパターンＡ　
ｉ　　（Ａ　ｏ　ｍ、　Ａ　ｏ　（ｍ−１）　、・＋・
・）と一致しているか否かをワイヤード論理によって検
出する。ワード線ＷＬＩは、書込用アドレスをデコード
して得られる選択信号１０−１．・・・・に接続される
。また、データ線ＤＬＩ、ＤＬ２は、アドレスパターン
Ａｉ　（Ａｏｍ、Ａｏ　（ｍ−１）。

・・・・）が入力されるバス６および選択された打上の
記憶セルＭの記憶データをビット単位で読み取るセンス
回路１４に接続されている。一致検出線ＷＬ２の検出出
力は、データ格納用記憶回路２の選択信号１１−ｎ、・
・・・となる。

以上のようにして、記憶したアドレスパターンをビット
単位で読み出して外部へ出力することのできるパターン
記憶検索回路が構成されている。

第５図は本発明のさらに別の実施例を示す。

同図に示す記憶回路は、第３図に示した記憶読出回路２
１にセレクタ１６を付加したものである。

セレクタ１６は、書込用アドレスＡｗによって選択され
た記憶位置に格納されているアドレスパターンを１ビツ
トずつ時間順に選択して読み出し。

ライン１７から外部へ出力する。これにより、診断のた
めの外部端子数を少なくすることができるようになって
いる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、上記パターン
記憶検索回路１内の記憶回路の一部または全体を読出専
用の記憶回路で構成してもよい。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、パターン記憶検索回路の状態を外部から直接
検証できることにより、不良部分を簡単かつ適確に特定
できるようになる、という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶回路の概略
構成図。 第２図は本発明に先立って検討された半導体記憶回路の
概略構成図。 第３図は本発明の第２の実施例による半導体記憶回路の
概略構成図、 第４図はパターン記憶検索回路内の構成例を部分的に示
す回路図、 第５図は本発明の第３の実施例による半導体記憶回路の
概略“構成図である。 １・・・・パターン記憶検索回路（ＣＡＭマトリックス
）、２・・・・デコーダ、３・・・・データ格納用記憶
回路、４・・・・センスおよび入出力ドライバ回路、１
０−１〜１０−ｎ・・・・パターン記憶検索回路１に対
する記憶位置選択信号、１１−１〜１１−ｎ・・・・デ
ータ格納用記憶回路３に対する記憶位置選択信号、１２
・・・・セレクタ、ＡＰＩ〜ＡＰｎ・・・・記憶アドレ
スパターン、Ａｉｏｏｏ”入力アドレスパターン、２０
・・・・診断回路としての選択信号出力回路、２１・・
・・診断回路としての記憶続出回路、ＩＣ・・・・半導
体集積回路装置。 第１図 第　２　図 第　３　図 Ａｉ：１ｐ’Ｌズ、Ｘクハ拳り−ン 第５図 、４ｉ；アＹルス入り、ＩＶａ９−〉

Claims (3)

【特許請求の範囲】
1. （１）複数のアドレスパターンを記憶するとともに、外
   部から与えられる入力アドレスパターンと同じアドレス
   パターンを上記複数の記憶アドレスパターンの中から検
   索し、検索されたアドレスパターンの記憶位置に応じた
   選択信号を出力するパターン記憶検索回路と、外部入出
   力データを記憶するとともに、その外部入出力データの
   記憶位置が上記パターン記憶検索回路からの選択信号に
   よって指定されるデータ格納用記憶回路と、上記パター
   ン記憶検索回路から上記データ格納用記憶回路の記憶位
   置を指定するのに有効な選択信号が出力されたか否かを
   検出する選択信号検出回路と、上記パターン記憶検索回
   路の状態を外部へ出力させる診断回路とを備えたことを
   特徴とする半導体記憶回路。
2. （２）パターン記憶検索回路の状態を外部へ出力させる
   診断回路として、パターン記憶検索回路からデータ格納
   用記憶装置に与えられる選択信号の内容を外部へ出力す
   る選択信号出力回路を備えた特許請求の範囲第１項記載
   の半導体記憶回路。
3. （３）パターン記憶検索回路の状態を外部へ出力させる
   診断回路として、パターン記憶検索回路の記憶内容を外
   部へ出力する記憶読出回路を備えた特許請求の範囲第１
   項または第２項記載の半導体記憶回路。