KR0167591B1 - 경계주사 테스트 회로를 가진 반도체 장치 - Google Patents

경계주사 테스트 회로를 가진 반도체 장치 Download PDF

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Abstract

경계 주사 테스트 회로(boundary scan test circuit)는 반도체 장치의 외부 핀들에 대응하는 복수개의 레지스터 셀을 구비하며, 이들 레지스터 셀들은 함께 연결되어 테스트 동작 모드 동안 시프트 레지스터를 형성한다. 상기 레지스터 셀들은 병렬 입력 데이타, 직렬 입력 데이타, 및 코드 신호 중 하나를 선택하는 제1셀렉터와, 후속 레지스터 셀에 입력될 직렬 데이타를 출력 하도록 상기 제1셀렉터의 출력을 래칭하는 제1레지스터와, 상기 제1레지스터의 출력을 래칭하는 제2레지스터와, 병렬 데이타 또는 제2레지스터의 출력을 선택하는 제2셀렉터를 포함한다. 상기 코드 신호는 반도체 장치의 ID 코드 레지스터를 제공하지 않고도 레지스터 셀들로부터 출력되며, 결국 레지스터 셀들의 구조를 간단하게 하고 반도체 장치의 칩 면적을 축소시키게 된다.

Description

경계 주사 테스트 회로를 가진 반도체 장치
제1도는 경계 주사 테스트 회로를 가진 종래 반도체 장치를 도시하는 개략적 투시도.
제2도는 종래 경계 주사 테스트 회로의 회로도.
제3도는 제2도에 도시된 경계 주사 테스트 회로에서의 데이터 레지스터들의 구성을 도시한 회로도.
제4도는 제2도에 도시된 경계 주사 테스트 회로에서의 신호들의 타이밍도.
제5도는 본원 발명의 제1실시예에 따른 경계 주사 테스트 회로에서의 경계 주사 레지스터 셀들중 한 셀의 회로도.
제6도는 상기 제1실시예에 따른 경계 주사 테스트 회로에서의 신호들의 타이밍도.
제7도는 본원 발명의 제2실시예에 따른 경계 주사 테스트 회로에서의 경계 주사 레지스터 셀들중 한 셀의 회로도.
제8도는 상기 제2실시예에 따른 경계 주사 테스트 회로에서의 신호들의 타이밍도.
제9도는 하나의 세트 단자를 가진 제7도에 도시된 제1레지스터 예의 회로도.
제10도는 하나의 리세트 단자를 가진 제7도에 도시된 제1레지스터 예의 회로도.
제11도는 제5도에 도시된 바와 같은 제1레지스터 예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1A : 병렬 입력 단자 2A : 직렬 입력 단자
3A : 입력 스위칭 단자 9A : ID 코드 입력 단자
1 : 병렬 입력 데이터 2 : 직렬 입력 데이터
9 : ID 코드 입력 신호 3 : 입력 스위칭 신호
11 : 레지스터 스위칭 신호 4 : 직렬 래치 신호
5 : 병렬 래치 신호 6 : 출력 스위칭 신호
7 : 직렬 출력 신호 8 : 병렬 출력 신호
22 및 21 : 제1 및 제2셀렉터 20 및 20a : 제1 및 제2레지스터
[발명의 분야]
본원 발명은 경계 주사 테스트 회로(boundary scan test circuit)를 가진 반도체 장치 및 특히 반도체 집적 회로의 경계 주사 테스트 회로내의 데이터 레지스터들의 개량에 관한 것이다.
[관련 기술 설명]
표면 실장(a surface mounting), 테이프 자동화 본딩, 멀티칩 모듈 및 복잡한 ASIC 등과 같은 첨단 기술을 사용하여 제조된 반도체 장치들을 테스트함에 있어서, 회로 기판상에 장착되거나 혹은 패키지내에 몰딩 각 IC 칩의 모든 노드가 IC 테스터기를 사용한 종래 테스트로 테스팅될 수 없다는 문제점이 존재한다.
경계 주사 테스트는, 한 회로 기판상에 장착된 반도체 장치가 적절하게 제작 되었는지 여부를 결정하는 방법들중 하나이다. 이 경계 주사 테스트는 각각의 지정된 IC 칩들이 회로 기판상에 적절하게 장착되었는지 여부와, 각 IC 칩의 모든 연결 핀들이 상기 회로 기판의 대응 단자에 적절하게 연결되었는지 여부, 및 각 IC칩의 내부 논리 회로가 소정의 기능을 제공하는지 여부를 검사하는데 사용된다.
제1도는 경계 주사 테스트가 실행되는 반도체 장치의 구조를 도시하는 개략적 투시도이다. 이 도면에 도시된 바와 같이, 당해 반도체 장치에는 입력 핀들(53)과 출력 핀들(53a)로 이루어진 연결 핀들이 제공된다. 입력측상의 경계 주사 레지스터 셀들(31)이 상기 입력 핀들(53)과 내부 논리 회로(38)사이에 배치되는 반면, 출력측상의 경계 주사 레지스터 셀들(31a)은 상기 내부 논리 회로(38)와 출력핀들(53a)사이에 배치된다. 통상적인(정상) 동작 모드에서, 상기 입력측상의 각 레지스터 셀들(31)은 상기 입력 핀들중 관련된 한 핀으로부터 입력 데이터를 있는 그대로의 상태로 상기 내부 논리 회로(38)로 전달하는 반면, 상기 출력측상의 각 레지스터 셀들(31a)은 상기 내부 논리 회로(38)로부터 얻어진 출력 데이터를 현재 상태 그대로 상기 출력 핀(53a)중 관련된 한 핀으로 전송한다.
상기 모든 경계 주사 레지스터 셀들(31 및 31a)은 제1도에 도시된 바와같이 서로 직렬로 연결되어 하나의 단일 시프트 레지스터(60)를 형성한다. 이러한 구조에 의거하여, 테스트 동작 모드에선, 한 세트의 테스트 신호가 테스트 동작 모드들중 한 테스트 동작 모드에 따라 테스트 데이터 입력 단자 TDI를 통하거나 바로 입력 핀(53)에 입력되며, 그후 상기 내부 논리 회로(38)에 공급된다. 또한, 상기 내부 논리 회로(38)로부터의 테스트 데이터는 테스트 데이터 출력 단자 TDO를 통하거나 아니면 바로 출력 핀(53a)으로부터 바로 출력된다. 상기 레지스터 셀들(31 및 31a)외에, 식별(ID)코드 레지스터(32), 바이패스 레지스터(33), 및 명령 레지스터(34)가 제공된다.
상술된 바와같은 경계 주사 테스트 회로를 가진 반도체 장치에선, 상기 경계 주사 테스트 회로용의 다수의 레지스터들을 제공할 필요가 있으며, 그 결과, 비교적 작은 칩 면적을 갖는 것이 요구될지라도, 반도체 장치의 칩 면적은 보다 커지게 된다.
위와같은 사항에 비추어, 본 발명은 비교적 적은 수의 경계 주사 테스트 회로용 레지스터들이 제공되므로서 반도체 장치의 칩 면적이 축소되게 하는 반도체 장치용 경계 주사 테스트 회로를 제공하는 것을 목적으로 한다.
본원 말명에 따라, 하나의 내부 논리 회로와, 다수의 외부 핀들, 및 이들 외부핀 중 관련된 한 핀에 대응하도록 배치되어 상기 내부 논리 회로와 상기 관련된 외부 핀 사이에서 병렬 데이터를 전송하며 서로 전기적으로 연결되어 하나의 외부 신호에 응답하여 직렬 데이터를 전송하도록 시프트 레지스터를 형성하는 복수개의 경계 주사 레지스터 셀을 포함하는 경계 주사 테스트 회로를 구비한 반도체 장치가 제공된다.
본원 발명의 한 실시예에 있어서, 상기 경계 주사 테스트 회로안의 각 경계 주사 레지스터 셀들은 : 병렬 데이터를 입력하는 제1입력과, 직렬 데이터를 입력하는 제2입력, 및 반도체 장치의 ID 코드 비트를 나타내는 코드 신호를 입력하는 제3입력을 가지며, 한 입력 스위칭 신호에 따라 상기 병렬 데이터, 직렬 데이터, 및 코드 신호중 하나를 선택하는 제1셀렉터와; 제1래치 신호에 응답하여 상기 제1셀렉터의 출력 신호를 래치하는 제1레지스터와; 제2래치 신호에 응답하여 상기 제1레지스터로부터의 출력 신호를 래치하는 제2레지스터; 및 출력 스위칭 신호에 따라 상기 병렬 데이터 또는 상기 제2레지스터로부터의 출력 신호를 선택하는 제2셀렉터를 구비하며, 이때, 상기 한 경계 주사 레지스터 셀의 제1레지스터로부터의 출력 신호가 상기 경계 주사 레지스터 셀들이 시프트 레지스터를 형성하도록 연결될 때, 후속 레지스터 셀에 입력될 직렬 데이터를 구성한다. 상기 제1셀렉터의 제3입력은 양호하게도 ID 코드 비트에 따라 제1퍼텐셜 또는 제2퍼텐셜에 유지된다.
본원 발명의 제2실시예에 있어서, 경계 주사 테스트 회로안의 각각의 경계주사 레지스터 셀은 : 입력 스위칭 신호에 따라 병렬 데이터, 및 직렬 데이터중 하나를 선택하는 제1셀렉터와; 제1래치 신호에 응답하여 상기 제1셀렉터로부터의 출력 신호를 래치하며 제2외부 신호에 응답하여 당해 반도체 장치의 ID 코드 비트를 나타내는 코드 신호에 따라 세트 또는 리세트는 제1레지스터와; 제2 래치 신호에 응답하여 상기 제1레지스터로부터의 출력 신호를 래치하는 제2레지스터; 및 출력 스위칭 신호에 따라 상기 병렬 데이터 또는 상기 제2레지스터로부터의 출력 신호를 선택하는 제2셀렉터를 구비하며, 이때 상기 경계 주사 레지스터 셀들이 시프트 레지스터를 형성하도록 연결될 때, 상기 한 경계 주사 레지스터 셀의 제1레지스터로부터의 출력 신호가 후속 레지스터 셀에 입력될 직렬 데이터를 구성한다.
본원 발명에 따른 반도체 장치에 의해, 한 테스트 동작 모드에서, 병렬 데이타, 직렬 데이터 또는 반도체 장치의 식별 코드 비트를 나타내는 코드 신호가, 함께 연결되어 하나의 시프트 레지스터를 형성하는 각각의 경계 주사 레지스터 셀안의 제1셀렉터에 의해 선택되며, 그에따라 테스트 동작 모드에서 시프트 레지스터에 의해 테스트 데이터를 전송할 수 있게 되는 반면, 정상 동작 모드에서 병렬 데이터 입력이 내부 논리 회로 또는 연결 핀들에 공급될 수 있다. 더욱이, 반도체 장치의 ID 코드 비트를 나타내는 코드 신호가 각각의 경계 주사 레지스터 셀들로부터 바로 출력되며, 그에따라 ID 코드가 상기 시프트 레지스터로부터 판독 출력될 수 있다. 따라서, 경계 주사 레지스터 셀안에, 당해 반도체 장치의 코드 신호를 저장하기 위한 식별 코드 레지스터를 포함시킬 필요가 없어진다. 따라서, 경계 주사 테스트 회로를 가진 반도체 장치의 구조를 간단하게 할 수 있으며, 그에따라 반도체 장치의 칩 면적을 축소시키게 된다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 설명하겠다.
본원 발명의 실시예들을 기술하기에 앞서, 본원 발명을 이해하기 위해 종래 경계 주사 테스트 회로에서의 문제점들이 기술된다.
제2도는 종래의 경계 주사 테스트 회로를 도시한다.
상기 경계 주사 테스트 회로는 TAP(Test Access Port) 제어기(30)와, 명령 레지스터(34)와, 데이터 레지스터 셀렉터(35)와, 출력 셀렉터(36), 및 데이터 레지스터(37)를 구비하며, 그에따라 내부 논리 회로(38)를 정상 동작 모드 또는 테스트 동작 모드로 동작시키고 상기 테스트 동작 모드에 필요한 데이터를 얻게 된다.
상기 데이터 레지스터(37)는 각각 해당 반도체 장치의 입력 및 출력 핀들에 대응하는 복수의 경계 주사 레지스터 셀들(31 및 31a)과, 반도체 장치 특유의 고유 정보를 저장하는 식별 코드 레지스터(IDCODE 레지스터)(32)(예를들면, 32-비트 레지스터), 및 데이터를 바이패스하는 바이패스 레지스터(33)로 구성된다. 상기 TAP 제어기(30)는 경계 주사 테스트 회로의 전체 동작을 제어하기 위해 제공된다. 예컨데, 상기 TAP 제어기(30)가 16개의 테스트 모드들중 하나를 나타내는 테스트 모드 선택 신호(43)와 테스트를 실시하는 타이밍을 나타내는 테스트 클럭(CLK)(44)을 수신할 때, 이 TAP 제어기(30)는 이들 신호들에 의거하여, 테스트 데이터(42)로서 입력되는 직렬 데이터를 래칭하는 타이밍을 나타내는 데이터 레지스터 제어 신호(래치 신호)(46)와, 명령 레지스터 제어 신호(47), 및 출력 스위칭 신호(48)를 발생시킨다.
상기 명령 레지스터(34)는 테스트 데이터 입력 신호(42)와 명령 레지스터 제어 신호(47)를 수신하여 모드 스위칭 신호(49)와, 레지스터 스위칭 신호(11), 및 명령 레지스터 출력 신호(50)를 발생시킨다. 상기 명령 레지스터(34)는 실시될 테스트 내용들을 나타내며 동작될 레지스터를 나타내는 기능을 갖는다.
제3도는 제2도에 도시된 데이터 레지스터(37)를 구성하는 경계 주사 레지스터 셀(31 또는 31a)과, 식별 코드 레지스터(32), 및, 바이패스 레지스터(33) 내부의 전형적인 구조를 도시한다. 상기 경계 주사 레지스터 셀(31 또는 31a)은 직렬로 종속 연결된 제1셀렉터(21c)와, 제1레지스터(20c)와, 제2 레지스터(20d), 및 제2셀렉터(21d)를 포함한다. 상기 제1셀렉터(21c)는 제2도의 장치 입력 신호(40) 또는 내부 논리 회로로부터의 출력 신호(52)를 구성하는 병렬 데이터(1)를 수신하기 위한 병렬 입력 단자(1A), 및 직렬 테스트 데이터(2)를 수신하기 위한 직렬 입력 단자(2A)를 갖는다. 입력 스위칭 신호(3)가 또한 상기 병렬 데이터 및 직렬 데이터를 스위칭하기 위한 제어 신호로서 단자(3A)를 통해 제1셀렉터(21c)에 입력된다.
상기 제1셀렉터(21c)의 출력이 제1레지스터(20c)에 입력 데이터로서 공급되는 반면, 상기 TAP 제어기(30)의 데이터 레지스터 제어 신호(46)인 직렬 래치 신호(4)가 래치 신호로서 제1레지스터(20c)에 입력되어, 직렬 테스트 데이터(7a)를 출력한다. 상기 제1레지스터(20c)로 부터의 출력(7a)은 직렬 테스트 데이타를 전송하기 위한 시프트 레지스터(60)를 구성하는 후속 레지스터 셀(31 또는 31a)의 입력 단자(2A)에 공급된다. 시프트 레지스터(60)의 최종 레지스터 셀(31a)의 경우, 제1레지스터(21c)로부터의 출력(7a)이, 제3도에 도시된 바와같이, 데이터 레지스터 셀렉터(35)에 공급된다.
상기 제1레지스터(20c)의 출력(7a)이 또한 제2레지스터(20d)에 입력 데이터로서 입력되는 반면, TAP 제어기(30)로부터의 출력 신호(46)인 병렬 래치 신호(5)가 제2레지스터(20d)에 래치 신호로서 입력되며 그에따라 병렬 데이터가 제2레지스터(20d)로부터 출력된다. 상기 제2셀렉터(21d)는 상기 병렬 입력 단자(1A)로부터 병렬 데이터(1) 및 제2레지스터(20d)로부터 출력 신호를 수신하며, 입력 신호들의 스위칭을 제어하기 위해, 상기 TAP 제어기(36)로부터의 출력 신호(46)인 출력 스위칭 신호(6)를 수신한다. 결과적으로 제2도에서 신호(8a) 또는 신호(41)에 해당하는 병렬 출력 신호(8)가 제2셀렉터(21d)에서 얻어진다.
식별 코드 레지스터(32)는 각각 제3셀렉터(21e)와 제3레지스터(20e)를 포함하는 32개의 셀로 구성된다. 테스트 데이터 입력 신호(42) 또는 ID 코드 레지스터로부터의 선행 스테이지의 ID 코드 신호를 구성하는 직렬 입력 신호(2a)가 제3 셀렉터(21e)에 공급되며, 이 제3셀렉터(21e)에는 또한 식별 코드 신호(9)가 입력된다. 상기 TAP제어기(30)로부터의 출력 신호(46)인 스위칭 신호(3)가 또한 상기 입력 신호들(2a 및 9)을 스위칭시키기 위해 제3셀렉터(21e)에 입력된다. 상기 제3 셀렉터(21e)로부터의 출력이 제3레지스터(20e)에 입력 데이터로서 공급되는 반면, TAP 제어기(30)로부터의 출력 신호(46)인 직렬 래치 신호(4)가 상기 제3레지스터(20e)에 래치 신호로서 입력되며, 그 결과 식별 코드 신호(10)가 상기 레지스터(20e)로부터 출력된다.
상기 경계 주사 레지스터 셀(31 또는 31a)의 레지스터(20c)의 출력 신호인 직렬 출력 신호(7a), 및 식별 코드 레지스터(32)의 레지스터(20e)의 출력 신호인 식별코드 출력 신호(10)가 데이터 레지스터 셀렉터(35)에 공급된다. 또한, 레지스터 스위칭 신호(11)가 상기 입력 데이터(7a 및 10)를 선택하는 상기 데이터 레지스터 셀렉터(35)에 입력된다.
직렬 데이터로 구성된 테스트 데이터 입력 신호(42)가 직렬 래치 신호(4)와 함께 바이패스 레지스터(32)에 입력되며, 상기 바이패스 레지스터(33)로부터의 출력 신호(51)가 상기 데이터 레지스타 셀렉터(35)에 입력된다.
상기 데이터 레지스타 셀렉터(35)는 직렬 데이터 출력(7a)과, 상기 식별 코드 레지스터(32)로부터의 출력 신호(10), 및 상기 바이패스 레지스터(33)로부터의 출력 신호(51)중 하나를 상기 레지스터 스위칭 신호(11)에 의거하여 선택하며, 이 선택된 신호를 상기 데이타 레지스타 출력 신호(13)로서 출력한다. 제2도에 도시된 출력 셀렉터(36)는 데이타 레지스터 출력 신호(19) 또는 명령 레지스터 출력 신호(50)를 상기 TAP제어기(30)로부터 공급된 출력 제어 신호(48)에 의거하여 선택하고, 이 선택된 신호를 테스트 데이타 출력 신호(45)로서 출력한다.
제4도는 상술된 바와같은 종래의 경계 주사 테스트 회로에 공급되고 그곳에서 발생된 신호들의 타이밍도이다. 제3도의 경계 주사 테스트 회로의 동작이 제4도를 참조하여 보다 상세히 기술될 것이다. 셀렉터(21c)는 입력 스위칭 신호(3)에 의해 제어되며, 이 입력 스위칭 신호(3)가 로우 레벨일 때는 병렬 데이타(1)를 선택하고 하이 레벨일 때는 직렬 데이타(2)를 선택하게 되며, 그에따라 선택된 데이타를 출력한다. 레지스터(20c)는 직렬 래치 신호(4)의 상승 에지에서 셀렉터(21c)의 출력을 래치하며, 레지스터(20c)의 출력(7a)이 레지스터(20d)와 데이타 레지스터 셀렉터(35)에 공급된다. 레지스터(20d)는 병렬 래치 회로(5)의 상승 에지에서 레지스터(20c)의 출력을 래치한다. 상기 입력 스위칭 신호(3)는 TAP 제어기(30) 모드에 따라 로우 레벨로 구동되며, 그 결과 입력들의 선택이 직렬 입력 데이타로부터 병렬 입력 데이타로 스위칭된다.
반도체 장치의 동작 모드에 의해 결정된 출력 스위칭 신호(6)가 하이 레벨에 있을 때는, 셀렉터(21d)는 레지스터(20d)로부터의 출력 신호를 선택하며, 상기 출력 스위칭 신호(6)가 로우 레벨에 있을 때는 병렬 입력 데이타(1)로부터 신호를 선택한다. ID 코드 레지스터(32)의 셀렉터(21e)는 입력 스위칭 신호(3)가 로우 레벨에 있을 때는 ID 코드 입력 신호(9)를 선택하고, 상기 입력 스위칭 신호(3)가 하이레벨에 있을 때는 선행 스테이지의 ID 코드 출력 신호인 직렬 입력 데이타(2a) 또는 테스트 데이타 입력 신호(42)를 선택한다. 레지스터(20e)는 상기 직렬 래치 신호(4)의 상승 에지에서 선택된 신호를 래치하며, ID 코드 출력 신호(10)와 동일한 신호를 출력한다.
상기 데이터 레지스터 셀렉터(35)는 명령 레지스터(34)의 출력인 레지스터 스위칭 신호(11)가 로우 레벨에 있을 때는 ID 코드 신호(10)를 선택하고, 상기 신호(11)가 하이 레벨에 있을 때는 직렬 출력 신호(7a)를 선택한다. 상기 선택된 신호는 데이타 레지스터 출력 신호(13)로서 출력된다.
상술된 바와같이, 종래의 경계 주사 테스트 회로에 있어서, 경계 주사 레지스터 셀들(31 및 31a)은 테스트 동작 모드에서 시프트 레지스터(60)로 동작되어 직렬 테스트 데이타를 전송하게 된다. 이 직렬 데이타는 즉시 공급될 병렬 데이터로서 내부 논리 회로(38)에 공급된다. 또한, 상기 내부 논리 회로(38)로부터 얻어진 병렬 데이타는 직렬 데이타로서 전송되며 테스트 데이타 출력으로서 외부에 출력된다. 더욱이, 정상 동작 모드에서, 각각의 경계 주사 레지스터 셀(31 또는 31a)은 간단히 외부 연결 핀들(51 또는 51a)과 내부 논리 회로(38)사이에서 신호를 전송한다.
상기 ID 코드 레지스터 및 경계 주사 레지스터 셀이 데이터레지스터내에 병렬로 제공되며, 소정의 제어 신호가, 테스트 모드가 내부 논리 회로용 기능 테스트 모드인지 아니면 각 장치의 ID 코드를 판독 출력하기 위한 설치(mounting) 테스트 모드인지 여부에 따라 입력된다. 보다 상세하게 말해, ID 코드 레지스터(32)의 출력 또는 레지스터 셀(31 또는 31a)로부터의 출력이 입력 제어 신호(11)에 의해 제어되는 데이터 레지스터 셀렉터(35)에 의해 선택되도록 테스트 회로가 설계된다. 따라서, ID 코드 레지스터(32)의 셀 수와 경계 주사 레지스터 셀(31 및 31a)수의 합에 일치하는 수의 레지스터들을 제공하는 것이 필요해진다. 그러므로, 종래의 경계 주사 테스트 회로는, 많은 수의 레지스터가 이 경계 주사 테스트 회로에 제공되며, 그 결과 경계 주사 테스트 회로에 필요한 칩 면적이 커진다는 결점을 갖는다.
다음으로, 도면들을 참조하여 본원 발명의 실시예들이 기술된다. 본원 발명에 따른 경계 주사 테스트 회로는 데이터 레지스터(37)의 구조를 제외하고는 제2도에 도시된 테스트 회로와 비슷한 구조를 갖는다. 따라서, 제2도의 테스트 회로와 비슷한 구조를 가진 회로부의 설명은 더 이상 하지 않겠다.
이후에 참조되는 도면들에 있어서, 비슷한 소자들 또는 비슷한 신호들은 제2도 내지 제4도에서 사용된 것과 같은 비슷한 참조 번호들 및 심볼들로 표시된다.
제5도는 본원 발명의 제1실시예에 따른 경계 주사 테스트 회로 안의 레지스터 셀들중 한 셀의 구조를 도시하는 반면, 제6도는 상기 제1실시예에서의 신호들의 타이밍도를 도시한다. 제5도에 도시된 바와같이, 경계 주사 테스트 회로의 경계 주사 레지스터 셀은 종속 연결된 제1셀렉터(22), 제1 레지스터(20), 제2레지스터(20a), 및 제2셀렉터(21)로 구성된다.
상기 제1셀렉터(22)는 정상 동작 모드 및 테스트 동작 모드 동안 병렬 입력 데이타(2)를 수신하는 병렬 입력 단자(1A)와, 테스트 동작 모드 동안 직렬 입력 데이타(2)를 수신하는 직렬 입력단자(2A), 및 해당 반도체 장치의 ID 코드 비트들중 하나를 나타내는 ID 코드 신호(9)를 수신하는 ID 코드 입력 단자(9A)를 갖는다. 상기 ID 코드 입력 단자(9A)는 대응하는 ID 코드 비트에 따라 로우 레벨 또는 하이레벨에 유지된다. 또한, 입력 스위칭 신호(3) 및 레지스터 스위칭 신호(11)가 셀렉터(22)에 입력되며, 두 신호(3 및 11) 모두 선택된 동작 모드에 따라 상기 입력 신호들(1, 2 및 9)을 스위칭시키는 제어 신호들을 형성한다.
상기 제1 셀렉터(22)로부터의 출력 신호가 상기 제1레지스터(20)의 데이타 입력에 공급되는 반면, 직렬 래치 신호(4)가 래치 신호로서 상기 제1레지스터(20)의 제어 입력에 공급된다. 상기 제1레지스터(20)로부터의 출력 신호와 병렬 래치 신호(5)가 각각 제2레지스터(2a)의 데이타 입력 및 제어 입력에 공급된다. 상기 병렬 입력 데이타(1)와 상기 제2레지스터(20a)의 출력 신호가 제2셀렉터(21)에 공급된다. 한 출력 스위칭 신호(6)가 또한 상기 입력 신호들을 스위칭하도록 제2셀렉터(21)에 입력된다. 상기 제1레지스터(20)로부터의 출력이 직렬 출력 신호(7)로서 취해지는 반면, 제2셀렉터(21)로부터의 출력은 병렬 출력 신호(8)로서 취해진다.
상기 제1레지스터(20)로부터의 출력 신호는 시프트 레지스터로서 연결될 때 도시된 경계 주사 레지스터 셀에 대한 후속 스테이지인 연속되는 경계 주사 레지스터 셀(31 또는 31a)의 직렬 입력 단자(2)에 공급된다. 시프트 레지스터로서 연결될 때 최종 스테이지인 최종 경계 주사 레지스터 셀(31a)안의 제1레지스터(20)의 출력 신호(7)는 제3도에 도시된 바와같은 출력 셀렉터(35)의 입력 신호(7a)로서 공급되며, 상기 출력 셀렉터(35)(데이타 레지스터 셀렉터)로부터의 출력 신호(13)는 상기 최종 스테이지의 제1레지스터 출력과 예컨대 바이패스 레지스터(33)로부터의 출력 사이에서의 스위칭에 의해 선택된다. 상술되 바와같은 구조를 사용하므로서, 제2도의 ID 코드 레지스터(32)가 제1실시예에서 생략될 수 있다.
제5도에 도시된 경계 주사 테스트 회로의 동작은 제6도의 타이밍도를 참조하여 계속해서 설명된다. 상기 제1셀렉터(22)는 입력 스위칭 신호(3) 및 레지스터 스위칭 신호(11)에 의해 제어된다. 상기 입력 스위칭 신호(3)가 로우 레벨에 존재하고, 레지스터 스위칭 신호(11)가 하이 레벨에 존재할 때, 병렬 입력 단자(1A)의 병렬 입력 데이타(1)가 상기 제1셀렉터(22)에서 선택된다. 외부 신호에 응답하여 상기 입력 스위칭 신호(3) 및 레지스터 스위칭 신호(11)가 모두 로우 레벨에 있을 때, ID 코드 입력 단자(9A)로부터의 데이타가 상기 제1셀렉터(22)에서 선택된다. 더욱이, 상기 입력 스위칭 신호(3)가 하이 레벨에 있을 때, 직렬 입력 단자(2A)로부터의 직렬 데이타(2)가 제1셀렉터(22)에서 선택된다.
상기 제1레지스터(20)는 직렬 래치 신호(4)의 상승 에지에서 상기 제1렉터(22)로부터의 출력 신호를 래치한다. 상기 제2레지스터(20a)는 병렬 래치 신호(5)의 상승 에지에서 상기 1 레지스터(20)로부터의 출력 신호를 래치한다. 상기 제2셀렉터(21)는 출력 스위칭 신호(6)가 로우 레벨에 있을 때 병렬 입력 데이타(1)를 선택하고, 상기 출력 스위칭 신호(6)가 하이 레벨에 있을 때는 제2레지스터(20a)로부터의 출력 신호를 선택한다.
각 레지스터 셀의 ID 코드 입력 단자(9)에 대해, 해당 반도체 장치 고유의 ID 코드에 따라 앞서 임의의 한 코드가 할당된다. 예컨데, 상기 ID 코드 입력 단자(9)는 각 레지스터 셀에 대해 결정된 대응 비트에 따라 접지 또는 전원 라인에 연결된다.
상술된 바와같은 구성으로, 해당 반도체 장치 고유의 ID 코드가 ID 코드 레지스터를 제공하지 않고도 발생된다. 따라서, 당해 반도체 장치 고유위 ID 코드 데이타가, 테스트 동작 모드에서 선택된 테스트 모드들중 한 특정 모드에 따라 요구될 때, 상기 경계 주사 테스트 회로로부터 출력될 수 있다. ID 코드 레지스터의 제거는 당해 반도체 장치의 경계 주사 테스트 회로의 구조를 간단하게 해주며, 그결과 반도체 장치의 칩 면적을 보다 적게 축소시키게 된다.
제7도는 본원 발명의 제2실시예에 따른 경계 주사 테스트 회로의 레지스터 셀들(31 및 31a)중 한 셀의 회로도인 반면, 제8도는 상기 제2실시예에서의 신호들의 타이밍도이다. 이 실시예에 따른 경계 주사 테스트 회로의 레지스터 셀에는, 제1셀렉터(21a)와, 제2셀렉터(20b)와, 세트/리세트 단자를 가진 제1레지스터(25), 및 제2레지스터(20b)가 제공된다. 레지스터 셀들(31 및 31a)모두를 포함하는 시프트 레지스터를 위한 제어부(24)가 제공된다. 병렬 입력 데이타(1) 및 직렬 입력 데이타(2)가 각각 제1셀렉터(21a)의 입력(1A 및 2A)에 공급된다. 또한, 입력 스위칭 신호(3)가 단자(3A)를 통해 제1셀렉터(21a)에 공급되어, 이 셀렉터(21a)의 스위칭 기능을 실행시킨다. 상기 입력 스위칭 신호(3), 직렬 래치 신호(4), 및 레지스터 스위칭 신호(11)가 상기 각각의 레지스터 셀(31 또는 31a)을 제어하는 제어부(24)에 입력된다.
상기 제1셀렉터(21a)로부터의 출력 신호는 제1레지스터(25)의 데이터 입력에 공급되는 반면, 직렬 래치 신호(4)는 제1레지스터(25)의 래치 단자에 입력된다. 제9도 및 제10도는 각각 세트 단자 및 리세트 단자를 가진 제1레지스터들의 예들을 도시한다. 제9도에서, 제1레지스터(25A)는 네개의 전달 게이트(71 내지 74)와, 두개의 인버터(75 및 76), 및 두개의 NAND 게이트(77 및 78)로 구성된다. 입력 데이터 DIN가 상기 제1레지스터(25A)에 공급될 때, 이 데이타 DIN는 클럭 신호(CLK 및)에 응답하여 래치되며, 데이터 DOUT로써 출력된다. 상기 제1레지스터(25A)는 또한 상기 출력 신호 DOUT로서 로우 레벨 신호를 출력하기 위해 신호SET B를 세트시키므로써 세트된다. 마찬가지로, 제10도의 제1레지스터(25B)는 클럭 신호(CLK 및)에 응답하여 입력 데이터 DIN를 래치하고, 출력 신호 DOUT로서 하이 레벨 신호를 출력하도록 리셋트 신호 RESETB 에 의해 리세트된다. 세트/리세트 단자들을 가진 제1레지스터에 비교할 때, 제11도에는 세트/리세트 단자가 없는 제1레지스터(20)가 도시되며, 이는 제5도의 것과 동일하다.
제어부(24)의 출력인 ID 코드 설정 신호(12)가 제1레지스터(25)의 세트/리세트 입력(R)에 입력된다. 상기 제1레지스터(25)로부터의 출력 신호 및 병렬 래치 신호(5)가 제2레지스터(20b)에 입력된다. 병렬 입력 데이타(1) 및 상기 제2레지스터(20b)의 출력이 제2셀렉터(21b)의 입력에 공급된다. 한 출력 스위칭 신호(6)가 제2셀렉터(21b)에 공급되어 이 셀렉터의 입력 신호들을 스위칭시킨다. 직렬 출력 신호(7)가 제1레지스터(25)로부터 취해지는 반면, 병렬 출력 신호(8)가 제2셀렉터(21b)로부터 취해진다.
제7도에 도시된 경계 주사 테스트 회로의 동작은 제8도의 타이밍도를 참조해서 보다 상세히 기술된다. 입력 스위칭 신호(3)에 의해 제어되는 제1셀렉터(21a)는 입력 스위칭 신호(3)가 로우 레벨에 있을 때는 병렬 입력 데이타(1)를 선택하고, 상기 입력 스위칭 신호(3)가 하이 레벨에 있을 때는 직렬 입력 데이타(2)를 선택한다. 제어부(24)는 입력 스위칭 신호(3) 및 레지스터 스위칭 신호(11)가 모두 로우 레벨에 존재하고, 직렬 래치 신호(4)가 하이 레벨에 존재할 때, ID 코드 설정 신호(12)를 로우 레벨로 세트시킨다.
제1레지스터(25)는 직렬 래치 신호(4)의 상승 에지에서 제1셀렉터(21a)의 출력을 래치한다. 외부 신호에 의해 결정된 제2도의 명령 레지스터(34)의 출력과 TAP 제어기(30)의 선택된 테스트 모드로 인해 ID 코드 설정 신호(12)가 로우 레벨로 세트될 때, 상기 제1레지스터(25)는 직렬 래치 신호(4)와 비동기적으로 세트 또는 리세트되며, 그결과 상기 제1레지스터(25)의 출력이 소정의 ID 코드 비트에 따라 로우 레벨 또는 하이 레벨로 세트된다. 상기 제2레지스터(20b)는 병렬 래치 신호(5)의 상승 에지에서 제1레지스터(25)로부터의 출력을 래치한다. 상기 제2셀렉터(21b)는 출력 스위칭 신호(6)가 로우 레벨에 있을 때는 병렬 입력신호(1)를 선택하고, 상기 출력 스위칭 신호(6)가 하이 레벨에 있을 때는 제2레지스터(20b)로부터의 출력 신호를 선택한다.
본원 발명의 제2실시예에 있어서, 입력 스위칭 신호(3)에 따라 병렬 데이타 또는 직렬 데이터를 출력하는 제1셀렉터(21a)와 상기 입력 스위칭 신호 및 레지스터 스위칭 신호에 의거하여 ID 코드 설정 신호를 출력하는 제어부(24)가 제공된다. ID 코드 설정 신호를 제어하므로서, 상기 제1레지스터(25)는 제1셀렉터(21a)로부터의 출력 신호를 수신할 수 있다. 상기 제1레지스터(25)가 ID 코드 비트를 나타내는 코드 신호에 따라 세트되기 때문에, 이 ID 코드 비트를 위한 레지스터를 제공할 필요가 없게 되며, 그에따라 경계 주사 테스트 회로를 가진 반도체 장치가 점유하는 면적을 축소하게 된다.
한 경계 주사 테스트 회로가 예컨데 m 비트의 ID 코드 레지스터, 및 n 비트의 경계 주사 레지스터를 갖는다고 가정했을 경우, 종래의 경계 주사 테스트 회로로부터 레지스터를 X 만큼 감소시킬 수 있게 된다.(이때, 값 X 는 m 과 n 비트중 작은 것을 나타냄). 예컨데, m n 의 경우, 점유 면적은 거의 n 개의 레지스터에 상당하는 면적만큼 감소될 수 있다.
본원 발명은 양호한 실시예를 참조하여 기술되었을지라도, 본원 발명은 위와같은 실시예에 국한되지 않으며, 본 발명의 범위내에서 상기 실시예들에 의거하여 여러 변경 및 수정이 쉽게 이루어질 수 있다.

Claims (3)

  1. 하나의 내부 논리 회로와, 다수의 외부 핀, 및 각각 관련된 외부 핀에 대응적으로 배치되어 상기 내부 논리 회로와 상기 외부 핀들중 관련된 한 핀 사이에서 병렬 데이타를 전송하고, 직렬 데이타를 전송하기 위한 하나의 시프트 레지스터를 형성하도록 서로 전기적으로 연결되어 한 외부 신호에 응답하는 복수개의 경계 주사 레지스터 셀들을 포함하는 경계 주사 테스트 회로를 구비하는 반도체 장치에 있어서, 상기 각각의 경계 주사 레지스터 셀들이, 상기 병렬 데이타를 입력하는 제1입력과, 상기 직렬 데이타를 입력하는 제2입력, 및 당해 반도체 장치의 ID 코드 비트를 나타내는 하나의 코드 신호를 입력하는 제3입력을 가지며, 하나의 입력 스위칭 신호에 따라 상기 병렬 데이타, 직렬 데이타, 및 코드 신호중 하나를 선택하는 제1셀렉터와; 하나의 제1래치 신호에 응답하여 상기 제1셀렉터로부터의 출력 신호를 래치하는 제1레지스터와; 하나의 제2래치 신호에 응답하여 상기 제1레지스터로부터의 출력 신호를 래치하는 제2레지스터; 및 하나의 출력 스위칭 신호에 따라 상기 병렬 데이터 또는 상기 제2레지스터로부터의 출력 신호를 선택하는 제2셀렉터를 구비하며, 상기 한 경계 주사 레지스터 셀의 상기 제1레지스터로부터의 출력 신호가, 상기 경계 주사 레지스터 셀들이 상기 시프트 레지스터를 형성하도록 연결될 때, 후속 레지스터 셀에 입력될 상기 직렬 데이타를 구성하는 반도체 장치.
  2. 제1항에 있어서, 상기 제3입력이 상기 ID 코드 비트에 따라 제1퍼텐셜 또는 제2퍼텐셜에 세트되는 반도체 장치.
  3. 하나의 내부 논리 회로와, 다수의 외부 핀들, 및 각각 관련된 한 외부 핀에 대응적으로 배치되어 상기 내부 논리 회로와 상기 관련된 하나의 외부 핀 사이에서 병렬 데이타를 전송하고, 직렬 데이타를 전송하기 위한 시프트 레지스터를 형성하도록 서로 전기적으로 연결되어 제1외부 신호에 응답하는 복수개의 경계 주사 레지스터 셀을 보유한 경계 주사 테스트 회로를 구비하는 반도체 장치에 있어서, 상기 각 경계 주사 레지스터 셀이, 하나의 입력 스위칭 신호에 따라 상기 병렬 데이타, 및 직렬 데이타중 하나를 선택하는 제1셀렉터와; 제1래치 신호에 응답하여 상기 제1셀렉터로부터의 출력 신호를 래치하며, 하나의 제2외부 신호에 응답하여 상기 반도체 장치의 ID 코드 비트를 나타내는 코드 신호에 따라 세트 또는 리세트되는 제1레지스터와; 하나의 제2래치 신호에 응답하여 상기 제1레지스터로부터의 출력 신호를 래치하는 제2레지스터; 및 하나의 출력 스위칭 신호에 따라 상기 병렬 데이터 또는 상기 제2레지스터로부터의 출력 신호를 선택하는 제2셀렉터를 구비하며, 상기 한 경계 주사 레지스터 셀의 제1레지스터로부터의 출력 신호가, 상기 경계 주사 레지스터 셀들이 상기 시프트 레지스터를 형성하도록 연결될 때, 후속 레지스터 셀에 입력될 상기 직렬 데이타를 구성하는 반도체 장치.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5260950A (en) * 1991-09-17 1993-11-09 Ncr Corporation Boundary-scan input circuit for a reset pin
GB2290877B (en) * 1994-07-01 1997-08-20 Advanced Risc Mach Ltd Integrated circuit test controller
GB9417602D0 (en) * 1994-09-01 1994-10-19 Inmos Ltd A controller for implementing scan testing
JP2768910B2 (ja) * 1995-02-27 1998-06-25 日本モトローラ株式会社 半導体集積装置におけるスキャンテスト回路
JP3357534B2 (ja) * 1995-10-06 2002-12-16 富士通株式会社 テスト機構を有する処理システム
US5907562A (en) * 1996-07-31 1999-05-25 Nokia Mobile Phones Limited Testable integrated circuit with reduced power dissipation
JP3691170B2 (ja) * 1996-08-30 2005-08-31 株式会社ルネサステクノロジ テスト回路
JP3287539B2 (ja) * 1996-11-13 2002-06-04 富士通株式会社 テスト機構を有する処理システム
US5927512A (en) 1997-01-17 1999-07-27 Micron Technology, Inc. Method for sorting integrated circuit devices
US6100486A (en) 1998-08-13 2000-08-08 Micron Technology, Inc. Method for sorting integrated circuit devices
US5844803A (en) 1997-02-17 1998-12-01 Micron Technology, Inc. Method of sorting a group of integrated circuit devices for those devices requiring special testing
US5915231A (en) * 1997-02-26 1999-06-22 Micron Technology, Inc. Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture
US5856923A (en) 1997-03-24 1999-01-05 Micron Technology, Inc. Method for continuous, non lot-based integrated circuit manufacturing
US7120513B1 (en) 1997-06-06 2006-10-10 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs
US5907492A (en) 1997-06-06 1999-05-25 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs
JP3917734B2 (ja) 1997-11-07 2007-05-23 富士通株式会社 半導体記憶装置
US6049624A (en) 1998-02-20 2000-04-11 Micron Technology, Inc. Non-lot based method for assembling integrated circuit devices
US5968196A (en) * 1998-04-21 1999-10-19 Atmel Corporation Configuration control in a programmable logic device using non-volatile elements
US6573703B1 (en) * 1999-04-05 2003-06-03 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2001084787A (ja) * 1999-09-09 2001-03-30 Oki Electric Ind Co Ltd 不揮発性記憶装置の書き換え回路，不揮発性記憶装置の書き換え方法およびスキャンレジスタ
JP3893238B2 (ja) * 2000-07-14 2007-03-14 富士通株式会社 半導体記憶装置の不良解析装置
US6616256B1 (en) 2002-03-26 2003-09-09 Lexmark International, Inc. Serial integrated scan-based testing of ink jet print head
US7159159B2 (en) * 2002-05-01 2007-01-02 Logicvision, Inc. Circuit and method for adding parametric test capability to digital boundary scan
US7962766B2 (en) * 2005-07-14 2011-06-14 Atmel Corporation Method and system for encryption-based design obfuscation for an integrated circuit
US9810739B2 (en) * 2015-10-27 2017-11-07 Andes Technology Corporation Electronic system, system diagnostic circuit and operation method thereof
CN113721131A (zh) * 2021-09-02 2021-11-30 展讯通信（上海）有限公司 输入测试电路及芯片
CN116844624A (zh) * 2022-03-25 2023-10-03 长鑫存储技术有限公司 一种控制方法、半导体存储器和电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62133371A (ja) * 1985-12-05 1987-06-16 Nec Corp 半導体装置
JPH01286414A (ja) * 1988-05-13 1989-11-17 Nec Corp 半導体装置
DE68921269T2 (de) * 1988-09-07 1995-06-22 Texas Instruments Inc Integrierte Prüfschaltung.
JPH02281675A (ja) * 1989-04-21 1990-11-19 Matsushita Electric Ind Co Ltd ガスレーザ発振装置
JPH0770573B2 (ja) * 1989-07-11 1995-07-31 富士通株式会社 半導体集積回路装置
JPH0493674A (ja) * 1990-08-03 1992-03-26 Nec Corp 集積回路
EP0487941A3 (en) * 1990-11-30 1992-08-05 Siemens Aktiengesellschaft Testable integrated circuit and associated circuitry
US5260947A (en) * 1990-12-04 1993-11-09 Hewlett-Packard Company Boundary-scan test method and apparatus for diagnosing faults in a device under test
JP2535670B2 (ja) * 1991-01-28 1996-09-18 株式会社東芝 双方向入出力端子用バウンダリスキャンセル
US5260948A (en) * 1991-03-13 1993-11-09 Ncr Corporation Bidirectional boundary-scan circuit
US5260950A (en) * 1991-09-17 1993-11-09 Ncr Corporation Boundary-scan input circuit for a reset pin
TW253097B (ko) * 1992-03-02 1995-08-01 At & T Corp

Also Published As

Publication number Publication date
US5477493A (en) 1995-12-19
EP0646803A1 (en) 1995-04-05
JPH07104035A (ja) 1995-04-21
KR950012663A (ko) 1995-05-16
JP2727930B2 (ja) 1998-03-18

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