JP2001084787A

JP2001084787A - 不揮発性記憶装置の書き換え回路，不揮発性記憶装置の書き換え方法およびスキャンレジスタ

Info

Publication number: JP2001084787A
Application number: JP25575099A
Authority: JP
Inventors: Shozo Tomita; 省三冨田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-09-09
Filing date: 1999-09-09
Publication date: 2001-03-30
Also published as: US6442092B1; US20020044484A1; US6324096B1

Abstract

(57)【要約】（修正有）【課題】オンボード書き換えが可能，かつ外部装置の
使い分けが不要，さらにアクセス速度が速いこと。【解決手段】書き換え回路１００は，レジスタブロッ
ク１０２とＴＡＰ回路１０４とデコーダ回路１０６とを
備えている。レジスタブロック１０２は，スキャン用と
してＳＥＣＡＤＲレジスタ，ＤＲレジスタ，ＦＣＲレジ
スタと，ＳＣＢＮレジスタと，Ｃａｐｔｕｒｅデータに
フラッシュメモリに関する所定のパラメータのコードが
含まれているＰＲＦレジスタとを備えている。ＴＡＰ回
路１０４は，スキャン用としてＩＲレジスタとＢＰレジ
スタとＳＣＮレジスタとＴＡＰコントローラとを備えて
いる。デコーダ回路１０６は，ＳＣＮレジスタのＵｐｄ
ａｔｅデータをデコード出力信号Ｓ７として出力しレジ
スタブロック１０２を選択する。かかる書き換え回路１
００において，各スキャンレジスタの入力端子は，ＴＤ
Ｉ端子に共通に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，不揮発性記憶装置
の書き換え回路，不揮発性記憶装置の書き換え方法およ
びスキャンレジスタに関する。

【０００２】

【従来の技術】近年においては，マイクロコントローラ
を様々なペリフェラル機能と共に混載し，いわゆるシス
テムＬＳＩを構成することが当たり前になってきてい
る。かかる状況において，ＥＥＰＲＯＭやＦｌａｓｈＲ
ＯＭ等の電気的に記憶データの消去および書き換えが可
能な不揮発性記憶装置（ｎｏｎｖｏｌａｔｉｌｅｍｅ
ｍｏｒｙ）は，現在のシステムＬＳＩの基本的な技術要
素となっている。以下，この種の不揮発性記憶装置の代
表として，フラッシュメモリを例に挙げて説明する。

【０００３】フラッシュメモリは，電源を切っても記憶
データが消失せず，電源を再投入すれば以前の記憶デー
タを保持しつつそのまま動作し，かつ電気的に記憶デー
タを消去およびプログラミングすることができる。かか
るフラッシュメモリは，一般に，マイクロコントローラ
のプログラムコードの記憶デバイスないし，マイクロコ
ントローラが一時的に読み出しかつ書き込むパラメータ
の記憶デバイスとして，マイクロコントローラチップに
混載される。

【０００４】一般に，システムＬＳＩには，短い製品Ｔ
ＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ−Ｔｉｍｅ）が要求され
る。また，通常，フラッシュメモリの記憶データ（プロ
グラムコードおよびデータ。以下，「プログラムデー
タ」という。）は，大規模なものとなる。したがって，
システムＬＳＩには，ソフトウェアの設計段階ないし製
品が市場に出ている間に生じる設計仕様の変化等に対応
するために，オンボード書き換え機能が必須となってき
ている。ここで，オンボード書き換え機能とは，ユーザ
システムのプリント基板上にシステムＬＳＩを搭載した
ままフラッシュメモリのプログラムデータの書き換えを
実施することができる機能をいう。

【０００５】従来は，使用端子の節約のために，プログ
ラム書き換えに用いるシステムＬＳＩと外部とのインタ
フェースには，もっぱらシリアルデータ転送方式が用い
られており，各ＬＳＩ製造メーカにより相互に異なる様
々なインタフェース回路および転送プロトコルが用いら
れている。

【０００６】一方，プリント基板上に様々なＬＳＩを搭
載した状態の製品，即ちオンボード状態での製品の基板
検査試験には，従来ＪＴＡＧ技術が用いられている。こ
れは，ユーザシステムを構成するＬＳＩに，ＬＳＩ内部
の本来の機能とは別に，各端子信号毎の入出力信号の論
理レベルを設定および検知できる，“ＩＥＥＥｓｔ
ｄ．１１４９．１”の「ＩＥＥＥＳｔａｎｄａｒｄ
ＴｅｓｔＡｃｃｅｓｓＰｏｒｔａｎｄＢｏｕｎｄ
ａｒｙ−ＳｃａｎＡｒｃｈｉｔｅｃｔｕｒｅ」および
「ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ
ＪＴＡＧＶｅｒｓｉｏｎ２．０」のプロトコルに
記載されるところのバウンダリスキャン回路およびＴｅ
ｓｔＡｃｃｅｓｓＰｏｒｔ（以下，「ＴＡＰ」とい
う。）を持たせるものである。かかるＪＴＡＧ技術を用
いた基板検査試験では，プリント基板に搭載されたＬＳ
Ｉのそれぞれのバウンダリスキャン回路を連続して接続
することにより１本のバウンダリスキャンチェインが構
成され，ＴＡＰを介して個々のＬＳＩの信号端子の相互
接続テストが実行される。

【０００７】最近のシステムＬＳＩには，バウンダリス
キャンチェインとは別に，他のスキャンチェインとし
て，マイクロコントローラコア（以下，「ＭＣＵコア」
という。）のプログラムデバッグ機能回路のスキャンチ
ェインを備えたものがある。かかる構成のシステムＬＳ
Ｉでは，システムＬＳＩに搭載されるＭＣＵコアのプロ
グラムデバッグ機能のためのインタフェース手段に対し
ても，ＪＴＡＧ技術が用いられている。

【０００８】以上説明した状況に鑑みれば，システムＬ
ＳＩに内蔵されるフラッシュメモリの書き換えのための
データ転送手段にＪＴＡＧ技術を用いることができ，か
つ１つのＴＡＰ回路でデバッグ機能とフラッシュメモリ
の書き換え機能とを制御することができる構成が要請さ
れる。かかる構成が実現されれば，プログラムの開発時
に，ＴＡＰにデバッグ装置および端末装置を接続するだ
けで，特別な配線もしくは特別な装置を設けることなく
プログラムのデバッグおよびフラッシュメモリのデータ
書き換えが同じ環境で実行可能となるためである。

【０００９】さらに，かかる構成が実現できれば，１つ
のＴＡＰ回路デバッグ機能とフラッシュメモリの書き換
え機能とを制御することができるため，１つのインタフ
ェースに専用のフラッシュメモリ書き換え装置を接続す
ることにより，市場でのプログラムデータの書き換えが
可能となる。さらにまた，かかる構成が実現できれば，
１つのＴＡＰ回路でシステムＬＳＩのバウンダリスキャ
ン回路も操作できるため，ユーザシステムのプリント基
板検査工程におけるフラッシュメモリのプログラムデー
タ書き換えが可能となり，ユーザシステムのコスト削減
に寄与することができる。

【００１０】例えば，従来のＪＴＡＧ技術を用いたフラ
ッシュメモリのデータ書き換え回路には，図２４に示す
データ書き換え回路６００がある。以下，図２４のデー
タ書き換え回路６００を例に挙げて，従来のデータ書き
換え回路について説明する。図２４は，同一ＬＳＩに内
蔵されるフラッシュメモリ６５０およびフラッシュメモ
リ６５０に対する書き換え回路６００を示すものであ
る。

【００１１】図２４に示すフラッシュメモリ６５０は，
不揮発記憶型のメモリセルアレイ，行アドレスデコー
ダ，セクタバッファ，列アドレスデコーダ等を備えてい
る。かかるフラッシュメモリ６５０のデータ書き換えに
は，アドレス信号Ｓ１１，読み出しデータ信号Ｓ１２，
書き込みデータ信号Ｓ１３および制御信号Ｓ１４が必要
である。

【００１２】図２４に示すように，書き換え回路６００
は，基本構成として，フラッシュメモリ書き換えのため
の制御回路であるレジスタブロック６０２と，ＴＡＰ回
路６０４とを，備えている。

【００１３】レジスタブロック６０２は，アドレス信号
Ｓ１１と書き込みデータ信号Ｓ１３と制御信号Ｓ１４と
を生成しおよび読み出しデータ信号Ｓ１２を検知する。
かかるレジスタブロック６０２は，それぞれがスキャン
レジスタとしての機能を持つアドレスデータレジスタ
（以下，「ＡＤＤＲレジスタ」という。）６１４とデー
タレジスタ（以下，「ＤＲレジスタ」という。）６１６
と制御レジスタ６１８とを備えている。

【００１４】レジスタブロック６０２において，ＡＤＤ
Ｒレジスタ６１４は，アドレス信号Ｓ１１が設定される
スキャンレジスタである。また，ＤＲレジスタ６１６
は，フラッシュメモリ６５０の読み出しデータ信号Ｓ１
２を検知し，かつフラッシュメモリ６５０のセクタバッ
ファに対する書き込みデータ信号Ｓ１３が設定されるス
キャンレジスタである。さらに，制御レジスタ６１８
は，制御信号Ｓ１４を生成するためのスキャンレジスタ
である。

【００１５】レジスタブロック６０２において，ＡＤＤ
Ｒレジスタ６１４とＤＲレジスタ６１６と制御レジスタ
６１８とは，シリアルに接続されて，全体としても１つ
のスキャンレジスタを構成している。そして，ＡＤＤＲ
レジスタ６１４とＤＲレジスタ６１６と制御レジスタ６
１８とから構成されるスキャンレジスタのスキャン入力
端子（即ちＡＤＤＲレジスタ６１４のスキャン入力端
子）はＴＤＩ端子に接続されており，スキャン出力端子
（即ち制御レジスタ６１８の出力端子）はＴＡＰ回路６
０４に接続されている。

【００１６】ＴＡＰ回路６０４は，“ＩＥＥＥｓｔ
ｄ．１１４９．１”に定めるところのＴＡＰであり，一
般にＪＴＡＧと呼称されている技術の核になる部分であ
る。ＴＡＰ回路６０４は，インストラクションレジスタ
（以下，「ＩＲレジスタ」という。）６３０と，バイパ
スレジスタ（以下，「ＢＰレジスタ」という。）６３２
と，デコーダ回路６３６と，マルチプレクサ６３８と，
ラッチ６４０と，ＴＡＰコントローラ６４２とを，備え
ている。

【００１７】以上のように構成された書き換え回路６０
０は，ＴＣＫ端子，ＴＭＳ端子，ＴＤＩ端子，ＴＤＯ端
子およびｎＴＲＳＴ端子を介して，外部のフラッシュラ
イタ（ＦｌａｓｈＷｒｉｔｅｒ）装置（図示せず。）
に接続することができる。書き換え回路６００では，Ｔ
ＣＫ端子，ＴＭＳ端子，ｎＴＲＳＴ端子の入力信号に応
じて，ＴＡＰコントローラ６４２が状態遷移を行う。書
き換え回路６００では，かかるＴＡＰコントローラ６４
２の状態遷移に応じて，ＴＡＰ回路６０４およびレジス
タブロック６０２に存在するスキャンレジスタのＳｈｉ
ｆｔ動作，Ｃａｐｔｕｒｅ動作およびＵｐｄａｔｅ動作
が制御される。

【００１８】なお，ＩＲレジスタ６３０に設定されるイ
ンストラクションのうち，ＢＰレジスタ６３２に対して
作用するインストラクションは，ＢＹＰＡＳＳ命令と呼
ばれる。一方，ＩＲレジスタ６３０に設定されるインス
トラクションのうち，レジスタブロック６０２に作用す
るインストラクションは，レジスタブロック６０２がＬ
ＳＩ内部にかかわるため，ＩＮＴＥＳＴ命令と呼ばれ
る。

【００１９】レジスタブロック６０２には，ＩＮＴＥＳ
Ｔ命令が作用することにより，以下のような動作が行わ
れる。レジスタブロック６０２において，ＴＤＩ端子か
ら入力されるスキャン入力信号をスキャンレジスタのビ
ット数分シフトするＳｈｉｆｔ動作が行われ，１度のＵ
ｐｄａｔｅ動作によってレジスタブロック６０２の全設
定コードがＵｐｄａｔｅされる。書き換え回路６００で
は，このようにＵｐｄａｔｅされた信号出力の１本１本
がそれぞれアドレス信号Ｓ１１，書き込みデータ信号Ｓ
１３，制御信号Ｓ１４となる。また，読み出しデータ信
号Ｓ１２が有効なＣａｐｔｕｒｅデータとしてＣａｐｔ
ｕｒｅ動作時にＤＲレジスタ６１６に取り込まれる。

【００２０】

【発明が解決しようとする課題】しかしながら，以上説
明した従来の書き換え回路６００には，次のような欠点
がある。

【００２１】従来の書き換え回路６００において，アド
レス信号Ｓ１１と書き込みデータ信号Ｓ１３と制御信号
Ｓ１４とは，シリアルに接続されたスキャンレジスタ６
１４，６１６，６１８に設定される。したがって，これ
らフラッシュメモリ６５０に対する設定信号Ｓ１１，Ｓ
１３，Ｓ１４は，スキャンレジスタ６１４，６１６，６
１８のビット数分のＳｈｉｆｔ動作後に行われるＵｐｄ
ａｔｅ動作により，全ビットが１度に更新される。この
様に，従来の書き換え回路６００には，フラッシュメモ
リ６５０に対する設定信号Ｓ１１，Ｓ１３，Ｓ１４の設
定にシフト動作の繰り返しによる遅延がある。

【００２２】また，従来の書き換え回路６００では，Ｄ
Ｒレジスタ６１６とマルチプレクサ６３８との間に制御
レジスタ６１８が挿入されている。したがって，フラッ
シュメモリ６５０からの読み出しデータ信号Ｓ１２をＤ
Ｒレジスタ６１６によりＣａｐｔｕｒｅし該読み出しデ
ータ信号Ｓ１２をＴＤＯ端子を介してシステムＬＳＩ外
部で認識するまでの間に，制御レジスタ６１８のＳｈｉ
ｆｔ動作分の遅延がある。

【００２３】さらに，従来の書き換え回路６００では，
フラッシュメモリ６５０に対する操作が論理レベルのパ
ルスにより指示されるため，制御信号Ｓ１４による制御
動作の内容が，最終スキャンレジスタである制御レジス
タ６１８により確定する。したがって，フラッシュメモ
リ６５０に対するわずか１バイトのアクセスを行う場合
であっても，レジスタブロック６０２の全スキャンレジ
スタのビット数分の３倍のＳｈｉｆｔ動作が必要にな
り，アクセスが遅くなる。かかるアクセスの遅延は，フ
ラッシュメモリ６５０の記憶容量およびデータ幅が増加
すると，助長される。ＡＤＤＲレジスタ６１４およびＤ
Ｒレジスタ６１６のビット数が増加するためである。

【００２４】また，フラッシュライタでフラッシュメモ
リ６５０の書き換えを実行する場合，ＴＣＫのクロック
周波数は，ＬＳＩの周囲の電気的ノイズ等の外乱による
データ転送の誤りを防止する必要があるために，あまり
高くすることができない。このため，従来の書き換え回
路６００により記憶容量にして数１００キロバイトの書
き換えを行う場合に，データ転送に多くの時間，例えば
１分以上の時間を要する場合がある。フラッシュライタ
によるデータ転送に１分以上の時間を要するというの
は，フラッシュライタの操作上不都合であり，また製品
検査工程でのデータ書き換えにおいては致命的な欠点と
なる。

【００２５】さらに，上記従来の書き換え回路６００で
は，不揮発性記憶回路の主要パラメータである記憶容量
および書き換えのためのフラッシュメモリ６５０のセク
タバッファサイズおよびデータ転送単位によってフラッ
シュライタとフラッシュメモリ６５０との間のデータ転
送プロトコルが一意的に決まってしまう。したがって，
従来の書き換え回路６００を適用した場合，システムＬ
ＳＩに対応するプログラム開発を行うユーザは，ＬＳＩ
毎にフラッシュライタを使い分ける必要がある。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明は，電気的に記憶データの消
去及び書き換えが可能な不揮発性記憶装置の書き換え回
路において，データ入力端子と，データ出力端子と，そ
れぞれに少なくとも１以上の所定のコードが割り当てら
れており，当該割り当てられた所定のコードが同時に作
用した場合に選択されて，スキャン入力されるデータに
基づき不揮発性記憶装置にアクセスする２以上のアクセ
ス用スキャンレジスタと，スキャン入力される所定のコ
ードのＵｐｄａｔｅ出力を介して当該所定のコードに対
応するアクセス用スキャンレジスタに動作を指示する少
なくとも１以上の選択用スキャンレジスタと，を備え，
アクセス用スキャンレジスタのスキャン入力端子と選択
用スキャンレジスタのスキャン入力端子とはデータ入力
端子に共通に接続されており，アクセス用スキャンレジ
スタのスキャン出力信号と選択用スキャンレジスタのス
キャン出力信号とは少なくとも１以上のマルチプレクサ
を介し多重化されてデータ出力端子から出力される構成
を採用する。

【００２７】ここで，スキャンレジスタとは，パラレル
インのデータをパラレルに取り込むＣａｐｔｕｒｅ機能
と，保持データをスキャン入力側からスキャン出力側に
シフトさせるＳｈｉｆｔ機能と，保持データをパラレル
アウトするＵｐｄａｔｅ機能と，を有するシフトレジス
タをいう。スキャンレジスタは，パラレルアウトデータ
のラッチ回路を備えている。かかるスキャンレジスタの
Ｃａｐｔｕｒｅ機能によりスキャンレジスタに取り込ま
れるパラレルインのデータをＣａｐｔｕｒｅデータとい
い，Ｕｐｄａｔｅ機能によりスキャンレジスタからパラ
レルアウトされるデータをＵｐｄａｔｅデータという。

【００２８】本項記載の発明では，アクセス用スキャン
レジスタのスキャン入力端子がデータ入力端子に共通に
接続されている。したがって，他のアクセス用スキャン
レジスタを介さずに，データ入力端子から各アクセス用
スキャンレジスタに所定のスキャン入力信号を入力する
ことができる。さらに，本項記載の発明では，アクセス
用スキャンレジスタのスキャン出力信号がマルチプレク
サにより多重化される。したがって，他のアクセス用ス
キャンレジスタを介さずに，各アクセス用スキャンレジ
スタのスキャン出力信号をデータ出力端子から出力する
ことができる。結果として，本項記載の発明によれば，
アクセス用スキャンレジスタによる冗長なＳｈｉｆｔ動
作が不要となり，不揮発性記憶装置に対する迅速なアク
セスが可能となる。

【００２９】さらに，請求項２に記載の発明は，選択用
スキャンレジスタには，アクセス用スキャンレジスタと
他の選択用スキャンレジスタとに動作を指示するインス
トラクションレジスタが含まれる構成を採用する。

【００３０】さらにまた，請求項３に記載の発明は，ア
クセス用スキャンレジスタのそれぞれには，所定のコー
ドとして，少なくとも１以上の専用のコードが割り当て
られている構成を採用する。本項記載の発明によれば，
アクセス用スキャンレジスタのそれぞれを相互に独立に
動作させることができる。

【００３１】さらに，請求項４に記載の発明は，専用の
コードに基づくアクセス用スキャンレジスタへの動作の
指示は，インストラクションレジスタによって行われる
構成を採用する。本項記載の発明によれば，インストラ
クションレジスタから各アクセス用スキャンレジスタ
に，他の選択用スキャンレジスタを介さずに直接動作を
指示することができる。したがって，本項記載の発明に
よれば，書き換え回路の動作の迅速化を図ることができ
る。

【００３２】さらにまた，請求項５に記載の発明は，専
用のコードに基づくアクセス用スキャンレジスタへの動
作の指示は，インストラクションレジスタ以外の選択用
スキャンレジスタによって行われる構成を採用する。本
項記載の発明によれば，インストラクションコード数，
すなわちインストラクションレジスタにより対応するス
キャンレジスタに対する動作の指示が行われる所定コー
ドの数を節約することができる。

【００３３】さらに，請求項６に記載の発明は，アクセ
ス用スキャンレジスタには，所定のコードとして，アク
セス用スキャンレジスタの全てに共通する少なくとも１
以上の共通のコードが割り当てられている構成を採用す
る。本項記載の発明によれば，例えば，バウンダリスキ
ャン回路やデバック機能回路等の他の回路と同一の半導
体集積回路内に設置された書き換え回路において，当該
他の回路と区別して，アクセス用スキャンレジスタの動
作を制御することができる。

【００３４】さらにまた，請求項７に記載の発明は，共
通のコードに基づくアクセス用スキャンレジスタへの動
作の指示は，インストラクションレジスタによって行わ
れる構成を採用する。

【００３５】さらに，請求項８に記載の発明は，共通の
コードに基づくアクセス用スキャンレジスタへの動作の
指示は，インストラクションレジスタ以外の選択用スキ
ャンレジスタによって行われる構成を採用する。“ＩＥ
ＥＥｓｔｄ．１１４９．１”では，インストラクショ
ンレジスタは，バウンダリスキャン回路の必須構成要素
とされている。そこで，バウンダリスキャン回路と同一
の半導体集積回路内に備えられた書き換え回路に対し本
項記載の発明を適用すると，インストラクションレジス
タをバウンダリスキャン回路と共有しつつ，バウンダリ
スキャン回路と独立に動作可能な書き換え回路を提供す
ることができる。

【００３６】さらにまた，請求項９に記載の発明は，さ
らに，状態遷移によってアクセス用スキャンレジスタと
選択用スキャンレジスタとの動作を指定するＴＡＰコン
トローラを備える構成を採用する。

【００３７】また，請求項１０に記載の発明は，電気的
に記憶データの消去及び書き換えが可能な不揮発性記憶
装置の書き換え回路において，データ入力端子と，デー
タ出力端子と，それぞれに少なくとも１以上の所定のコ
ードが割り当てられており，当該割り当てられた所定の
コードが同時に作用した場合に選択されて，スキャン入
力されるデータに基づき不揮発性記憶装置にアクセスす
る，２以上のアクセス用スキャンレジスタと，少なくと
も１以上の所定のコードが割り当てられており，当該割
り当てられた所定のコードが同時に作用した場合に選択
される，Ｃａｐｔｕｒｅデータ中に不揮発性記憶装置に
関する所定パラメータのコードが設定されている，プロ
ファイルレジスタと，スキャン入力される所定のコード
のＵｐｄａｔｅ出力を介して，当該所定のコードに対応
するアクセス用スキャンレジスタないしプロファイルレ
ジスタに動作を指示する１以上の選択用スキャンレジス
タと，を備え，アクセス用スキャンレジスタのスキャン
入力端子と選択用スキャンレジスタのスキャン入力端子
とはデータ入力端子に共通に接続されており，アクセス
用スキャンレジスタのスキャン出力信号と選択用スキャ
ンレジスタのスキャン出力信号とは少なくとも１以上の
マルチプレクサを介して多重化されてデータ出力端子か
ら出力される構成を採用する。

【００３８】本項記載の発明によれば，データ出力端子
を介してプロファイルレジスタのＣａｐｔｕｒｅデータ
を読み出すことにより，書き換え回路外部において，不
揮発性記憶装置の特性パラメータ，例えば記憶容量やセ
クタサイズ或いはデータ転送幅等を認識することができ
る。なお，プロファイルレジスタのＣａｐｔｕｒｅデー
タの読み出しは，外部装置と書き換え回路若しくは書き
換え回路を備える半導体集積回路との通信における最初
の通信メッセージとして行うことが好適である。

【００３９】したがって，本項記載の書き換え回路に対
しては，外部において，上記認識結果に基づき書き換え
回路および不揮発性記憶装置との通信に最適な通信プロ
トコルを確立することができる。結果として，本項記載
の発明によれば，例えばフラッシュライタなどの外部装
置の汎用化を図ることができる。

【００４０】さらに，請求項１１に記載の発明は，選択
用スキャンレジスタには，アクセス用スキャンレジスタ
とプロファイルレジスタと他の選択用スキャンレジスタ
とに動作を指示するインストラクションレジスタが含ま
れる構成を採用する。

【００４１】さらにまた，請求項１２に記載の発明は，
アクセス用スキャンレジスタとプロファイルレジスタと
のそれぞれには，所定のコードとして，少なくとも１以
上の専用のコードが割り当てられている構成を採用す
る。

【００４２】さらに，請求項１３に記載の発明は，専用
のコードに基づくアクセス用スキャンレジスタとプロフ
ァイルレジスタとへの動作の指示は，インストラクショ
ンレジスタによって行われる構成を採用する。

【００４３】さらにまた，請求項１４に記載の発明は，
専用のコードに基づくアクセス用スキャンレジスタとプ
ロファイルレジスタとへの動作の指示は，インストラク
ションレジスタ以外の選択用スキャンレジスタによって
行われる構成を採用する。

【００４４】さらに，請求項１５に記載の発明は，アク
セス用スキャンレジスタとプロファイルレジスタとに
は，所定のコードとして，アクセス用スキャンレジスタ
とプロファイルレジスタとの全てに共通する少なくとも
１以上の共通のコードが割り当てられている構成を採用
する。

【００４５】さらにまた，請求項１６に記載の発明は，
共通のコードに基づくアクセス用スキャンレジスタとプ
ロファイルレジスタとへの動作の指示は，インストラク
ションレジスタによって行われる構成を採用する。

【００４６】さらに，請求項１７に記載の発明は，共通
のコードに基づくアクセス用スキャンレジスタとプロフ
ァイルレジスタとへの動作の指示は，インストラクショ
ンレジスタ以外の選択用スキャンレジスタによって行わ
れる構成を採用する。

【００４７】さらにまた，請求項１８に記載の発明は，
請求項１０，１１，１２，１３，１４，１５，１６また
は１７のいずれかに記載の回路に，さらに，状態遷移に
よってアクセス用スキャンレジスタと選択用スキャンレ
ジスタとの動作を指定するＴＡＰコントローラを備える
構成を採用する。さらに，請求項１９に記載の発明は，
プロファイルレジスタのＵｐｄａｔｅ動作により，前記
不揮発性半導体記憶装置のライトエネーブル（ｗｒｅ
ｎ）フラグをセット／リセットする構成を採用する。

【００４８】また，請求項２０に記載の発明は，請求項
１０，１１，１２，１３，１４，１５，１６，１７，１
８または１９のいずれかに記載の書き換え回路を用い，
当該書き換え回路から，データ出力端子を介してプロフ
ァイルレジスタのＣａｐｔｕｒｅデータの不揮発性記憶
装置に関する所定パラメータのコードを読み出す工程
と，所定のパラメータのコードを解読してアクセス用ス
キャンレジスタの構成を認識する工程と，認識したアク
セス用スキャンレジスタの構成に基づき当該書き換え回
路との通信プロトコルを更新する工程と，を含む構成を
採用する。なお，ここでいう工程は，処理或いは操作を
含む概念である。

【００４９】また，請求項２１に記載の発明は，２以上
のビットから構成されるスキャンレジスタにおいて，少
なくとも１のビットのＵｐｄａｔｅ出力が他のビットの
共通の選択信号に設定されており，他のビットそれぞれ
は，少なくとも２以上のＣａｐｔｕｒｅ入力信号を有
し，選択信号に応じてＣａｐｔｕｒｅ入力信号のいずれ
かをＣａｐｔｕｒｅするものである構成を採用する。こ
こで，Ｃａｐｔｕｒｅ入力信号とは，Ｃａｐｔｕｒｅデ
ータ中の１ビットの信号である。

【００５０】本項記載記載のスキャンレジスタでは，２
以上のＣａｐｔｕｒｅデータを選択的にＣａｐｔｕｒｅ
し，当該ＣａｐｔｕｒｅデータをＳｈｉｆｔ動作により
スキャン出力させることができる。したがって，設定す
べきＣａｐｔｕｒｅデータをいくつかに分割して設定す
ることが可能となり，スキャンレジスタのビット数を増
加させずに，Ｃａｐｔｕｒｅデータのビット数を増加さ
せることができる。

【００５１】

【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能お
よび構成を有する構成要素については，同一符号を付す
ることにより，重複説明を省略する。

【００５２】（第１実施形態）図１〜１４を参照しなが
ら，第１実施形態について説明する。図１には，同一Ｌ
ＳＩに内蔵される，フラッシュメモリ１５０と本実施形
態にかかる書き換え回路１００とを示す。当該ＬＳＩ
は，実際には，ＭＣＵ（ＭｉｃｒｏＣｏｎｔｒｏｌｌ
ｅｒＵｎｉｔ）コア，ＭＣＵコアによるフラッシュメ
モリ１５０に記憶されたプログラムデータの読み出しに
関する部分，或いはＭＣＵコアのデバッグ機能回路等も
内蔵する。しかし，フラッシュメモリ１５０と書き換え
回路１００以外の構成要素は，本実施形態においては任
意的構成要素であるため，図示しない。

【００５３】（フラッシュメモリの基本構成）まず，図
２を参照しながら，フラッシュメモリ１５０の構成につ
いて説明する。図２に示すように，フラッシュメモリ１
５０は，メモリセルアレイ１５２と行アドレスデコーダ
１５４と列アドレスデコーダ１５６とセクタバッファ１
５８と制御回路１６０とセンスアンプ１６２とを備えて
いる。なお，フラッシュメモリ１５０は，実際には，上
記構成要素１５２，１５４，１５６，１５８，１６０，
１６２以外の回路ブロックも備えている。しかし，上記
構成要素以外の回路ブロックは，本実施形態においては
任意的構成要素であるため，図示しない。

【００５４】フラッシュメモリ１５０において，メモリ
セルアレイ１５２は，電気的に記憶データのプログラミ
ングおよび消去が可能な複数の不揮発性記憶素子を備え
ている。行アドレスデコーダ１５４は，セクタアドレス
コード（行アドレスコード）Ａ［ｍ−１：ｎ］に基づ
き，メモリセルアレイ１５２のセクタ，即ちメモリセル
アレイ１５２における記憶データの読み出し，プログラ
ミングおよび消去の実行単位を，選択する機能を有す
る。ここで，ｍ，ｎは，ｍ＞ｎを満たす正の整数であ
る。セクタバッファ１５８は，データ信号Ｓ３として入
力される複数ワードのデータを一時的に記憶するレジス
タである。かかるセクタバッファ１５８から行アドレス
デコーダ１５４により選択されたセクタへは，フラッシ
ュメモリ１５０外部からの指示によって，上記複数ワー
ドのデータが同時に書き込まれる。

【００５５】列アドレスデコーダ１５６は，ワードアド
レスコード（列アドレスコード）Ａ［ｎ−１：０］に基
づき，セクタバッファ１５８におけるワードデータの格
納位置のコードを生成する機能を有する。なお，上述の
ように，ｎは正の整数である。制御回路１６０は，メモ
リセルアレイ１５２の書き込み，読み出し，プログラミ
ング，全体消去，その他の不揮発性操作を制御する機能
を有する。

【００５６】かかるフラッシュメモリ１５０に対するア
クセスは，アドレス信号Ｓ１と読み出しデータ信号Ｓ２
と書き込みデータ信号Ｓ３と制御信号Ｓ４とスティタス
信号Ｓ５とを介して，行われる。

【００５７】アドレス信号Ｓ１は，ｍビットの信号であ
り，メモリセルアレイ１５２のセクタを指定するセクタ
アドレスコードＡ［ｍ−１：ｎ］とセクタバッファ１５
８のデータ単位を指定するワードアドレスコードＡ［ｎ
−１：０］とを含んでいる。フラッシュメモリ１５０に
おいて，アドレス信号Ｓ１は，制御回路１６０と列アド
レスデコーダ１５６と行アドレスデコーダ１５４とに入
力される。

【００５８】読み出しデータ信号Ｓ２は，メモリセルア
レイ１５２から読み出されたプログラムデータのコード
ＤＯ［ｐ−１：０］を含んでいる。ここで，ｐは，正の
整数である。フラッシュメモリ１５０において，読み出
しデータ信号Ｓ２は，メモリセルアレイ１５２から読み
出された微弱な論理信号をセンスアンプ１６２において
増幅することによって生成される。書き込みデータ信号
Ｓ３は，メモリセルアレイ１５２に書き込むプログラム
データのコードＤＩ［ｐ−１：０］を含んでいる。

【００５９】フラッシュメモリ１５０において，書き込
みデータ信号Ｓ３に指定された複数ワードの入力データ
は，それぞれ，一旦，セクタバッファ１５８の特定の位
置に入力される。ここで，セクタバッファ１５８の特定
の位置は，列アドレスデコーダ１５６によって指定され
る。セクタバッファ１５８に入力された全てのプログラ
ムデータは，その後の制御信号Ｓ４による特定の指示に
より，一度に，メモリセルアレイ１５２の特定のセクタ
に不揮発データとして書き込まれる。ここで，メモリセ
ルアレイ１５２の特定のセクタは，行アドレスデコーダ
１５４によって指定される。

【００６０】制御信号Ｓ４は，フラッシュメモリ１５０
に対しセクタ書き込み，読み出し，プログラミング，全
体消去，その他の不揮発性操作を指示する制御コードＣ
［ｖ−１：０］，ｎＲＥ，ｎＷＥその他を含んでいる。
ここで，ｖは，正の整数である。フラッシュメモリ１５
０において，制御信号Ｓ４は，制御回路１６０に入力さ
れる。スティタス信号Ｓ５は，ＢＵＳＹ信号に代表さ
れ，フラッシュメモリ１５０内部のメモリセルアレイ１
５２への個々の不揮発性記憶動作中であることを示す期
間に出力される。フラッシュメモリ１５０において，ス
ティタス信号Ｓ５は，制御回路１６０で生成される。

【００６１】（書き換え回路１００の全体構成）次に，
主に図１，図３，図４および図７を参照しながら本実施
形態にかかる書き換え回路１００の全体構成について説
明する。図１に示すように，書き換え回路１００は，基
本的な構成要素として，フラッシュメモリ１５０の書き
換え動作の制御部であるレジスタブロック１０２と，Ｔ
ＡＰ回路１０４と，レジスタブロック１０２を選択する
デコーダ回路１０６とを，備えている。

【００６２】書き換え回路１００において，レジスタブ
ロック１０２は，アドレス信号Ｓ１と書き込みデータ信
号Ｓ３と制御信号Ｓ４とを生成し，読み出しデータ信号
Ｓ２とスティタス信号Ｓ５とを検知する機能を有する。
図３に示すように，かかるレジスタブロック１０２は，
スキャン分岐選択レジスタ（以下，「ＳＣＢＮレジス
タ」という。）１１０とプロファイルレジスタ（以下，
「ＰＲＦレジスタ」という。）１１２とセクタアドレス
レジスタ（以下，「ＳＥＣＡＤＲレジスタ」という。）
１１４とＤＲレジスタ１１６とワードカウンタ１２０と
ファンクションコマンドレジスタ（以下，「ＦＣＲレジ
スタ」という。）１１８と制御回路１２２とデコーダ回
路１２４とマルチプレクサ１２６とマルチプレクサ１２
８とを備えている。

【００６３】かかるレジスタブロック１０２のスキャン
レジスタのうち，ＳＥＣＡＤＲレジスタ１１４，ＤＲレ
ジスタ１１６およびワードカウンタ１２０のビット長
は，フラッシュメモリ１５０の記憶容量やセクタサイズ
等のフラッシュメモリ１５０に関するパラメータに応じ
て設定される。対して，ＳＣＢＮレジスタ１１０および
ＰＲＦレジスタ１１２のビット長は，フラッシュメモリ
１５０のパラメータとは無関係に設定される。

【００６４】図７に示すように，レジスタブロック１０
２において，ＳＥＣＡＤＲレジスタ１１４とワードカウ
ンタ１２０とは，アドレス信号Ｓ１を生成するシフトレ
ジスタである。より詳細には，アクセス用スキャンレジ
スタに相当するＳＥＣＡＤＲレジスタ１１４は，Ｕｐｄ
ａｔｅデータとしてセクタアドレスコードＡ［ｍ−１：
ｎ］を生成するスキャンレジスタであり，ワードカウン
タ１２０は，ＤＲレジスタ１１６へのＵｐｄａｔｅ動作
の度に＋１カウントアップし，ワードアドレスコードＡ
［ｎ−１：０］を生成するパラレル出力のカウンタであ
る。書き換え回路１００において，ＳＥＣＡＤＲレジス
タ１１４のＣａｐｔｕｒｅデータには，ＳＥＣＡＤＲレ
ジスタ１１４自身のＵｐｄａｔｅデータが設定されてい
る。

【００６５】アクセス用スキャンレジスタに相当するＤ
Ｒレジスタ１１６は，Ｃａｐｔｕｒｅデータに設定され
た読み出しデータ信号Ｓ２を検知し，かつＵｐｄａｔｅ
データとして書き込みデータ信号Ｓ３を生成するスキャ
ンレジスタである。ここで，ＤＲレジスタ１１６へのＵ
ｐｄａｔｅ動作の度に制御信号Ｓ４のｎＷＥが生成さ
れ，セクタバッファ１５８への書き込みが実行される。
アクセス用スキャンレジスタに相当するＦＣＲレジスタ
１１８は，制御信号Ｓ４における不揮発性指示命令コー
ドを生成するためのスキャンレジスタであり，制御回路
１２２がかかるＦＣＲレジスタ１１８のＵｐｄａｔｅデ
ータに従って制御信号Ｓ４を生成する。書き換え回路１
００において，ＦＣＲレジスタ１１８のＣａｐｔｕｒｅ
データには，スティタス信号Ｓ５が設定されている。

【００６６】なお，図７において，参照符号１１４ｂで
示す構成要素は，ＩＮＴＥＳＴ，ＳＥＣＡＤＲ＿ＳＥ
Ｌ，ＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ＿ＤＲ，ＵＰＤ
ＡＴＥ＿ＤＲ，ＴＣＫに基づいて，ＳＥＣＡＤＲレジス
タ１１４の制御信号であるＣＡＰＴＵＲＥ＿ＳＥＬ，Ｓ
ＨＩＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫを生成する論理ブ
ロックである。また，参照符号１２０ｂで示す構成要素
は，ＴＥＳＴ−ＬＯＧＩＣＲＥＳＥＴ，ＳＥＣＡＤＲ
レジスタ１１４のＵＰＤＡＴＥ＿ＣＫに基づいて，ワー
ドカウンタ１２０のリセット信号を生成する論理ブロッ
クである。さらに，参照符号１１６ｂで示す構成要素
は，ＩＮＴＥＳＴ，ＤＲ＿ＳＥＬ，ＣＡＰＴＵＲＥ＿Ｄ
Ｒ，ＳＨＩＦＴ＿ＤＲ，ＵＰＤＡＴＥ＿ＤＲ，ＴＣＫに
基づいて，ＤＲレジスタ１１６の制御信号であるＣＡＰ
ＴＵＲＥ＿ＳＥＬ，ＳＨＩＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿
ＣＫを生成する論理ブロックである。なお，論理ブロッ
ク１１６ｂについては，図１２に構成例を示す。さらに
また，参照符号１１８ｂで示す構成要素は，ＩＮＴＥＳ
Ｔ，ＦＣＲ＿ＳＥＬ，ＴＥＳＴ−ＬＯＧＩＣＲＥＳＥ
Ｔ，ＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ＿ＤＲ，ＵＰＤ
ＡＴＥ＿ＤＲ，ＴＣＫに基づいて，ＦＣＲレジスタ１１
８の制御信号であるＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩＦ
Ｔ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳＴ
を生成する論理ブロックである。

【００６７】再び図３を参照すると，ＰＲＦレジスタ１
１２は，Ｃａｐｔｕｒｅデータにはフラッシュメモリ１
５０に関するパラメータのコードが含まれており，ＬＳ
Ｉ外部からその設定状態を認識することができるスキャ
ンレジスタである。本実施形態にかかる書き換え回路１
００においては，かかるＰＲＦレジスタ１１２のＣａｐ
ｔｕｒｅデータに含まれるフラッシュメモリ１５０に関
するパラメータのコードから，ＳＥＣＡＤＲレジスタ１
１４，ＤＲレジスタ１１６，ワードカウンタ１２０のビ
ット長を解釈することができる。これによって，書き換
え回路１００外部において，書き換え回路１００および
フラッシュメモリ１５０に対する適切な通信プロトコル
を確立させることができる。なお，後述のように，かか
るＰＲＦレジスタ１１２のＵｐｄａｔｅ値の一つである
ｗｒｅｎフラグの論理レベルによって，フラッシュメモ
リ１５０の制御信号Ｓ４の許可／禁止を指定することが
できる。

【００６８】選択用スキャンレジスタに相当するＳＣＢ
Ｎレジスタ１１０は，ＰＲＦレジスタ１１２，ＳＥＣＡ
ＤＲレジスタ１１４，ＤＲレジスタ１１６，ＦＣＲレジ
スタ１１８に動作を指示するスキャンレジスタである。
書き換え回路において，ＳＣＢＮレジスタ１１０のＣａ
ｐｔｕｒｅデータは任意値である。デコーダ回路１２４
は，ＳＣＢＮレジスタ１１０のＵｐｄａｔｅデータを解
読し，選択信号ＰＲＦ＿ＳＥＬ，ＦＣＲ＿ＳＥＬ，ＳＥ
ＣＡＤＲ＿ＳＥＬ，ＤＲ＿ＳＥＬを出力する機能を有す
る。

【００６９】レジスタブロック１０２において，マルチ
プレクサ１２６には，ＰＲＦレジスタ１１２，ＳＥＣＡ
ＤＲレジスタ１１４，ＤＲレジスタ１１６およびＦＣＲ
レジスタ１１８のスキャン出力信号がそれぞれ入力され
る。マルチプレクサ１２６は，かかる信号のうちの一つ
を選択し後段に出力する機能を有する。すなわち，マル
チプレクサ１２６は，ＰＲＦレジスタ１１２のスキャン
出力信号とＳＥＣＡＤＲレジスタ１１４のスキャン出力
信号とＤＲレジスタ１１６のスキャン出力信号とＦＣＲ
レジスタ１１８のスキャン出力信号とを多重化して出力
する機能を有する。

【００７０】また，マルチプレクサ１２８には，マルチ
プレクサ１２６の出力信号およびＳＣＢＮレジスタ１１
０のスキャン出力信号が入力される。マルチプレクサ１
２８は，かかる信号のうちの１つを選択し出力信号Ｓ８
として後段に出力する機能を有する。すなわち，マルチ
プレクサ１２８は，マルチプレクサ１２６の出力信号と
ＳＣＢＮレジスタ１１０のスキャン出力信号とを多重化
して出力する機能を有する。

【００７１】本実施形態にかかる書き換え回路１００に
おいて，ＴＡＰ回路１０４は，“ＩＥＥＥｓｔｄ．１
１４９．１”に定められるＴＡＰに相当し，一般にＪＴ
ＡＧと呼称されている技術の核をなす部分である。図４
に示すように，ＴＡＰ回路１０４は，ＩＲレジスタ１３
０とＢＰレジスタ１３２とスキャンレジスタ（以下「Ｓ
ＣＮレジスタ」という。）１３４とデコーダ回路１３６
とマルチプレクサ１３８とラッチ１４０とＴＡＰコント
ローラ１４２とを備えている。本実施形態にかかる書き
換え回路１００において，かかるＴＡＰ回路１０４のス
キャンレジスタ１３０，１３２，１３４のビット長は，
いずれも，フラッシュメモリ１５０の記憶容量やセクタ
サイズ等のパラメータとは無関係に設定される。

【００７２】ＴＡＰ回路１０４において，ＩＲレジスタ
１３０は，ＴＤＩ端子を介して入力されるスキャン入力
信号によりＴＡＰとしてのインストラクション（命令）
コードが設定されるスキャンレジスタである。かかるＩ
Ｒレジスタ１３０のＣａｐｔｕｒｅデータには，“ＩＥ
ＥＥｓｔｄ．１１４９．１”に基づく固定値が設定さ
れる。

【００７３】デコーダ回路１３６は，ＩＲレジスタ１３
０からＵｐｄａｔｅデータとして出力されたインストラ
クションコードを解読して，他のスキャンレジスタ１１
０，１１２，１１４，１１６，１１８，１３２，１３４
に作用する選択信号を生成する機能を有する。

【００７４】ＢＰレジスタ１３２は，選択されていると
きにＴＤＩ端子からスキャン入力信号が入力されると，
１ビットの遅延をもってスキャン出力信号を生成するス
キャンレジスタである。書き換え回路１００において，
ＢＰレジスタ１３２は，１ビットのスキャンレジスタと
して構成することができる。かかるＢＰレジスタ１３２
のＣａｐｔｕｒｅデータには，“ＩＥＥＥｓｔｄ．１
１４９．１”により定められる固定値が設定される。書
き換え回路１００を備えるＬＳＩでは，かかるＢＰレジ
スタ１３２のスキャン出力信号を介して，外部装置とＴ
ＡＰ回路１０４との導通状態を試験することができる。

【００７５】選択用スキャンレジスタに相当するＳＣＮ
レジスタ１３４は，選択されているときにＴＤＩ端子か
らスキャン入力信号が入力されると，出力信号コードＳ
６を生成するスキャンレジスタである。書き換え回路１
００において，かかるＳＣＮレジスタ１３４のＣａｐｔ
ｕｒｅデータには，任意値が設定される。

【００７６】マルチプレクサ１３８には，ＩＲレジスタ
１３０，ＢＰレジスタ１３２およびＳＣＮレジスタ１３
４のスキャン出力心号，出力信号Ｓ８がそれぞれ入力さ
れる。マルチプレクサ１３８は，かかる信号のうちの１
つを選択し後段のラッチ１４０に出力する機能を有す
る。すなわち，ＩＲレジスタ１３０のスキャン出力信号
とＢＰレジスタ１３２のスキャン出力信号とＳＣＮレジ
スタ１３４のスキャン出力信号と出力信号Ｓ８とを多重
化して出力する機能を有する。ラッチ１４０は，マルチ
プレクサ１３８の出力信号を位相調整してＴＤＯ（Ｔｅ
ｓｔＤａｔａＯｕｔ）端子に向けて出力する機能を有
する。

【００７７】ＴＡＰコントローラ１４２は，遷移する状
態によって，スキャンレジスタ１１０，１１２，１１
４，１１６，１１８，１３０，１３２，１３４のスキャ
ン操作を実行する。かかるＴＡＰコントローラ１４２
は，ＴＣＫ（ＴｅｓｔＣｌｏｃｋ）端子，ＴＭＳ（Ｔ
ｅｓｔ−ＭｏｄｅＳｅｌｅｃｔ）端子およびｎＴＲＳ
Ｔ（ＴｅｓｔＲｅｓｅｔ）端子を介して入力される外
部端子入力信号に応じて状態遷移を行う。

【００７８】図１に示すように，本実施形態にかかる書
き換え回路１００において，デコーダ回路１０６は，Ｓ
ＣＮレジスタ１３４のパラレル出力コードデータである
出力信号コードＳ６（図４参照）をデコードし，デコー
ド出力信号Ｓ７として出力する。かかるデコード出力信
号Ｓ７は，レジスタブロック１０２の選択信号である。

【００７９】なお，図１において，デコーダ回路１０６
は，レジスタブロック１０２を選択している。しかし，
実際のシステムＬＳＩにおいて，デコーダ回路１０６に
は，デコード出力信号Ｓ７以外にも別のデコード出力信
号があり，それらは，例えばＭＣＵコアのデバッグ機能
回路やＬＳＩの信号端子それぞれの論理レベルを設定も
しくは検知するバウンダリスキャン回路等へ入力され
る。したがって，デコーダ回路１０６は，レジスタブロ
ック１０２以外に例えばデバッグ機能回路やシステムＬ
ＳＩの端子信号のバウンダリスキャン回路等を選択する
こともできる。

【００８０】以上説明した書き換え回路１００におい
て，ＴＡＰ回路１０４のスキャンレジスタ１３０，１３
２，１３４のスキャン入力端子と，レジスタブロック１
０２のスキャンレジスタ１１０，１１２，１１４，１１
６，１１８の入力端子とは，図１，図３および図４に示
すように，“ＩＥＥＥｓｔｄ．１１４９．１”に準拠
するＴＤＩ（ＴｅｓｔＤａｔａＩｎ）端子に共通に
接続されている。

【００８１】（スキャンレジスタの構成および基本動
作）次に，図８を参照しながら，本実施形態に適用可能
なスキャンレジスタの基本的な構成について，スキャン
レジスタ４００を例示して説明する。なお，本実施形態
にかかる書き換え回路１００の上記スキャンレジスタ１
１０，１１２，１１４，１１６，１１８，１３０，１３
２，１３４は，スキャンレジスタ４００のスキャンビッ
ト数を変化させたり，或いは一部の機能を省略ないし拡
張したものであり，その基本動作は，すべてスキャンレ
ジスタ４００に集約することができる。

【００８２】図８に示すように，スキャンレジスタ４０
０は，ＴＤＩ端子側からＴＤＯ端子側に向かって順次接
続されたＮ個のビットＢ１−１〜Ｂ１−Ｎを備えている
（Ｎは，１≦Ｎを満たす整数である。）。今，スキャン
レジスタ４００の任意のビットＢ１−ｊに着目する（ｊ
は，１≦ｊ≦Ｎを満たす整数である。）。ビットＢ１−
ｊは，セレクタ回路１１−ｊと，Ｄタイプフリップフロ
ップ（以下，「Ｄ−Ｆ／Ｆ」という。）１２−ｊと，リ
セット付きのＤ−Ｆ／Ｆ１３−ｊとを，備えている。

【００８３】ビットＢ１−ｊにおいて，セレクタ回路１
１−ｊのＡ入力端子には，基本的に，ビットＢ１−（ｊ
−１）のＤ−Ｆ／Ｆ１２−（ｊ−１）のＱ出力信号が入
力され，セレクタ回路１１−ｊのＢ入力端子には，Ｃａ
ｐｔｕｒｅｊが入力される。また，セレクタ回路１１−
ｊの選択信号入力端子Ｓには，Ｃａｐｔｕｒｅ＿ＳＥＬ
が入力される。ビットＢ１−ｊにおいて，セレクタ回路
１１−ｊは，Ｃａｐｔｕｒｅ＿ＳＥＬの論理レベルが
“１”のとき，Ｂ入力端子の入力信号すなわちＣａｐｔ
ｕｒｅｊと同一論理レベルのＯ出力信号を出力する。一
方，Ｃａｐｔｕｒｅ＿ＳＥＬの論理レベルが“０”のと
き，セレクタ回路１１−ｊは，Ｄ−Ｆ／Ｆ１２−（ｊ−
１）のＱ出力信号と同一論理レベルのＯ出力信号を出力
する。

【００８４】ビットＢ１−ｊにおいて，Ｄ−Ｆ／Ｆ１２
−ｊのＤ入力端子には，上記セレクタ回路１１−ｊのＯ
出力信号が入力され，Ｄ−Ｆ／Ｆ１２−ｊのクロック入
力端子ＣＫには，ＳＨＩＦＴ＿ＣＫが入力される。ビッ
トＢ１−ｊにおいて，Ｄ−Ｆ／Ｆ１２−ｊは，ＳＨＩＦ
Ｔ＿ＣＫに同期してＱ出力信号を生成する。スキャンレ
ジスタ４００において，Ｄ−Ｆ／Ｆ１２−ｊのＱ出力信
号は，ビットＢ１−（ｊ＋１）のセレクタ回路１１−
（ｊ＋１）のＡ入力端子と，ビットＢ１−ｊのＤ−Ｆ／
Ｆ１３−ｊのＤ入力端子とに，分岐して入力される。

【００８５】ビットＢ１−ｊにおいて，Ｄ−Ｆ／Ｆ１３
−ｊのＤ入力端子には，Ｄ−Ｆ／Ｆ１２−ｊのＱ出力信
号が入力され，Ｄ−Ｆ／Ｆ１３−ｊのクロック入力端子
ＣＫには，ＵＰＤＡＴＥ＿ＣＫが入力される。また，Ｄ
−Ｆ／Ｆ１３−ｊのリセット入力端子Ｒには，ＵＰＤＡ
ＴＥ＿ＲＳＴが入力される。ビットＢ１−ｊにおいて，
Ｄ−Ｆ／Ｆ１３−ｊは，ＵＰＤＡＴＥ＿ＣＫに同期して
Ｑ出力信号を生成する。スキャンレジスタ４００におい
て，Ｄ−Ｆ／Ｆ１３−ｊのＱ出力信号は，Ｕｐｄａｔｅ
ｊとしてスキャンレジスタ４００外部に出力される。

【００８６】なお，スキャンレジスタ４００において，
最もＴＤＩ端子側に配されたビットすなわちビットＢ１
−１と最もＴＤＯ端子側に配されたビットすなわちビッ
トＢ１−Ｎとは，以上説明した任意のビットＢ１−ｊと
若干異なる構成を有する。すなわち，ビットＢ１−１の
セレクタ回路１１−１のＡ入力端子には，スキャン入力
端子から入力されたスキャン入力信号ＳＣＡＮ＿ＩＮが
入力され，ビットＢ１−ＮのＤ−Ｆ／Ｆ１２−ＮのＱ出
力信号は，スキャン出力端子からスキャン出力信号ＳＣ
ＡＮ＿ＯＵＴとしてスキャンレジスタ４００外部に出力
される。

【００８７】以上のように構成されたスキャンレジスタ
４００は，基本動作として，Ｃａｐｔｕｒｅ動作とＳｈ
ｉｆｔ動作とＵｐｄａｔｅ動作とを行う。

【００８８】Ｃａｐｔｕｒｅ動作では，セレクタ回路１
１−１〜セレクタ回路１１−ＮのＯ出力信号の論理レベ
ルとしてＣａｐｔｕｒｅ１〜ＣａｐｔｕｒｅＮの論理レ
ベルが選択され，ＳＨＩＦＴ＿ＣＫに同期してＣａｐｔ
ｕｒｅ１〜ＣａｐｔｕｒｅＮがＤ−Ｆ／Ｆ１２−１〜Ｄ
−Ｆ／Ｆ１２−Ｎにラッチされる。すなわち，スキャン
レジスタ４００は，Ｃａｐｔｕｒｅ動作により，Ｃａｐ
ｔｕｒｅデータ（Ｃａｐｔｕｒｅ１〜Ｃａｐｔｕｒｅ
Ｎ）をパラレルに取り込む。このＣａｐｔｕｒｅ動作
は，ＣＡＰＴＵＲＥ＿ＳＥＬの論理レベルが“１”のと
きに行われる。

【００８９】Ｓｈｉｆｔ動作では，セレクタ回路１１−
１〜セレクタ回路１１−ＮのＯ出力信号の論理レベルと
してＳＣＡＮ＿ＩＮないし直前のビットのＤ−Ｆ／Ｆの
Ｑ出力信号の論理レベルが選択され，ＳＨＩＦＴ＿ＣＫ
に同期してＤ−Ｆ／Ｆ１２−１〜Ｄ−Ｆ／Ｆ１２−Ｎに
ラッチされる。スキャンレジスタ４００は，かかるＳｈ
ｉｆｔ動作を自己のビット数に相当する回数行うことに
より，自己のビット数分のＳＣＡＮ＿ＩＮを取り込むこ
とができる。このＳｈｉｆｔ動作は，ＣＡＰＴＵＲＥ＿
ＳＥＬの論理レベルが“０”のときに行われる。

【００９０】Ｕｐｄａｔｅ動作では，Ｄ−Ｆ／Ｆ１２−
１〜Ｄ−Ｆ／Ｆ１２−ＮのＱ出力信号がＵＰＤＡＴＥ＿
ＣＫに同期してＤ−Ｆ／Ｆ１３−１〜Ｄ−Ｆ／Ｆ１３−
Ｎにラッチされる。すなわち，スキャンレジスタ４００
は，Ｕｐｄａｔｅ動作により，内部に保持している全デ
ータをＵｐｄａｔｅデータとしてパラレル出力する。

【００９１】（ＴＡＰコントローラ１４２の状態遷移）
次に，主として，図５を参照しながら，本実施形態にお
けるＴＡＰコントローラ１４２の状態遷移について説明
する。図５に示すように，ＴＡＰコントローラ１４２
は，１６個の状態を持つ。かかるＴＡＰコントローラ１
４２の状態は，ＴＣＫ端子を介して入力されるクロック
信号の立ち上がりに同期し，かつＴＭＳ端子の論理レベ
ルに応じて遷移する。なお，図５では，ＴＭＳ端子の論
理レベルを，状態遷移を示す矢印近辺に付記する。ま
た，ｎＴＲＳＴ端子が論理レベル“０”になると，ＴＡ
Ｐコントローラ１４２は，如何なる状態にあっても，ク
ロック信号ＴＣＫに非同期に状態Ｔｅｓｔ‐Ｌｏｇｉｃ
Ｒｅｓｅｔに移行する。状態Ｔｅｓｔ‐Ｌｏｇｉｃ
Ｒｅｓｅｔへの移行が行われると，ＩＲレジスタ１３０
とＳＣＮレジスタ１３４とＳＣＢＮレジスタ１１０とＰ
ＲＦレジスタ１１２とワードカウンタ１２０とＦＣＲレ
ジスタ１１８とがリセットとされる。

【００９２】図５には，それぞれ図中縦方向に連なる７
個の状態からなる２の状態列が示してある。記号−ＩＲ
を付記した図中右列の状態は，インストラクションスキ
ャンと呼ばれ，ＩＲレジスタ１３０の動作に関係する。
一方，記号−ＤＲを付記した図中左列の状態は，データ
スキャンと呼ばれ，ＩＲレジスタ１３０以外のスキャン
レジスタ１１０，１１２，１１４，１１６，１１８，１
３２，１３４（以下，「データスキャンレジスタ」とい
う。）の動作に関係する。本実施の形態にかかる書き換
え回路１００において，スキャンレジスタ１１０，１１
２，１１４，１１６，１１８，１３０，１３２，１３４
は，図５に示すＴＡＰコントローラ１４２の状態に応じ
て，上述のＣａｐｔｕｒｅ動作，Ｓｈｉｆｔ動作ないし
Ｕｐｄａｔｅ動作の基本動作を行う。

【００９３】例えば，ＩＲレジスタ１３０は，ＴＡＰコ
ントローラ１４２が状態Ｃａｐｔｕｒｅ−ＩＲのとき，
パラレル入力されるＣａｐｔｕｒｅデータの論理レベル
を取り込むＣａｐｔｕｒｅ動作を行う。また，ＩＲレジ
スタ１３０は，ＴＡＰコントローラ１４２が状態Ｓｈｉ
ｆｔ−ＩＲのとき，保持しているビット列を１ビットＴ
ＤＯ端子方向にシフトするＳｈｉｆｔ動作を行う。さら
に，ＩＲレジスタ１３０は，ＴＡＰコントローラ１４２
が状態Ｕｐｄａｔｅ−ＩＲのとき，保持しているビット
列をＵｐｄａｔｅデータとしてパラレル出力するＵｐｄ
ａｔｅ動作を行う。なお，ＩＲレジスタ１３０のＳｈｉ
ｆｔ動作が行われる時には，ＴＡＰコントローラ１４２
の状態Ｓｈｉｆｔ−ＩＲでＩＲレジスタ１３０のビット
長に相当する分の遷移が行われる。

【００９４】また，データスキャンレジスタ１１２，１
１４，１１６，１１８，１３２，１３４は，ＴＡＰコン
トローラ１４２が状態Ｃａｐｔｕｒｅ−ＤＲのとき，パ
ラレル入力されるＣａｐｔｕｒｅデータを取り込むＣａ
ｐｔｕｒｅ動作を行う。また，データスキャンレジスタ
は，ＴＡＰコントローラ１４２が状態Ｓｈｉｆｔ−ＤＲ
のとき，保持しているビット列を１ビットＴＤＯ端子方
向にシフトするＳｈｉｆｔ動作を行う。さらに，データ
スキャンレジスタは，ＴＡＰコントローラ１４２が状態
Ｕｐｄａｔｅ−ＤＲのとき，保持しているビット列をＵ
ｐｄａｔｅデータとしてパラレル出力するＵｐｄａｔｅ
動作を行う。なお，データスキャンレジスタのＳｈｉｆ
ｔ動作が行われる時には，ＴＡＰコントローラ１４２の
状態Ｓｈｉｆｔ−ＤＲでデータスキャンレジスタのビッ
ト長に相当する分の遷移が行われる。

【００９５】なお，図５に示すＴＡＰコントローラ１４
２の状態において，Ｃａｐｔｕｒｅ動作，Ｓｈｉｆｔ動
作ないしＵｐｄａｔｅ動作に関わる状態および状態Ｔｅ
ｓｔ−ＬｏｇｉｃＲｅｓｅｔ以外の状態は，該基本動
作実行のための一時的な状態であり，スキャンレジスタ
１１０，１１２，１１４，１１６，１１８，１３０，１
３２，１３４の動作に特に影響しない。

【００９６】（スキャンレジスタ周辺の回路構成）次
に，図９〜図１２を参照しながら，本実施形態にかかる
書き換え回路１００におけるスキャンレジスタ周辺の回
路構成について説明する。

【００９７】まず，図９には，ＩＲレジスタ１３０周辺
の回路構成を概略的に示す。図９において，ＣＡＰＴＵ
ＲＥ＿ＩＲ，ＳＨＩＦＴ＿ＩＲ，ＵＰＤＡＴＥ＿ＩＲお
よびＴＥＳＴ−ＬＯＧＩＣＲＥＳＥＴは，ＴＡＰコン
トローラ１４２の状態コードであり，それぞれ対応する
状態が図５に示してある。なお，上述のように，ＣＡＰ
ＴＵＲＥ＿ＩＲ，ＳＨＩＦＴ＿ＩＲおよびＵＰＤＡＴＥ
＿ＩＲは，図５右側状態列のインストラクションスキャ
ンに対応する。

【００９８】また，図９において，ＴＣＫはクロック信
号である。さらに，ＢＰ＿ＳＥＬは，図４に示すＢＰレ
ジスタ１３２の選択信号であり，ＳＣＮ＿ＳＥＬは，図
４に示すＳＣＮレジスタ１３４の選択信号である。ま
た，ＳＣＢＮ＿ＳＥＬは，図３に示すＳＣＢＮレジスタ
１１０の選択信号であり，ＩＮＴＥＳＴは，図３に示す
ＰＲＦレジスタ１１２，ＳＥＣＡＤＲレジスタ１１４，
ＤＲレジスタ１１６，ＦＣＲレジスタ１１８の選択信号
である。

【００９９】図９のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩＦ
Ｔ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳＴ
は，それぞれ図８のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩＦ
Ｔ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳＴ
に相当する。また，図９のＳＣＡＮ＿ＩＮは，図８のＳ
ＣＡＮ＿ＩＮに相当し，図９のＳＣＡＮ＿ＯＵＴは，図
８のＳＣＡＮ＿ＯＵＴに相当する。さらに，図９のＣａ
ｐｔｕｒｅデータは，図８のＣａｐｔｕｒｅ１〜Ｃａｐ
ｔｕｒｅＮに相当し，図９のＵｐｄａｔｅデータは，図
８のＵｐｄａｔｅ１〜ＵｐｄａｔｅＮに相当する。

【０１００】図９に示すように，ＩＲレジスタ１３０の
Ｃａｐｔｕｒｅ動作，Ｓｈｉｆｔ動作およびＵｐｄａｔ
ｅ動作は，ＴＡＰコントローラ１４２の状態コードであ
るＣＡＰＴＵＲＥ＿ＩＲ，ＳＨＩＦＴ＿ＩＲ，ＵＰＤＡ
ＴＥ＿ＩＲおよびＴＥＳＴ−ＬＯＧＩＣＲＥＳＴと，
ＴＣＫとによって，制御される。デコーダ回路１３６
は，ＩＲレジスタ１３０のＵｐｄａｔｅデータをデコー
ドして，ＢＰ＿ＳＥＬ，ＳＣＮ＿ＳＥＬ，ＳＣＢＮ＿Ｓ
ＥＬ，ＩＮＴＥＳＴを生成する。

【０１０１】図１０には，データスキャンレジスタ周辺
の基本的な回路構成を概略的に示す。なお，上述のよう
に，データスキャンレジスタとは，ＩＲレジスタ１３０
以外のスキャンレジスタをいう。実際のデータスキャン
レジスタ周辺の回路構成は，図１０に示す回路構成の機
能を省略又は拡張したものである。

【０１０２】図１０において，ＣＡＰＴＵＲＥ＿ＤＲと
ＳＨＩＦＴ＿ＤＲとＵＰＤＡＴＥ＿ＤＲとＴＥＳＴ−Ｌ
ＯＧＩＣＲＥＳＥＴとは，ＴＡＰコントローラ１４２
の状態コードであり，それぞれ対応する状態が図５に示
してある。なお，ＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ＿
ＤＲおよびＵＰＤＡＴＥ＿ＤＲは，図５左側状態列のデ
ータスキャンに対応する。

【０１０３】また，図１０において，ＴＣＫはクロック
信号である。さらに，選択信号Ｘ＿ＳＥＬは，当該デー
タスキャンレジスタの選択信号である。本実施形態にか
かる書き換え回路１００において，選択信号Ｘ＿ＳＥＬ
には，図９に示すＢＰ＿ＳＥＬ，ＳＣＮ＿ＳＥＬ，ＳＣ
ＢＮ＿ＳＥＬおよびＩＮＴＥＳＴ，図１１に示すＰＲＦ
＿ＳＥＬ，ＦＣＲ＿ＳＥＬ，ＳＥＣＡＤＲ＿ＳＥＬおよ
びＤＲ＿ＳＥＬ，図１に示すデコード出力信号Ｓ７等が
ある。

【０１０４】図１０のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩ
ＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳ
Ｔは，それぞれ図８のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩ
ＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳ
Ｔに相当する。また，図１０のＳＣＡＮ＿ＩＮは，図８
のＳＣＡＮ＿ＩＮに相当し，図１０のＳＣＡＮ＿ＯＵＴ
は，図８のＳＣＡＮ＿ＯＵＴに相当する。さらに，図１
０のＣａｐｔｕｒｅデータは，図８のＣａｐｔｕｒｅ１
〜ＣａｐｔｕｒｅＮに相当し，図１０のＵｐｄａｔｅデ
ータは，図８のＵｐｄａｔｅ１〜ＵｐｄａｔｅＮに相当
する。

【０１０５】図１０に示すように，データスキャンレジ
スタのＣａｐｔｕｒｅ動作，Ｓｈｉｆｔ動作およびＵｐ
ｄａｔｅ動作は，基本的に，ＴＡＰコントローラ１４２
の状態コードであるＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ
＿ＤＲ，ＵＰＤＡＴＥ＿ＤＲ，ＴＥＳＴ−ＬＯＧＩＣ
ＲＥＳＥＴと，ＴＣＫと，選択信号Ｘ＿ＳＥＬとによっ
て，制御される。

【０１０６】以上，図１０を参照してデータスキャンレ
ジスタ周辺の基本的な回路構成について説明したが，次
に，図１０に示す回路構成の機能を省略又は拡張したも
のとして構成される実際のデータスキャンレジスタ周辺
の回路構成について，ＳＣＢＮレジスタ１１０周辺の回
路構成とＤＲレジスタ１１６周辺の回路構成とを例に挙
げて説明する。

【０１０７】図１１には，ＳＣＢＮレジスタ１１０周辺
の回路構成を概略的に示す。図１１において，ＣＡＰＴ
ＵＲＥ＿ＤＲとＳＨＩＦＴ＿ＤＲとＵＰＤＡＴＥ＿ＤＲ
とＴＥＳＴ−ＬＯＧＩＣＲＥＳＥＴとは，ＴＡＰコン
トローラ１４２の状態コードであり，それぞれ対応する
状態が図５に示してある。なお，ＣＡＰＴＵＲＥ＿Ｄ
Ｒ，ＳＨＩＦＴ＿ＤＲおよびＵＰＤＡＴＥ＿ＤＲは，図
５左側状態列のデータスキャンに対応する。

【０１０８】また，図１１において，ＴＣＫはクロック
信号である。さらに，ＳＣＢＮ＿ＳＥＬは，図３に示す
ＳＣＢＮレジスタ１１０の選択信号であり，図９に示す
ように，デコーダ回路１３６においてＩＲレジスタ１３
０のＵｐｄａｔｅデータから生成される。さらにまた，
デコード出力信号Ｓ７は，図１に示すレジスタブロック
１０２の選択信号であり，図１および図４に示すよう
に，デコーダ回路１０６においてＳＣＮレジスタ１３４
の出力信号コードＳ６から生成される。

【０１０９】図１１において，ＰＲＦ＿ＳＥＬは，図３
に示すＰＲＦレジスタ１１２の選択信号であり，ＦＣＲ
＿ＳＥＬは，図３に示すＦＣＲレジスタ１１８の選択信
号である。また，ＳＥＣＡＤＲ＿ＳＥＬは，図３に示す
ＳＥＣＡＤＲレジスタ１１４の選択信号であり，ＤＲ＿
ＳＥＬは，図３に示すＤＲレジスタ１１６の選択信号で
ある。

【０１１０】図１１のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩ
ＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳ
Ｔは，それぞれ図８のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩ
ＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫ，ＵＰＤＡＴＥ＿ＲＳ
Ｔに相当する。また，図１１のＳＣＡＮ＿ＩＮは，図８
のＳＣＡＮ＿ＩＮに相当し，図１１のＳＣＡＮ＿ＯＵＴ
は，図８のＳＣＡＮ＿ＯＵＴに相当する。さらに，図１
１のＣａｐｔｕｒｅデータは，図８のＣａｐｔｕｒｅ１
〜ＣａｐｔｕｒｅＮに相当し，図１１のＵｐｄａｔｅデ
ータは，図８のＵｐｄａｔｅ１〜ＵｐｄａｔｅＮに相当
する。

【０１１１】図１１に示すように，ＳＣＢＮレジスタ１
１０のＣａｐｔｕｒｅ動作，Ｓｈｉｆｔ動作およびＵｐ
ｄａｔｅ動作は，ＴＡＰコントローラ１４２の状態コー
ドであるＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ＿ＤＲおよ
びＵＰＤＡＴＥ＿ＤＲと，ＴＣＫと，ＳＣＢＮ＿ＳＥＬ
と，デコード出力信号Ｓ７とによって，制御される。デ
コーダ回路１２４は，ＳＣＢＮレジスタ１１０のＵｐｄ
ａｔｅデータをデコードして，ＰＲＦ＿ＳＥＬ，ＦＣＲ
＿ＳＥＬ，ＳＥＣＡＤＲ＿ＳＥＬ，ＤＲ＿ＳＥＬを生成
する。

【０１１２】図１２には，ＤＲレジスタ１１６周辺の回
路構成を概略的に示す。図１２において，ＣＡＰＴＵＲ
Ｅ＿ＤＲ，ＳＨＩＦＴ＿ＤＲおよびＵＰＤＡＴＥ＿ＤＲ
は，ＴＡＰコントローラ１４２の状態コードであり，そ
れぞれに対応する状態が図５に示してある。なお，図１
２のＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ＿ＤＲおよびＵ
ＰＤＡＴＥ＿ＤＲは，図５左側状態列のデータスキャン
に対応する。

【０１１３】また，図１２において，ＴＣＫはクロック
信号である。さらに，ＤＲ＿ＳＥＬは，図３に示すＤＲ
レジスタ１１６の選択信号であり，図１１に示すように
デコーダ回路１２４においてＳＣＢＮレジスタ１１０の
Ｕｐｄａｔｅデータから生成される。さらにまた，ＩＮ
ＴＥＳＴは，図３に示す，ＤＲレジスタ１１６，ＰＲＦ
レジスタ１１２，ＳＥＣＡＤＲレジスタ１１４，ＦＣＲ
レジスタ１１８の選択信号であり，図９に示すように，
デコーダ回路１３６においてＩＲレジスタ１３０のＵｐ
ｄａｔｅデータから生成される。さらに，デコード出力
信号Ｓ７は，図１に示すレジスタブロック１０２の選択
信号であり，図１および図４に示すように，デコーダ回
路１０６においてＳＣＮレジスタ１３４の出力信号コー
ドＳ６から生成される。

【０１１４】図１２のＣＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩ
ＦＴ＿ＣＫ，ＵＰＤＡＴＥ＿ＣＫは，それぞれ図８のＣ
ＡＰＴＵＲＥ＿ＳＥＬ，ＳＨＩＦＴ＿ＣＫ，ＵＰＤＡＴ
Ｅ＿ＣＫに相当する。なお，図１２には，図８のＵＰＤ
ＡＴＥ＿ＲＳＴに相当する信号を示していない。これ
は，ＤＲレジスタ１１６が，スキャンレジスタ４００に
おいてＤ−Ｆ／Ｆ１３−１〜１３−Ｎの代わりにリセッ
ト入力がないＤ−Ｆ／Ｆを備えた構成と実質的に同一の
構成を有するためである。

【０１１５】また，図１２のＳＣＡＮ＿ＩＮは，図８の
ＳＣＡＮ＿ＩＮに相当し，図１２のＳＣＡＮ＿ＯＵＴ
は，図８のＳＣＡＮ＿ＯＵＴに相当する。さらに，図１
２のＣａｐｔｕｒｅデータは，図８のＣａｐｔｕｒｅ１
〜ＣａｐｔｕｒｅＮに相当し，図１２のＵｐｄａｔｅデ
ータは，図８のＵｐｄａｔｅ１〜ＵｐｄａｔｅＮに相当
する。

【０１１６】図１２に示すように，ＤＲレジスタ１１６
のＣａｐｔｕｒｅ動作，Ｓｈｉｆｔ動作およびＵｐｄａ
ｔｅ動作は，ＴＡＰコントローラ１４２の状態コードで
あるＣＡＰＴＵＲＥ＿ＤＲ，ＳＨＩＦＴ＿ＤＲおよびＵ
ＰＤＡＴＥ＿ＤＲと，ＴＣＫと，ＤＲ＿ＳＥＬと，ＩＮ
ＴＥＳＴと，デコード出力信号Ｓ７とよって，制御され
る。

【０１１７】（マルチプレクサ１２６，１２８周辺の回
路構成）次に，図１３を参照しながら，レジスタブロッ
ク１０２のマルチプレクサ１２６，１２８周辺の回路構
成について説明する。なお，図１３には，マルチプレク
サ１２６，１２８周辺の回路構成を概略的に示す。図１
３において，ＳＨＩＦＴ＿ＤＲおよびＥＸＩＴ１＿ＤＲ
は，ＴＡＰコントローラ１４２の状態コードであり，そ
れぞれ対応する状態が図５に示してある。なお，図１３
のＳＨＩＦＴ＿ＤＲおよびＥＸＩＴ１＿ＤＲは，図５左
側状態列のデータスキャンに対応する。

【０１１８】また，図１３において，ＩＮＴＥＳＴは，
ＰＲＦレジスタ１１２，ＳＥＣＡＤＲレジスタ１１４，
ＤＲレジスタ１１６，ＦＣＲレジスタ１１８の選択信号
であり，ＳＣＢＮ＿ＳＥＬは，ＳＣＢＮレジスタ１１０
の選択信号である。なお，ＩＮＴＥＳＴおよびＳＣＢＮ
＿ＳＥＬは，図９に示すように，デコーダ回路１３６に
おいてＩＲレジスタ１３０のＵｐｄａｔｅデータから生
成される。

【０１１９】さらにまた，ＦＣＲ＿ＳＥＬは，ＦＣＲレ
ジスタ１１８の選択信号であり，ＤＲ＿ＳＥＬは，ＤＲ
レジスタ１１６の選択信号である。ＳＥＣＡＤＲ＿ＳＥ
Ｌは，ＳＥＣＡＤＲレジスタ１１４の選択信号であり，
ＰＲＦ＿ＳＥＬは，ＰＲＦレジスタ１１２の選択信号で
ある。なお，ＦＣＲ＿ＳＥＬ，ＤＲ＿ＳＥＬ，ＳＥＣＡ
ＤＲ＿ＳＥＬおよびＰＲＦ＿ＳＥＬは，図１１に示すよ
うに，デコーダ回路１２４においてＳＣＢＮレジスタ１
１０のＵｐｄａｔｅデータから生成される。

【０１２０】図１３に示すように，マルチプレクサ１２
６は，ＳＨＩＦＴ＿ＤＲ，ＥＸＩＴ１＿ＤＲと，ＦＣＲ
＿ＳＥＬ，ＤＲ＿ＳＥＬ，ＳＥＣＡＤＲ＿ＳＥＬ，ＰＲ
Ｆ＿ＳＥＬとによって，制御される。そして，マルチプ
レクサ１２６は，ＴＡＰコントローラ１４２がデータス
キャンのときに，ＦＣＲレジスタ１１８のＳＣＡＮ＿Ｏ
ＵＴ，ＤＲレジスタ１１６のＳＣＡＮ＿ＯＵＴ，ＳＥＣ
ＡＤＲレジスタ１１４のＳＣＡＮ＿ＯＵＴまたはＰＲＦ
レジスタ１１２のＳＣＡＮ＿ＯＵＴのいずれかをマルチ
プレクサ１２８に向けて出力する。

【０１２１】また，マルチプレクサ１２８は，ＳＨＩＦ
Ｔ＿ＤＲ，ＥＸＩＴ１＿ＤＲと，ＩＮＴＥＳＴ，ＳＣＢ
Ｎ＿ＳＥＬとによって，制御される。そして，マルチプ
レクサ１２８は，ＴＡＰコントローラ１４２がデータス
キャンのときに，ＳＣＢＮレジスタ１１０のＳＣＡＮ＿
ＯＵＴまたはデコーダ回路１２６の出力信号２１１を，
出力信号Ｓ８として後段のマルチプレクサ１３８に向け
て出力する。

【０１２２】（マルチプレクサ１３８周辺の回路構成）
次に，図１４を参照しながら，ＴＡＰ回路１０４におけ
るマルチプレクサ１３８周辺の回路構成について説明す
る。なお，図１４には，マルチプレクサ１３８周辺の回
路構成を概略的に示す。図１４において，ＳＨＩＦＴ＿
ＩＲ，ＥＸＩＴ１＿ＩＲ，ＳＨＩＦＴ＿ＤＲおよびＥＸ
ＩＴ１＿ＤＲは，ＴＡＰコントローラ１４２の状態コー
ドであり，それぞれ対応する状態が図５に示してある。
なお，図１４のＳＨＩＦＴ＿ＩＲおよびＥＸＩＴ１＿Ｉ
Ｒは，図５右側状態列のインストラクションスキャンに
対応し，図１４のＳＨＩＦＴ＿ＤＲおよびＥＸＩＴ１＿
ＤＲは，図５左側状態列のデータスキャンに対応する。

【０１２３】また，図１４において，ＴＣＫはクロック
信号である。さらに，ＢＰ＿ＳＥＬは，ＢＰレジスタ１
３２の選択信号であり，図９に示すように，デコーダ回
路１３６においてＩＲレジスタ１３０のＵｐｄａｔｅデ
ータから生成される。さらに，ＳＣＮ＿ＳＥＬは，ＳＣ
Ｎレジスタ１３４の選択信号であり，図９に示すよう
に，デコーダ回路１３６においてＩＲレジスタ１３０の
Ｕｐｄａｔｅデータから生成される。入力信号Ｓ８は，
図１に示すレジスタブロック１０２の出力信号，より詳
細には図３に示すマルチプレクサ１２８の出力信号であ
る。

【０１２４】図１４に示すように，マルチプレクサ１３
８は，ＳＨＩＦＴ＿ＩＲ，ＥＸＩＴ１＿ＩＲ，ＳＨＩＦ
Ｔ＿ＤＲ，ＥＸＩＴ１＿ＤＲと，ＢＰ＿ＳＥＬ，ＳＣＮ
＿ＳＥＬとによって，制御される。そして，マルチプレ
クサ１３８は，ＴＡＰコントローラ１４２がインストラ
クションスキャンのときに，ＩＲレジスタ１３０のＳＣ
ＡＮ＿ＯＵＴをラッチ１４０に向けて出力する。マルチ
プレクサ１３８は，ＴＡＰコントローラ１４２がデータ
スキャンのときに，ＢＰレジスタ１３２のＳＣＡＮ＿Ｏ
ＵＴ，ＳＣＮレジスタ１３４のＳＣＡＮ＿ＯＵＴまたは
入力信号Ｓ８（図１，図３，図１３参照）のいずれかを
ラッチ１４０に向けて出力する。ラッチ１４０は，マル
チプレクサ１３８の出力信号を，ＴＣＫに合わせて位相
調整し，ＴＤＯ端子に向けて出力する。

【０１２５】（書き換え回路の操作）以上のように構成
された書き換え回路１００では，外部入力端子であるＴ
ＤＩ端子，ＴＣＫ端子，ＴＭＳ端子，ｎＴＲＳＴ端子を
介して，スキャンレジスタ１１０，１１２，１１４，１
１６，１１８，１３０，１３２，１３４へのアクセスが
行われる。すなわち，書き換え回路１００は，上記外部
端子を介して操作することができる。そして，フラッシ
ュメモリ１５０に関するパラメータや書き換え回路１０
０の動作状況等は，外部出力端子であるＴＤＯ端子から
出力される信号を解読することにより，ＬＳＩ外部にお
いて認識することができる。

【０１２６】図６には，書き換え回路１００のインスト
ラクションコードの要約を示す。図６に示すように，書
き換え回路１００において，ＢＰレジスタ１３２とＳＣ
Ｎレジスタ１３４とＳＣＢＮレジスタ１１０とには，そ
れぞれ専用のインストラクションコードが割り当てられ
ている。対して，ＰＲＦレジスタ１１２とＦＣＲレジス
タ１１８とＳＥＣＡＤＲレジスタ１１４とＤＲレジスタ
１１６とには，共通のインストラクションコード，ＩＮ
ＴＥＳＴコードが割り当てられている。さらに，ＩＮＴ
ＥＳＴコードが割り当てられているＰＲＦレジスタ１１
２とＦＣＲレジスタ１１８とＳＥＣＡＤＲレジスタ１１
４とＤＲレジスタ１１６とには，それぞれＳＣＢＮレジ
スタ１１０に設定される所定のコード（以下，「ＳＣＢ
Ｎコード」という。）が割り当てられている。かかるイ
ンストラクションコードおよびＳＣＢＮコードは，ＴＤ
Ｉ端子から書き換え回路１００に入力される。

【０１２７】本実施形態にかかる書き換え回路１００に
おいて，インストラクションコードは，ＩＲレジスタ１
３０のＳｈｉｆｔ動作により，ＩＲレジスタ１３０に取
り込まれる。ここで，ＩＲレジスタ１３０のＳｈｉｆｔ
動作は，図５に示すようにＴＭＳ端子の論理レベルを操
作してＴＡＰコントローラ１４２を状態Ｓｈｉｆｔ−Ｉ
Ｒに遷移させた場合に行われる。

【０１２８】ＩＲレジスタ１３０に取り込まれた当該イ
ンストラクションコードは，ＩＲレジスタ１３０のＵｐ
ｄａｔｅ動作により，ＩＲレジスタ１３０からデコーダ
回路１３６に送られる。ここで，ＩＲレジスタ１３０の
Ｕｐｄａｔｅ動作は，図５に示すようにＴＭＳ端子の論
理レベルを操作してＴＡＰコントローラ１４２を状態Ｕ
ｐｄａｔｅ−ＩＲに遷移させた場合に行われる。

【０１２９】デコーダ回路１３６は，ＩＲレジスタ１３
０から送られてきたインストラクションコードを解読
し，当該インストラクションコードに対応するデータス
キャンレジスタの選択信号を生成する。その結果，当該
インストラクションコードがＩＮＴＥＳＴコード以外の
場合には，当該インストラクションコードに対応するデ
ータスキャンレジスタが選択される。

【０１３０】書き換え回路１００において，ＳＣＢＮコ
ードは，ＳＣＢＮレジスタ１１０が選択されている状態
で入力される。

【０１３１】当該ＳＣＢＮコードは，ＳＣＢＮレジスタ
のＳｈｉｆｔ動作により，ＳＣＢＮレジスタ１１０に取
り込まれる。ここで，ＳＣＢＮレジスタ１１０のＳｈｉ
ｆｔ動作は，図５に示すようにＴＭＳ端子の論理レベル
を操作してＴＡＰコントローラ１４２を状態Ｓｈｉｆｔ
＿ＤＲに遷移させた場合に行われる。

【０１３２】ＳＣＢＮレジスタ１１０に取り込まれた当
該ＳＣＢＮコードは，ＳＣＢＮレジスタ１１０のＵｐｄ
ａｔｅ動作によりデコーダ回路１２４に送られる。ここ
で，ＳＣＢＮレジスタ１１０のＵｐｄａｔｅ動作は，図
５に示すようにＴＭＳ端子の論理レベルを操作してＴＡ
Ｐコントローラ１４２を状態Ｕｐｄａｔｅ−ＤＲに遷移
させた場合に行われる。

【０１３３】デコーダ回路１２４は，ＳＣＢＮレジスタ
１１０から送られてきたＳＣＢＮコードを解読し，当該
ＳＣＢＮコードに対応するデータスキャンレジスタの選
択信号を生成する。その結果，さらにＩＲレジスタ１３
０のＳｈｉｆｔ動作およびＵｐｄａｔｅ動作を介して当
該データスキャンレジスタにＩＮＴＥＳＴコードを作用
させることにより，当該データスキャンレジスタが選択
されることとなる。

【０１３４】以上説明したように所定のデータスキャン
レジスタが選択されると，外部端子ＴＣＫ，ＴＤＩ端
子，ＴＭＳ端子，ｎＴＲＳＴ端子を介して，当該データ
スキャンレジスタへのアクセスが可能となるとともに，
外部端子ＴＤＯ端子を介して，当該データスキャンレジ
スタの状態が認識可能となる。

【０１３５】（書き換え動作）以下に，書き換え回路１
００によるフラッシュメモリ１５０のデータ書き換え動
作（いわゆるプログラミング動作）およびその操作手順
について説明する。

【０１３６】ＴＡＰコントローラ・ワードカウンタの初
期化；まず，ｎＴＲＳＴ端子を一旦論理レベル“０”に
することにより，ＴＡＰコントローラ１４２をＴｅｓｔ
−ＬｏｇｉｃＲｅｓｅｔ状態に初期化するとともに，
ワードカウンタ１２０を初期化する。

【０１３７】レジスタブロックの選択；次に，ＴＤＩ端
子からＳＣＡＮ＿Ｎコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせるこ
とにより，ＳＣＮレジスタ１３４を選択する。次に，Ｔ
ＤＩ端子から所定のコードを入力し，ＳＣＮレジスタ１
３４にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる
ことにより，ＳＣＮレジスタ１３４の出力信号コードＳ
６を確定する。これによって，デコーダ回路１０６が出
力信号コードＳ６をデコードし，デコーダ回路１０６か
ら所定の論理レベルのデコード出力信号Ｓ７が出力され
ることにより，レジスタブロック１０２が選択される。
結果として，レジスタブロック１０２内部のスキャンレ
ジスタが選択可能となる。

【０１３８】ＰＲＦレジスタのＣａｐｔｕｒｅデータの
読み出しおよび書き込み許可：次に，ＴＤＩ端子からＳ
ＣＡＮ＿ＢＮコードを入力し，ＩＲレジスタ１３０にＳ
ｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせることによ
り，ＳＣＢＮレジスタ１１０を選択する。次に，ＴＤＩ
端子からＳＣＢＮコードであるコード“００００”を入
力し，ＳＣＢＮレジスタ１１０にＳｈｉｆｔ動作とＵｐ
ｄａｔｅ動作とを行わせる。さらに，ＴＤＩ端子からイ
ンストラクションコードであるＩＮＴＥＳＴコードを入
力し，ＩＲレジスタ１３０にＳｈｉｆｔ動作とＵｐｄａ
ｔｅ動作とを行わせる。結果として，ＰＲＦレジスタ１
１２が選択される。ここで，ＰＲＦレジスタ１１２にＣ
ａｐｔｕｒｅ動作とＳｈｉｆｔ動作とを行わせることに
より，ＴＤＯ端子からＰＲＦレジスタ１１２のＣａｐｔ
ｕｒｅデータを得ることができる。さらにまた，ＰＲＦ
レジスタ１１２のＵｐｄａｔｅ動作によりｗｒｅｎフラ
グをセットする。かかるｗｒｅｎフラグにより，後のＤ
Ｒレジスタ１１６のＵｐｄａｔｅ動作がセクタバッファ
１５８への書き込み動作となる制御信号Ｓ４を生成する
ことができる。

【０１３９】上述のように，ＰＲＦレジスタ１１２のＣ
ａｐｔｕｒｅコードには，フラッシュメモリ１５０の記
憶容量，セクタサイズ，デ−タ転送幅などを予めコード
化したものが含まれている。したがって，かかるＰＲＦ
レジスタ１１２のＣａｐｔｕｒｅデータを解読すること
により，フラッシュメモリ１５０に関するパラメータを
検出することができる。

【０１４０】ＬＳＩ外部に接続されたＨＯＳＴ装置，す
なわちフラッシュライタは，かかるフラッシュメモリ１
５０に関するパラメータに応じて，ＳＥＣＡＤＲレジス
タ１１４およびＤＲレジスタ１１６のビット数とワード
カウンタ１２０のビット数とを特定することができる。
フラッシュライタは，これらスキャンレジスタおよびワ
ードカウンタ１２０のビット数を考慮して，以後のＳＥ
ＣＡＤＲレジスタ１１４やＤＲレジスタ１１６に対する
アクセスを行うことができる。

【０１４１】アドレス信号の生成：次に，再度，ＴＤＩ
端子からＳＣＡＮ＿ＢＮコードを入力し，ＩＲレジスタ
１３０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせ
ることにより，ＳＣＢＮレジスタ１１０を選択する。次
に，ＴＤＩ端子から前回とは異なるＳＣＢＮコードであ
るコード“００１０”を入力し，ＳＣＢＮレジスタ１１
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる。
さらに，ＴＤＩ端子からＩＮＴＥＳＴコードを入力し，
ＩＲレジスタ１３０にＳｈｉｆｔ動作とＵｐｄａｔｅ動
作とを行わせる。結果として，ＳＥＣＡＤＲレジスタ１
１４が選択される。

【０１４２】ここで，ＴＤＩ端子から所定のプログラム
開始アドレスのセクタアドレスコードＡ［ｍ−１：ｎ］
を入力し，ＳＥＣＡＤＲレジスタ１１４にＳｈｉｆｔ動
作とＵｐｄａｔｅ動作とを行わせることにより，アドレ
ス信号Ｓ１にセクタアドレスコードＡ［ｍ−１：ｎ］を
設定する。ワードカウンタ１２０は，ｎＴＲＳＴ端子の
論理レベル“０”が印加された時点で初期状態を示して
いるため，このとき，アドレス信号Ｓ１のワードアドレ
スコードＡ［ｎ−１：０］も確定している。

【０１４３】フラッシュメモリ内部のセクタバッファへ
の書き込みデータ信号の書き込み：次に，再度，ＴＤＩ
端子からＳＣＡＮ＿ＢＮコードを入力し，ＩＲレジスタ
１３０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせ
ることにより，ＳＣＢＮレジスタ１１０を選択する。次
に，ＴＤＩ端子から前回とは異なるＳＣＢＮコードであ
るコード“０１００”を入力し，ＳＣＢＮレジスタ１１
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる。
さらに，ＴＤＩ端子からＩＮＴＥＳＴコードを入力し，
ＩＲレジスタ１３０にＳｈｉｆｔ動作およびＵｐｄａｔ
ｅ動作を行わせる。結果として，ＤＲレジスタ１１６が
選択される。

【０１４４】ここで，ＴＤＩ端子からＤＲレジスタ１１
６のデータ転送幅であるビット数分のコードを入力し，
ＤＲレジスタ１１６にＳｈｉｆｔ動作とＵｐｄａｔｅ動
作を行わせることにより，当該コードを順次セクタバッ
ファ１５８の指定ワード位置に記憶させる。このＤＲレ
ジスタ１１６へのアクセスは，セクタバッファ１５８お
よびワードカウンタ１２０のビット数に相当する回数繰
り返す。結果として，セクタバッファ１５８およびワー
ドカウンタ１２０のビット数に相当するワード数分のワ
ードデータが，セクタバッファ１５８の指定ワード位置
に記憶される。

【０１４５】この時，ＤＲレジスタ１１６がＵｐｄａｔ
ｅ動作を行うたびに，ワードカウンタ１２０は＋１カウ
ントアップを行う。かかるワードカウンタ１２０のカウ
ントアップにより，セクタアドレスを基準としたアドレ
ス信号Ｓ１のアドレスコードの＋１カウントアップが可
能となり，セクタバッファ１５８のワード記憶位置を更
新することができる。

【０１４６】このようにして，所定のセクタサイズ分の
ワードデータをセクタバッファ１５８に格納した後，再
び，ＳＣＢＮレジスタ１１０の操作によりＦＣＲレジス
タ１１８を選択する。そして，ＦＣＲレジスタ１１８を
介して制御回路１６０に指示を与え，セクタバッファ１
５８に記憶した全データをメモリセルアレイ１５２の選
択されたセクタに一括して書き込ませる動作をフラッシ
ュメモリ１５０に指示する。

【０１４７】ここで，セクタバッファ１５８が記憶した
データをメモリセルアレイ１５２の所定セクタに書き込
む動作は，制御回路１６０により，所定のセクタの一括
消去後に自動的に行われる。いわゆる自動消去つきプロ
グラム動作である。なお，制御信号Ｓ４は，ＤＲレジス
タ１１６によるワードデータのＵｐｄａｔｅ動作をトリ
ガとして生成される。制御信号Ｓ４は，例えばライトパ
ルスとして生成することができる。

【０１４８】スティタス信号の確認：ＦＣＲレジスタ１
１８に未定義のコード（ＮｏＯｐｅｒａｔｉｏｎ）を
ＴＤＩ端子から入力し，Ｃａｐｔｕｒｅ動作，Ｓｈｉｆ
ｔ動作，Ｕｐｄａｔｅ動作をＦＣＲレジスタ１１８のビ
ット数分繰り返す。この時，ＦＣＲレジスタ１１８にＣ
ａｐｔｕｒｅ動作時に取り込まれたフラッシュメモリ１
５０のスティタス信号Ｓ５は，ＴＤＯ端子から出力さ
れ，ＬＳＩ外部において認識することができる。ＬＳＩ
外部で認識されるスティタス信号Ｓ５の論理状態がフラ
ッシュメモリ１５０内部における不揮発性操作たる消去
動作および書き込み動作が完了したことを示すまで，か
かるＦＣＲレジスタ１１８への操作を反復する。

【０１４９】（読み出し操作）以下に，書き換え回路１
００によるフラッシュメモリ１５０のデータ読み出し動
作およびその操作手順について説明する。

【０１５０】ＴＡＰコントローラ・ワードカウンタの初
期化：まず，ｎＴＲＳＴ端子を一旦論理レベル“０”に
することにより，ＴＡＰコントローラ１４２をＴｅｓｔ
−ＬｏｇｉｃＲｅｓｅｔ状態に初期化するとともに，
ワードカウンタ１２０を初期化する。さらに，ＰＲＦレ
ジスタ１１２のｗｒｅｎフラグは初期化されている。

【０１５１】レジスタブロックの選択：次に，ＴＤＩ端
子からＳＣＡＮ＿Ｎコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせるこ
とにより，ＳＣＮレジスタ１３４を選択する。次に，Ｔ
ＤＩ端子から所定のコードを入力し，ＳＣＮレジスタ１
３４にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる
ことにより，ＳＣＮレジスタ１３４の出力信号コードＳ
６を確定する。これによって，デコーダ回路１０６が出
力信号コードＳ６をデコードし，デコーダ回路１０６か
ら所定の論理レベルのデコード出力信号Ｓ７が出力され
ることにより，レジスタブロック１０２が選択される。
結果として，レジスタブロック１０２内部のスキャンレ
ジスタが選択可能となる。

【０１５２】アドレス信号の生成：その後，ＴＤＩ端子
からＳＣＡＮ＿ＢＮコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせるこ
とにより，ＳＣＢＮレジスタ１１０を選択する。次に，
ＴＤＩ端子からＳＣＢＮコードであるコード“００１
０”を入力し，ＳＣＢＮレジスタ１１０にＳｈｉｆｔ動
作とＵｐｄａｔｅ動作とを行わせる。さらに，ＴＤＩ端
子からＩＮＴＥＳＴコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる。
結果として，ＳＥＣＡＤＲレジスタ１１４が選択され
る。

【０１５３】ここで，ＴＤＩ端子から所定の読み出し開
始アドレスのセクタアドレスコードＡ［ｍ−１：ｎ］を
入力し，ＳＥＣＡＤＲレジスタ１１４にＳｈｉｆｔ動作
とＵｐｄａｔｅ動作とを行わせることにより，アドレス
信号Ｓ１にセクタアドレスコードＡ［ｍ−１：ｎ］を設
定する。ワードカウンタ１２０は，ｎＴＲＳＴ端子の論
理レベル“０”が印加された時点で初期状態を示してい
るため，このときには，アドレス信号Ｓ１のワードアド
レスコードＡ［ｎ−１：０］も確定している。

【０１５４】フラッシュメモリからの読み出しデータ信
号の読み出し：次に，再度，ＴＤＩ端子からＳＣＡＮ＿
ＢＮコードを入力し，ＩＲレジスタ１３０にＳｈｉｆｔ
動作とＵｐｄａｔｅ動作とを行わせることにより，ＳＣ
ＢＮレジスタ１１０を選択する。次に，ＴＤＩ端子から
前回とは異なるＳＣＢＮコードであるコード“０１０
０”を入力し，ＳＣＢＮレジスタ１１０にＳｈｉｆｔ動
作とＵｐｄａｔｅ動作とを行わせる。さらに，ＴＤＩ端
子からＩＮＴＥＳＴコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作およびＵｐｄａｔｅ動作を行わせ
る。結果として，ＤＲレジスタ１１６が選択される。

【０１５５】ここで，選択されたＤＲレジスタ１１６に
Ｃａｐｔｕｒｅ動作を行わせることにより，ＤＲレジス
タ１１６に読み出しデータ信号Ｓ２が取り込まれる。そ
して，ＤＲレジスタ１１６にＳｈｉｆｔ動作とＵｐｄａ
ｔｅ動作とを行わせることにより，ＤＲレジスタ１１６
のビット数分ずつ読み出しデータ信号Ｓ２をＴＤＯ端子
から出力することができる。以上のようにＤＲレジスタ
１１６にＣａｐｔｕｒｅ動作とＳｈｉｆｔ動作とＵｐｄ
ａｔｅ動作とを必要なワード数分行わせることにより，
必要なワード数分のワードデータをＴＤＯ端子から出力
することができる。かかるワードデータは，外部のＨＯ
ＳＴ装置であるフラッシュライタで読み込むことができ
る。

【０１５６】この時，ＤＲレジスタ１１６にスキャンデ
ータをＵｐｄａｔｅするたびにワードカウンタ１２０は
＋１のカウントアップを行い，アドレス信号Ｓ１のアド
レスコードがセクタアドレスを基準として＋１カウント
アップし，メモリセルアレイ１５２の当該セクタのワー
ド記憶位置がワードカウンタ１２０の＋１カウントアッ
プに従って順次更新される。

【０１５７】このようにして，メモリセルアレイ１５２
における所定のセクタアドレスの，所定のワード数分の
ワードデータが，ＴＤＯ端子から読み出される。

【０１５８】ＤＲレジスタ１１６にフラッシュメモリ１
５０からの読み出しデータ信号Ｓ２の信号コードが取り
込まれる操作は，制御信号Ｓ４が読み出し状態のＣａｐ
ｔｕｒｅ動作であり，かつＴＡＰコントローラ１４２の
状態Ｃａｐｔｕｒｅ−ＤＲにおけるクロック信号ＴＣＫ
の１パルス期間で行われる。ｗｒｅｎフラグが初期状態
であれば，フラッシュメモリ１５０は制御信号Ｓ４によ
り常に読み出し状態にあり，Ｕｐｄａｔｅ動作からＣａ
ｐｔｕｒｅ動作までの時間はＴＣＫの数パルス分であ
り，フラッシュメモリ１５０の読み出しのアクセス時間
に十分な時間である。したがって，かかる時間内に，Ｄ
Ｒレジスタ１１６のＣａｐｔｕｒｅ動作が正しく行わ
れ，ＴＤＩ端子とＴＤＯ端子との間の所定のＳｈｉｆｔ
動作回数分で１ワード分の読み出し動作が完了する。な
お，通常ＴＣＫは，１ＭＨｚ以下の周波数であり，ＴＣ
Ｋの１パルス期間は，フラッシュメモリ１５０の読み出
しアクセス時間に比べて十分に長い。

【０１５９】（効果）（１）以上説明したように，本実施形態によれば，読み
出しデータ信号Ｓ２の読み出し操作のためのパルス信号
である制御信号Ｓ４は，フラッシュメモリ１５０に対す
るプログラムデータの入出力レジスタとしてのＤＲレジ
スタ１１６において，ＴＡＰコントローラ１４２の状態
遷移のうちのデータレジスタスキャン中に固定され，状
態Ｃａｐｔｕｒｅ−ＤＲにおけるＴＣＫの１パルス期間
で取り込まれる。また，書き込みデータ信号Ｓ３の書き
込み操作のための制御信号Ｓ４は，ＴＡＰコントローラ
１４２のＵｐｄａｔｅ−ＤＲにおけるＴＣＫの１パルス
期間で，生成される。したがって，従来例のように，１
本の制御信号パルスを生成するのに，そのスキャンレジ
スタビットを含む，ＴＤＩ端子とＴＤＯ端子との間のス
キャンレジスタを何度もＳｈｉｆｔし，かつ何度もＵｐ
ｄａｔｅする必要がなくなる。結果として，本実施形態
によれば，フラッシュメモリ１５０の１ワード分のアク
セス時間が従来例の場合に比べて速くなる。

【０１６０】（２）また，本実施形態にかかる書き換え
回路１００では，セクタバッファ１５８にデータを設定
するスキャンレジスタとして，またフラッシュメモリ１
５０の読み出しデータ信号Ｓ２を検知する専用のスキャ
ンレジスタとして，ＤＲレジスタ１１６が設けられてい
る。したがって，従来例で説明したようなＴＤＩ端子と
ＴＤＯ端子との間には読み出しデータ信号Ｓ２のビット
幅分以外の余分なスキャンビットが存在しないため，Ｄ
Ｒレジスタ１１６のアクセスの際に余分なＳｈｉｆｔ動
作を行う必要がない。結果として，本実施形態によれ
ば，セクタサイズ分のＤＲレジスタ１１６の操作の繰り
返しにもかかわらず，セクタバッファ１５８へのアクセ
スが従来例の場合に比べて速くなる。

【０１６１】（３）また，本実施形態にかかる書き換え
回路１００には，フラッシュメモリ１５０の記憶容量，
セクタ長およびデータ幅などのフラッシュメモリ１５０
の動作を指定するためのパラメータが予めＣａｐｔｕｒ
ｅ値として設定されたスキャンレジスタであるＰＲＦレ
ジスタ１１２を設けられている。したがって，ＬＳＩ外
部からフラッシュライタによるアクセスを行う際にＰＲ
Ｆレジスタ１１２のＣａｐｔｕｒｅ値を読み出し，スキ
ャン出力コードを解読することにより，レジスタブロッ
ク１０２に存在するそれぞれのスキャンレジスタのビッ
ト長を確定できる。結果として，本実施形態によれば，
フラッシュライタのアクセス方法をＬＳＩに内蔵された
個々のフラッシュメモリの種別に適合したアクセス方法
に訂正できることになる。

【０１６２】これにより，任意のフラッシュライタをフ
ラッシュメモリを内蔵したＬＳＩに接続した場合，フラ
ッシュメモリの個々のパラメータ値を，当該フラッシュ
ライタが予め知らなくても，ＰＲＦレジスタ１１２のＣ
ａｐｔｕｒｅ情報に基づく当該フラッシュメモリに適合
したアクセス方法を確立することが可能となる。したが
って，本実施形態によれば，任意のフラッシュライタで
記億容量，セクタ長およびデータ幅等の異なる様々なフ
ラッシュメモリのデータ書き換えに対応することができ
る。

【０１６３】（４）また，本実施形態にかかる書き換え
回路１００では，ＳＣＮレジスタ１３４を内蔵するＴＡ
Ｐ回路１０４と，デコーダ回路１０６の選択出力によっ
て，レジスタブロック１０２に含まれるスキャンレジス
タの経路を選択許可および動作を許可するようになって
いる。したがって，本実施形態によれば，デコーダ回路
１０６の選択出力および選択コードの追加により，レジ
スタブロック１０２およびフラッシュメモリ１５０の対
を任意に選択できるという効果およびレジスタブロック
１０２とフラッシュメモリ１５０の対を２つ以上一つの
ＬＳＩに内蔵し，１つのＴＡＰ回路１０４により制御で
きる。

【０１６４】（５）さらに，本実施形態によれば，ＬＳ
Ｉに内蔵されるフラッシュメモリのデータ書き換え操作
が，ＴＣＫ，ＴＭＳ端子，ＴＤＩ端子，ＴＤＯ端子，ｎ
ＴＲＳＴ端子の“ＩＥＥＥｓｔｄ．１１４９．１”に
より規定されたインタフェースで可能となる。したがっ
て，本実施形態によれば，ＬＳＩ内部にＭＣＵコアモジ
ュールおよびそのデバッグ機能回路と共に内蔵すること
ができ，１つのインタフェースでＭＣＵコアのプログラ
ムデバッグ操作と，フラッシュメモリへのデータ書換え
が可能である。

【０１６５】（６）また，本実施形態によれば，ＭＣＵ
コアのフラッシュメモリに対するアクセスに影響されず
に当該フラッシュメモリのデータ書き換えが可能とな
る。

【０１６６】（７）さらに，本実施形態によれば，ＰＲ
Ｆレジスタ１１２のＣａｐｔｕｒｅ値として予め設定さ
れた情報を読み取ることにより，フラッシュライタが，
フラッシュメモリの構造によりビット数が異なるスキャ
ンレジスタのアクセスに対して，随時，適合するアクセ
スが可能となる。したがって，不揮発性記憶回路フラッ
シュメモリ１５０のセクタサイズにフラッシュライタの
アクセスの仕方による制限が無くなり，不揮発性記憶回
路のアレイ構成を自由に決めることができる。

【０１６７】（８）さらにまた，“ＩＥＥＥｓｔｄ．
１１４９．１”ではＩＲレジスタ１３０のビット数が規
定されていないため，本実施形態では，ＩＲレジスタ１
３０のビット数が少なくてＩＲレジスタ１３０で使用可
能な命令数が少ない場合でも，レジスタブロック１０２
に必要な命令数は，ＩＮＴＥＳＴコードおよびＳＣＡＮ
＿ＢＮコードの２つで良い。したがって，本実施形態に
よれば，レジスタブロック１０２内部の設計の自由度が
確保できる。

【０１６８】（第２実施形態）図１５〜図１７を参照し
ながら，第２実施形態について説明する。ここで，図１
５は，本実施形態にかかる書き換え回路２００全体の概
略構成を示すブロック図である。また，図１６は，本実
施形態にかかるＴＡＰ回路２０４の概略構成を示すブロ
ック図である。さらに，図１７には，書き換え回路２０
０に作用させるインストラクションの要約を示す。

【０１６９】（書き換え回路の構成）本実施形態にかか
る書き換え回路２００は，ＴＡＰ回路の構成において，
上記第１実施形態にかかる書き換え回路１００と相違す
る。すなわち，図１６に示すように，本実施形態にかか
るＴＡＰ回路２０４は，実質的に，図３に示す上記第１
実施形態にかかるＴＡＰ回路１０４からＳＣＮレジスタ
１３４を削除した構成を有する。かかる相違に伴い，本
実施形態にかかる書き換え回路２００は，図１５に示す
ように，図１に示す上記第１実施形態にかかるデコーダ
回路１０６を備えていない。

【０１７０】本実施形態にかかる書き換え回路２００
は，他の構成において，上記第１実施形態にかかる書き
換え回路１００と実質的に一致する。そこで，書き換え
回路２００の他の構成については説明を省略する。

【０１７１】（書き換え回路の操作）次に，以上のよう
に構成された書き換え回路２００の操作について説明す
る。本実施形態にかかる書き換え回路２００の操作は，
上記第１実施形態にかかる書き換え回路１００の操作と
同様に，ＴＤＩ端子，ＴＣＫ端子，ＴＭＳ端子，ｎＴＲ
ＳＴ端子を介して行われる。また，フラッシュメモリ１
５０に関するパラメータや書き換え回路２００の動作状
況等は，外部出力端子であるＴＤＯ端子から出力される
信号を解読することにより，ＬＳＩ外部において認識す
ることができる。

【０１７２】かかる書き換え回路２００には，図１７に
示すインストラクションコードが作用する。図１７に示
すように，書き換え回路２００に作用するインストラク
ションコードの要約は，図６に示す上記第１実施形態に
かかるインストラクションコードの要約からＳＣＡＮ＿
Ｎコードを除いたものと実質的に同一の構成を有する。

【０１７３】すなわち，書き換え回路２００では，ＢＰ
レジスタ１３２とＳＣＢＮレジスタ１１０とに，それぞ
れ専用のインストラクションコードが割り当てられてい
る。対して，ＰＲＦレジスタ１１２とＦＣＲレジスタ１
１８とＳＥＣＡＤＲレジスタ１１４とＤＲレジスタ１１
６とには，共通のインストラクションコードであるＩＮ
ＴＥＳＴコードが割り当てられている。さらに，ＩＮＴ
ＥＳＴコードが割り当てられているＰＲＦレジスタ１１
２とＦＣＲレジスタ１１８とＳＥＣＡＤＲレジスタ１１
４とＤＲレジスタ１１６とには，それぞれ専用のＳＣＢ
Ｎコードが割り当てられている。すなわち，これらＰＲ
Ｆレジスタ１１２とＳＥＣＡＤＲレジスタ１１４とＤＲ
レジスタ１１６とＦＣＲレジスタ１１８とは，ＩＮＴＥ
ＳＴコードと専用のＳＣＢＮコードとが共に合致して初
めて選択される。

【０１７４】以上説明した本実施形態にかかる書き換え
回路２００は，上記第１実施形態にかかる書き換え回路
１００とは異なり，レジスタブロック１０２が常時選択
されている状態となっている。本実施形態にかかる書き
換え回路２００では，ＴＡＰコントローラ１４２および
ワードカウンタ１２０の初期化の後直ぐに，レジスタブ
ロック１０２のスキャンレジスタ１１２，１１４，１１
６，１１８へのアクセスが可能となる。

【０１７５】なお，本実施形態にかかる書き換え回路２
００によるプログラミング動作および読み出し動作は，
上記第１実施形態かかる書き換え回路２００によるプロ
グラミング動作および読み出し動作からレジスタブロッ
ク１０２の選択を除いたものと実質的に同一である。

【０１７６】（効果）以上説明した本実施形態によれ
ば，上記第１実施形態と同様，フラッシュメモリ１５０
に対するアクセス速度の向上が可能であることや，フラ
ッシュメモリ１５０の種別に応じた最適なアクセス方法
・通信プロトコルを書き換え回路外部のＨＯＳＴ装置に
おいて随時確立可能であること等の効果を得ることがで
きる。さらに，本実施形態にかかる書き換え回路２００
では，上記第１実施形態にかかるデコーダ回路１０６と
ＳＣＮレジスタ１３４が存在せず，ＴＡＰ回路２０４が
レジスタブロック１０２の操作のみに関与する。したが
って，書き換え回路２００のレジスタブロック１０２
は，常に，ＴＤＩ端子とＴＤＯ端子との間に接続された
状態となる。すなわち，本実施形態にかかる書き換え回
路２００は，同一ＬＳＩに内蔵されるＭＣＵコアなどと
別の機能ブロックを構成することとなる。結果として，
本実施形態にかかる書き換え回路は，任意のＬＳＩ，例
えばあらかじめＪＴＡＧの機能を持たないＭＣＵコアを
備えるＬＳＩなどに適用することができる。

【０１７７】（第３実施形態）図１８および図１９を参
照しながら，第３実施形態について説明する。なお，図
１８は，本実施形態にかかる書き換え回路３００のレジ
スタブロック３０２の概略構成を示すブロック図であ
る。また，図１９には，書き換え回路３００に作用させ
るインストラクションの要約を示す。

【０１７８】（書き換え回路の構成）本実施形態にかか
る書き換え回路３００は，レジスタブロックの構成にお
いて，上記第１実施形態にかかる書き換え回路１００と
相違する。すなわち，図１８に示すように，本実施形態
にかかるレジスタブロック３０２は，図３に示す上記第
１実施形態にかかるレジスタブロック１０２からＳＣＢ
Ｎレジスタ１１０とデコーダ回路１２４とマルチプレク
サ１２８とを削除したものと実質的に同一の構成を有す
る。

【０１７９】さらに，本実施形態にかかる書き換え回路
３００では，デコーダ回路１３６の機能が拡張されてい
る。すなわち，本実施形態にかかるデコーダ回路１３６
は，図１９に示すインストラクションコードであるＢＹ
ＰＡＳＳ，ＳＣＡＮ＿Ｎ，ＰＲＯＦＩＬＥ，ＦＣＭＤ，
ＳＥＣＡＤＲおよびＤＲＲＤＷＲを解読し，各インスト
ラクションコードに対応する選択信号を生成する機能を
有する。

【０１８０】本実施形態にかかる書き換え回路３００
は，他の構成において，上記第１実施形態にかかる書き
換え回路１００と実質的に一致する。そこで，書き換え
回路３００の他の構成については説明を省略する。

【０１８１】（書き換え回路の操作）次に，以上のよう
に構成された書き換え回路３００の操作について説明す
る。本実施形態にかかる書き換え回路３００の操作は，
上記第１実施形態にかかる書き換え回路１００の操作と
同様に，ＴＣＫ，ＴＤＩ端子，ＴＭＳ端子，ｎＴＲＳＴ
端子を介して行われる。また，フラッシュメモリ１５０
に関するパラメータや書き換え回路３００の動作状況等
は，外部出力端子であるＴＤＯ端子から出力される信号
を解読することにより，ＬＳＩ外部において認識するこ
とができる。

【０１８２】かかる書き換え回路３００には，図１９に
示すインストラクションコードが作用する。図１９に示
すように，書き換え回路３００に作用するインストラク
ションコードの要約は，図６に示す上記第１実施形態に
かかるインストラクションコードの要約と次のように相
違する。

【０１８３】まず，図１９に示す書き換え回路３００の
インストラクションコードには，図６に示すＳＣＡＮ＿
ＢＮコードが存在しない。さらに，図１９に示す書き換
え回路３００のインストラクションコードには，図６に
示すＩＮＴＥＳＴが存在しない。さらに，本実施形態に
かかる書き換え回路３００では，図６のＳＣＢＮコード
の代わりに，ＰＲＦレジスタ１１２とＦＣＲレジスタ１
１８とＳＥＣＡＤＲレジスタ１１４とＤＲレジスタ１１
６とには，それぞれ専用のインストラクションコードが
割り当てられている。

【０１８４】以上説明した本実施形態にかかる書き換え
回路３００では，上記第１実施形態にかかる書き換え回
路１００の場合とは異なり，インストラクションコード
のみを作用させることによって，ＰＲＦレジスタ１１
２，ＳＥＣＡＤＲレジスタ１１４，ＤＲレジスタ１１
６，ＦＣＲレジスタ１１８を選択することができる。す
なわち，ＩＲレジスタ１３０によるインストラクション
コードのＳｈｉｆｔ動作およびＵｐｄａｔｅ動作を経れ
ば，直接，ＰＲＦレジスタ１１２，ＳＥＣＡＤＲレジス
タ１１４，ＤＲレジスタ１１６，ＦＣＲレジスタ１１８
を選択することができる。したがって，本実施形態にか
かる書き換え回路３００では，レジスタブロックの選択
後，直接，ＰＲＦレジスタ１１２，ＳＥＣＡＤＲレジス
タ１１４，ＤＲレジスタ１１６，ＦＣＲレジスタ１１８
へのアクセスが可能となる。

【０１８５】（書き換え動作）以下に，書き換え回路３
００によるフラッシュメモリ１５０のプログラミング動
作およびその操作手順について説明する。

【０１８６】ＴＡＰコントローラ・ワードカウンタの初
期化；まず，ｎＴＲＳＴ端子を一旦論理レベル“０”に
することにより，ＴＡＰコントローラ１４２とワードカ
ウンタ１２０とを初期化する。

【０１８７】レジスタブロックの選択；次に，ＴＤＩ端
子からＳＣＡＮ＿Ｎコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせるこ
とにより，ＳＣＮレジスタ１３４を選択する。次に，Ｔ
ＤＩ端子から所定のコードを入力し，ＳＣＮレジスタ１
３４にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる
ことにより，ＳＣＮレジスタ１３４の出力信号コードＳ
６を確定する。これによって，デコーダ回路１０６が出
力信号コードＳ６をデコードし，デコーダ回路１０６か
ら所定の論理レベルのデコード出力信号Ｓ７が出力され
ることにより，レジスタブロック３０２が選択される。

【０１８８】ＰＲＦレジスタのＣａｐｔｕｒｅデータの
読み出し：次に，ＴＤＩ端子からＰＲＯＦＩＬＥコード
を入力し，ＩＲレジスタ１３０にＳｈｉｆｔ動作とＵｐ
ｄａｔｅ動作とを行わせることにより，ＰＲＦレジスタ
１１２を選択する。ここで，ＰＲＦレジスタ１１２にＣ
ａｐｔｕｒｅ動作とＳｈｉｆｔ動作とを行わせることに
より，ＴＤＯ端子からＰＲＦレジスタ１１２のＣａｐｔ
ｕｒｅデータを得ることができる。さらにまた，ＰＲＦ
レジスタ１１２のＵｐｄａｔｅ動作によりｗｒｅｎフラ
グをセットする。かかるｗｒｅｎフラグの論理レベルに
より，後のＤＲレジスタ１１６のＵｐｄａｔｅ動作がセ
クタバッファ１５８への書き込み動作となる制御信号Ｓ
４を生成することができる。

【０１８９】上述のように，ＰＲＦレジスタ１１２のＣ
ａｐｔｕｒｅコードには，フラッシュメモリ１５０の記
憶容量，セクタサイズ，デ−タ転送幅などを予めコード
化したものが含まれている。したがって，かかるＰＲＦ
レジスタ１１２のＣａｐｔｕｒｅデータを解読すること
により，フラッシュメモリ１５０に関するパラメータを
検出することができる。

【０１９０】ＬＳＩ外部に接続されたＨＯＳＴ装置，す
なわちフラッシュライタは，かかるフラッシュメモリ１
５０に関するパラメータに応じて，ＳＥＣＡＤＲレジス
タ１１４およびＤＲレジスタ１１６のビット数とワード
カウンタ１２０のビット数とを特定することができる。
フラッシュライタは，これらスキャンレジスタおよびワ
ードカウンタ１２０のビット数を考慮して，以後のＳＥ
ＣＡＤＲレジスタ１１４やＤＲレジスタ１１６に対する
アクセスを行うことができる。

【０１９１】アドレス信号の生成：次に，ＴＤＩ端子か
らＳＥＣＡＤＲコードを入力し，ＩＲレジスタ１３０に
Ｓｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせることに
より，ＳＥＣＡＤＲレジスタ１１４を選択する。ここ
で，ＴＤＩ端子から所定のプログラム開始アドレスのセ
クタアドレスコードＡ［ｍ−１：ｎ］を入力し，ＳＥＣ
ＡＤＲレジスタ１１４にＳｈｉｆｔ動作とＵｐｄａｔｅ
動作とを行わせることにより，アドレス信号Ｓ１にセク
タアドレスコードＡ［ｍ−１：ｎ］を設定する。ワード
カウンタ１２０は，ｎＴＲＳＴ端子の論理レベル“０”
が印加された時点で初期状態を示しているため，このと
きには，アドレス信号Ｓ１のワードアドレスコードＡ
［ｎ−１：０］も確定している。

【０１９２】フラッシュメモリ内部のセクタバッファへ
の書き込みデータ信号の書き込み：次に，ＴＤＩ端子か
らＤＲＲＤＷＲコードを入力し，ＩＲレジスタ１３０に
Ｓｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせることに
より，ＤＲレジスタ１１６を選択する。ここで，ＴＤＩ
端子からＤＲレジスタ１１６のデータ転送幅であるビッ
ト数分のコードを入力し，ＤＲレジスタ１１６にＳｈｉ
ｆｔ動作とＵｐｄａｔｅ動作を行わせることにより，当
該コードを順次セクタバッファ１５８の指定ワード位置
に記憶させる。このＤＲレジスタ１１６へのアクセス
は，セクタバッファ１５８およびワードカウンタ１２０
のビット数に相当する回数繰り返す。結果として，セク
タバッファ１５８およびワードカウンタ１２０のビット
数に相当するワード数分のワードデータが，セクタバッ
ファ１５８の指定ワード位置に記憶される。

【０１９３】この時，ＤＲレジスタ１１６がＵｐｄａｔ
ｅ動作を行うたびに，ワードカウンタ１２０は＋１カウ
ントアップを行う。かかるワードカウンタ１２０のカウ
ントアップにより，セクタアドレスを基準としたアドレ
ス信号Ｓ１のアドレスコードの＋１カウントアップが可
能となり，セクタバッファ１５８のワード記憶位置を更
新することができる。

【０１９４】このようにして，所定のセクタサイズ分の
ワードデータをセクタバッファ１５８に格納した後，再
び，ＩＲレジスタ１３０の操作によりＦＣＲレジスタ１
１８を選択する。そして，ＦＣＲレジスタ１１８を介し
て制御回路１６０に指示を与え，セクタバッファ１５８
に記憶した全データをメモリセルアレイ１５２の選択さ
れたセクタに一括して書き込ませる動作をフラッシュメ
モリ１５０に指示する。

【０１９５】ここで，セクタバッファ１５８が記憶した
データをメモリセルアレイ１５２の所定セクタに書き込
む動作は，制御回路１６０により，所定のセクタの一括
消去後に自動的に行われる。いわゆる自動消去つきプロ
グラム動作である。なお，制御信号Ｓ４は，ＤＲレジス
タ１１６によるワードデータのＵｐｄａｔｅ動作をトリ
ガとして生成される。制御信号Ｓ４は，例えばライトパ
ルスとして生成することができる。

【０１９６】スティタス信号の確認：ＦＣＲレジスタ１
１８に未定義のコード（ＮｏＯｐｅｒａｔｉｏｎ）を
ＴＤＩ端子から入力し，Ｃａｐｔｕｒｅ動作，Ｓｈｉｆ
ｔ動作，Ｕｐｄａｔｅ動作をＦＣＲレジスタ１１８のビ
ット数分繰り返す。この時，ＦＣＲレジスタ１１８にＣ
ａｐｔｕｒｅ動作時に取り込まれたフラッシュメモリ１
５０のスティタス信号Ｓ５は，ＴＤＯ端子から出力さ
れ，ＬＳＩ外部において認識することができる。ＬＳＩ
外部で認識されるスティタス信号Ｓ５の論理状態がフラ
ッシュメモリ１５０内部における不揮発性操作たる消去
動作および書き込み動作が完了したことを示すまで，か
かるＦＣＲレジスタ１１８への操作を反復する。

【０１９７】（読み出し操作）以下に，書き換え回路３
００によるフラッシュメモリ１５０のデータ読み出し動
作およびその操作手順について説明する。

【０１９８】ＴＡＰコントローラ・ワードカウンタの初
期化：まず，ｎＴＲＳＴ端子を一旦論理レベル“０”に
することにより，ＴＡＰコントローラ１４２をＴｅｓｔ
−ＬｏｇｉｃＲｅｓｅｔ状態に初期化するとともに，
ワードカウンタ１２０を初期化する。さらに，ＰＲＦレ
ジスタ１１２のｗｒｅｎは初期化される。

【０１９９】レジスタブロックの選択：次に，ＴＤＩ端
子からＳＣＡＮ＿Ｎコードを入力し，ＩＲレジスタ１３
０にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせるこ
とにより，ＳＣＮレジスタ１３４を選択する。次に，Ｔ
ＤＩ端子から所定のコードを入力し，ＳＣＮレジスタ１
３４にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせる
ことにより，ＳＣＮレジスタ１３４の出力信号コードＳ
６を確定する。これによって，デコーダ回路１０６が出
力信号コードＳ６をデコードし，デコーダ回路１０６か
ら所定の論理レベルのデコード出力信号Ｓ７が出力され
ることにより，レジスタブロック３０２が選択される。

【０２００】アドレス信号の生成：その後，ＴＤＩ端子
からＳＥＣＡＤＲコードを入力し，ＩＲレジスタ１３０
にＳｈｉｆｔ動作とＵｐｄａｔｅ動作とを行わせること
により，ＳＥＣＡＤＲレジスタ１１４を選択する。ここ
で，ＴＤＩ端子から所定の読み出し開始アドレスのセク
タアドレスコードＡ［ｍ−１：ｎ］を入力し，ＳＥＣＡ
ＤＲレジスタ１１４にＳｈｉｆｔ動作とＵｐｄａｔｅ動
作とを行わせることにより，アドレス信号Ｓ１にセクタ
アドレスコードＡ［ｍ−１：ｎ］を設定する。ワードカ
ウンタ１２０は，ｎＴＲＳＴ端子の論理レベル“０”が
印加された時点で初期状態を示しているため，このとき
には，アドレス信号Ｓ１のワードアドレスコードＡ［ｎ
−１：０］も確定している。

【０２０１】フラッシュメモリからの読み出しデータ信
号の読み出し：次に，ＴＤＩ端子からＤＲＲＤＷＲコー
ドを入力し，ＩＲレジスタ１３０にＳｈｉｆｔ動作とＵ
ｐｄａｔｅ動作とを行わせることにより，ＤＲレジスタ
１１６を選択する。

【０２０２】ここで，選択されたＤＲレジスタ１１６に
Ｃａｐｔｕｒｅ動作を行わせることにより，ＤＲレジス
タ１１６に読み出しデータ信号Ｓ２が取り込まれる。そ
して，ＤＲレジスタ１１６にＳｈｉｆｔ動作とＵｐｄａ
ｔｅ動作とを行わせることにより，ＤＲレジスタ１１６
のビット数分ずつ読み出しデータ信号Ｓ２をＴＤＯ端子
から出力することができる。以上のようにＤＲレジスタ
１１６にＣａｐｔｕｒｅ動作とＳｈｉｆｔ動作とＵｐｄ
ａｔｅ動作とを必要なワード数分行わせることにより，
必要なワード数分のワードデータをＴＤＯ端子から出力
することができる。かかるワードデータは，外部のフラ
ッシュライタで読み込むことができる。

【０２０３】この時，ＤＲレジスタ１１６にスキャンデ
ータをＵｐｄａｔｅさせるたびにワードカウンタ１２０
は＋１のカウントアップを行い，アドレス信号Ｓ１のア
ドレスコードがセクタアドレスを基準として＋１カウン
トアップし，メモリセルアレイ１５２の当該セクタのワ
ード記憶位置がワードカウンタ１２０の＋１カウントア
ップに従って順次更新される。

【０２０４】このようにして，メモリセルアレイ１５２
における所定のセクタアドレスの，所定のワード数分の
ワードデータが，ＴＤＯ端子から読み出される。

【０２０５】ＤＲレジスタ１１６にフラッシュメモリ１
５０からの読み出しデータ信号Ｓ２の信号コードが取り
込まれる操作は，制御信号Ｓ４が読み出し状態のＣａｐ
ｔｕｒｅ動作であり，かつＴＡＰコントローラ１４２の
状態Ｃａｐｔｕｒｅ−ＤＲにおけるＴＣＫの１パルス期
間で行われる。ｗｒｅｎが初期状態であれば，フラシュ
メモリ１５０は制御信号Ｓ４により常に読み出し状態で
あり，Ｕｐｄａｔｅ動作からＣａｐｔｕｒｅ動作までの
時間はＴＣＫの数パルス分になり，フラッシュメモリ１
５０の読み出しのアクセス時間に十分の時間である。し
たがって，かかる時間内に，ＤＲレジスタ１１６のＣａ
ｐｔｕｒｅ動作が正しく行われ，ＴＤＩ端子とＴＤＯ端
子との間の所定のＳｈｉｆｔ動作回数分で１ワード分の
読み出し動作が完了する。なお，通常ＴＣＫは，１ＭＨ
ｚ以下の周波数であり，ＴＣＫの１パルス期間は，フラ
ッシュメモリ１５０の読み出しアクセス時間に比べて十
分に長い。

【０２０６】（効果）以上説明した本実施形態によれ
ば，上記第１実施形態と同様の効果を得ることができ
る。さらに，本実施形態によれば，次のような効果も期
待される。上記第１実施形態では，スキャンレジスタ１
１２，１１４，１１６，１１８を選択する度に一旦ＳＣ
ＢＮレジスタ１１０にアクセスする必要がある。これに
対し，本実施形態にかかる書き換え回路３００では，Ｓ
ＣＢＮレジスタを用いずに，スキャンレジスタ１１２，
１１４，１１６，１１８にそれぞれ異なったインストラ
クションを選択作用させているため，各スキャンレジス
タを相互に独立に選択することができる。したがって，
本実施形態によれば，上記第１実施形態と比べて，外部
からのスキャンレジスタの操作が簡単になる。

【０２０７】（第４実施形態）次に，図２０を参照しな
がら，第４実施形態について説明する。本実施形態は，
Ｃａｐｔｕｒｅデータのビット数を拡張することができ
るスキャンレジスタに関する。そして，本実施形態にか
かるスキャンレジスタは，例えば上記第１実施形態〜第
３実施形態にかかるスキャンレジスタ１１２に対して適
用することができる。

【０２０８】（スキャンレジスタの構成）図２０には，
本実施形態にかかるスキャンレジスタ５００の概略構成
を示す。図２０に示すように，スキャンレジスタ５００
は，ＴＤＩ端子側からＴＤＯ端子側に向かって順次接続
されたＭ個のビットＢ２−１〜Ｂ２−Ｍを備えている
（Ｍは，２≦Ｍを満たす整数である。）。

【０２０９】（ビットＢ２−１）まず，スキャンレジス
タ５００の最上位ビットであるビットＢ２−１に着目す
る。かかるビットＢ２−１は，セレクタ回路２１−１
と，Ｄ−Ｆ／Ｆ２２−１と，リセット付きのＤ−Ｆ／Ｆ
２３−１とを，備えている。

【０２１０】ビットＢ２−１において，セレクタ回路２
１−１のＡ入力端子には，ＴＤＩ端子から送られてくる
スキャン入力信号ＳＣＡＮ＿ＩＮが入力され，セレクタ
回路２１−１のＢ入力端子には，Ｄ−Ｆ／Ｆ２３−１の
Ｑ出力信号であるｕ＿ｂａｃｋが入力される。さらに，
セレクタ回路２１−１の選択信号入力端子Ｓには，ＣＡ
ＰＴＵＲＥ＿ＳＥＬが入力される。ビットＢ２−１にお
いて，セレクタ回路２１−１は，Ｃａｐｔｕｒｅ＿ＳＥ
Ｌの論理レベルが“１”のとき，Ｂ入力端子の入力信号
すなわちｕ＿ｂａｃｋと同一論理レベルのＯ出力信号を
出力する。一方，Ｃａｐｔｕｒｅ＿ＳＥＬの論理レベル
が“０”のとき，セレクタ回路２１−１は，スキャン入
力信号ＳＣＡＮ＿ＩＮと同一論理レベルのＯ出力信号を
出力する。

【０２１１】ビットＢ２−１において，Ｄ−Ｆ／Ｆ２２
−１のＤ入力端子には，上記セレクタ回路２１−１のＯ
出力信号が入力され，Ｄ−Ｆ／Ｆ２２−１のクロック入
力端子ＣＫには，ＳＨＩＦＴ＿ＣＫが入力される。ビッ
トＢ２−１において，Ｄ−Ｆ／Ｆ２２−１は，ＳＨＩＦ
Ｔ＿ＣＫに同期してＱ出力信号を生成する。スキャンレ
ジスタ５００において，Ｄ−Ｆ／Ｆ２２−１のＱ出力信
号は，ビットＢ２−２のセレクタ回路２１−２のＡ入力
端子（図示せず。）と，ビットＢ２−１のＤ−Ｆ／Ｆ２
３−１のＤ入力端子とに，分岐して入力される。

【０２１２】ビットＢ２−１において，Ｄ−Ｆ／Ｆ２３
−１のＤ入力端子には，Ｄ−Ｆ／Ｆ２２−１のＱ出力信
号が入力され，Ｄ−Ｆ／Ｆ２３−１のクロック入力端子
ＣＫには，ＵＰＤＡＴＥ＿ＣＫが入力される。また，Ｄ
−Ｆ／Ｆ２３−１のリセット入力端子Ｒには，ＵＰＤＡ
ＴＥ＿ＲＳＴが入力される。ビットＢ２−１において，
Ｄ−Ｆ／Ｆ２３−１は，ＵＰＤＡＴＥ＿ＣＫに同期して
Ｑ出力信号としてｕ＿ｂａｃｋを出力する。

【０２１３】（ビットＢ２−ｋ）次に，スキャンレジス
タ５００の任意のビットＢ２−ｋに着目する（ｋは，２
≦ｋ≦Ｍを満たす整数である。）。ビットＢ２−ｋは，
セレクタ回路２０−ｋとセレクタ回路２１−ｋとＤ−Ｆ
／Ｆ２２−ｋとを備えている。

【０２１４】ビットＢ２−ｋにおいて，セレクタ回路２
０−ｋのＡ入力端子には，Ｆｒｏｎｔｋが入力され，セ
レクタ回路２０−ｋのＢ入力端子には，Ｂａｃｋｋが入
力される。さらに，セレクタ回路２０−ｋの選択信号入
力端子Ｓには，Ｄ−Ｆ／Ｆ２３−１のＱ出力信号である
ｕ＿ｂａｃｋが入力される。ビットＢ２−ｋにおいて，
セレクタ回路２０−ｋは，ｕ＿ｂａｃｋの論理レベルが
“１”のとき，Ｂ入力端子の入力信号であるＢａｃｋｋ
と同一論理レベルのＯ出力信号を出力する。セレクタ回
路２０−ｋは，ｕ＿ｂａｃｋの論理レベルが“０”のと
き，Ａ入力端子の入力信号であるＦｒｏｎｔｋと同一論
理レベルのＯ出力信号を出力する。

【０２１５】ビットＢ２−ｋにおいて，セレクタ回路２
１−ｋのＡ入力端子には，ビットＢ２−（ｋ−１）のＤ
−Ｆ／Ｆ２２−（ｋ−１）のＱ出力信号が入力され，セ
レクタ回路２１−ｋのＢ入力端子には，セレクタ回路２
０−ｋのＯ出力信号が入力される。また，セレクタ回路
２１−ｋの選択信号入力端子Ｓには，Ｃａｐｔｕｒｅ＿
ＳＥＬが入力される。ビットＢ２−ｋにおいて，セレク
タ回路２１−ｋは，Ｃａｐｔｕｒｅ＿ＳＥＬの論理レベ
ルが“１”のとき，Ｂ入力端子の入力信号すなわちセレ
クタ回路２０−ｋのＯ出力信号と同一論理レベルのＯ出
力信号を出力する。一方，Ｃａｐｔｕｒｅ＿ＳＥＬの論
理レベルが“０”のとき，セレクタ回路２１−ｋは，Ｄ
−Ｆ／Ｆ２２−（ｋ−１）のＱ出力信号と同一論理レベ
ルのＯ出力信号を出力する。

【０２１６】ビットＢ２−ｋにおいて，Ｄ−Ｆ／Ｆ２２
−ｋのＤ入力端子には，上記セレクタ回路２１−ｋのＯ
出力信号が入力され，Ｄ−Ｆ／Ｆ２２−ｋのクロック入
力端子ＣＫには，ＳＨＩＦＴ＿ＣＫが入力される。ビッ
トＢ２−ｋにおいて，Ｄ−Ｆ／Ｆ２２−ｋは，ＳＨＩＦ
Ｔ＿ＣＫに同期してＱ出力信号を生成する。

【０２１７】スキャンレジスタ５００において，Ｄ−Ｆ
／Ｆ２２−ｋのＱ出力信号は，基本的に，ビットＢ２−
（ｋ＋１）のセレクタ回路２１−ｋのＡ入力端子に入力
される。ただし，最下位のビットＢ２−ＭのＤ−Ｆ／Ｆ
２２−ＭのＱ出力信号は，スキャン出力信号ＳＣＡＮ＿
ＯＵＴとしてスキャンレジスタ５００外部に出力され
る。

【０２１８】（スキャンレジスタの動作）以上のように
構成された本実施形態にかかるスキャンレジスタ５００
の動作について説明する。本実施形態にかかるスキャン
レジスタにおいて，ビットＢ２−１は，３種類の動作，
すなわちＣａｐｔｕｒｅ動作とＳｈｉｆｔ動作とＵｐｄ
ａｔｅ動作とを行う。

【０２１９】ビットＢ２−１のＣａｐｔｕｒｅ動作で
は，現在のＵｐｄａｔｅ出力であるｕ＿ｂａｃｋがＳＨ
ＩＦＴ＿ＣＫに同期してＤ−Ｆ／Ｆ２２−１にラッチさ
れる。このビットＢ２−１のＣａｐｔｕｒｅ動作は，Ｃ
ＡＰＴＵＲＥ＿ＳＥＬの論理レベルが“１”のときに行
われる。ビットＢ２−１のＳｈｉｆｔ動作では，スキャ
ン入力信号ＳＣＡＮ＿ＩＮがＳＨＩＦＴ＿ＣＫに同期し
てＤ−Ｆ／Ｆ２２−１にラッチされる。このビットＢ２
−１のＳｈｉｆｔ動作は，ＣＡＰＴＵＲＥ＿ＳＥＬが
“０”のときに行われる。ビットＢ２−１のＵｐｄａｔ
ｅ動作では，Ｄ−Ｆ／Ｆ２２−１のＱ出力信号がＵＰＤ
ＡＴＥ＿ＣＫに同期してＤ−Ｆ／Ｆ２３−１にラッチさ
れｕ＿ｂａｃｋの論理レベルが設定される。

【０２２０】一方，ビットＢ２−ｋは，Ｃａｐｔｕｒｅ
動作とＳｈｉｆｔ動作とを行う。ビットＢ２−ｋにはＤ
−Ｆ／Ｆ２３−ｋに相当するフラグがないため，ビット
Ｂ２−ｋのＵｐｄａｔｅ動作は無視される。

【０２２１】ビット２−ｋのＣａｐｔｕｒｅ動作では，
セレクタ回路２０−ｋのＯ出力信号がＳＨＩＦＴ＿ＣＫ
に同期してセレクタ回路２１−ｋにラッチされる。この
ビット２−ｋのＣａｐｔｕｒｅ動作は，ＣＡＰＴＵＲＥ
＿ＳＥＬの論理レベルが“１”のときに行われる。ここ
で，セレクタ回路２０−ｋのＯ出力信号は，ｕ＿ｂａｃ
ｋの論理レベルに応じて変化する。すなわち，セレクタ
回路２０−ｋのＯ出力信号は，ｕ＿ｂａｃｋの論理レベ
ルが“１”のときにＢａｃｋｋと同一論理レベルである
が，ｕ＿ｂａｃｋの論理レベルが“０”のときにＦｒｏ
ｎｔｋと同一論理レベルである。したがって，ビット２
−ｋのＣａｐｔｕｒｅ動作では，ｕ＿ｂａｃｋの論理レ
ベルが“１”のとき，Ｂａｃｋｋがセレクタ回路２１−
ｋにラッチされ，ｕ＿ｂａｃｋの論理レベルが“０”の
とき，Ｆｒｏｎｔｋセレクタ回路２１−ｋにラッチされ
ることとなる。

【０２２２】ビット２−ｋのＳｈｉｆｔ動作では，ＣＡ
ＰＴＵＲＥ＿ＳＥＬが“０”のとき，Ｄ−Ｆ／Ｆ２１−
（ｋ−１）のＱ出力信号がＳＨＩＦＴ＿ＣＫに同期して
Ｄ−Ｆ／Ｆ２２−ｋにラッチされる。

【０２２３】以上から，本実施形態にかかるスキャンレ
ジスタ５００は，以下のように動作させることができ
る。

【０２２４】現在のｕ＿ｂａｃｋの論理レベルが“０”
の場合，スキャンレジスタ５００にＣａｐｔｕｒｅ動作
を行わせると，セレクタ回路２１−１によりｕ＿ｂａｃ
ｋがラッチされるとともに，セレクタ回路２１−２〜２
１−ＭによりＦｒｏｎｔ２〜ＦｒｏｎｔＭがラッチされ
る。次に，スキャンレジスタ５００にＳｈｉｆｔ動作を
Ｍ回行わせると，ＳＣＡＮ＿ＯＵＴからＦｒｏｎｔＭ，
Ｆｒｏｎｔ（Ｍ−１），・・・，Ｆｒｏｎｔ２，ｕ＿ｂ
ａｃｋ（なお，このＣａｐｔｕｒｅデータを「Ｆｒｏｎ
ｔＣａｐｔｕｒｅ」という。）が出力される。ここ
で，Ｍ回目のＳｈｉｆｔ動作時にＳＣＡＮ＿ＩＮの論理
レベルが“１”であれば，スキャンレジスタ５００にＵ
ｐｄａｔｅ動作を行わせることにより，ｕ＿ｂａｃｋの
論理レべルを“１”に設定することができる。

【０２２５】逆に，現在のｕ＿ｂａｃｋの論理レベルが
“１”の場合，スキャンレジスタ５００にＣａｐｔｕｒ
ｅ動作を行わせると，セレクタ回路２１−１によりｕ＿
ｂａｃｋがラッチされるとともに，セレクタ回路２１−
２〜２１−ＭによりＢａｃｋ２〜ＢａｃｋＭがラッチさ
れる。次に，スキャンレジスタ５００にＳｈｉｆｔ動作
をＭ回行わせると，ＳＣＡＮ＿ＯＵＴからＢａｃｋＭ，
Ｂａｃｋ（Ｍ−１），・・・，Ｂａｃｋ２，ｕ＿ｂａｃ
ｋ（なお，このＣａｐｔｕｒｅデータを「ＢａｃｋＣ
ａｐｔｕｒｅ」という。）が出力される。ここで，Ｍ回
目のＳｈｉｆｔ動作時にＳＣＡＮ＿ＩＮの論理レベルが
“０”であれば，スキャンレジスタ５００にＵｐｄａｔ
ｅ動作を行わせることにより，ｕ＿ｂａｃｋの論理レべ
ルを“０”に設定することができる。

【０２２６】このように，現在のｕ＿ｂａｃｋの論理レ
ベルが“０”／“１”の場合には，スキャンレジスタ５
００にＣａｐｔｕｒｅ動作，Ｓｈｉｆｔ動作およびＵｐ
ｄａｔｅ動作を行わせることにより，スキャンレジスタ
５００のＦｒｏｎｔＣａｐｔｕｒｅを得ることができ
る。さらに，スキャンレジスタ５００のＳｈｉｆｔ動作
時に，ＳＣＡＮ＿ＩＮとして最上位の論理レベルが
“１”／“０”となる所定ビット数のシリアルデータを
スキャンレジスタ５００に入力することにより，次にス
キャンレジスタ５００にＣａｐｔｕｒｅ動作，Ｓｈｉｆ
ｔ動作およびＵｐｄａｔｅ動作を行わせる場合に，スキ
ャンレジスタ５００のＢａｃｋＣａｐｔｕｒｅを得る
ことができる。

【０２２７】図２１，図２２，図２３には，上記第１実
施形態〜第３実施形態にかかるＰＲＦレジスタ１１２に
本実施形態を適用した場合のＰＲＦレジスタ１１２の論
理構造を示す。図２１において，上段９ビットのコード
は，ＰＲＦレジスタ１１２のＵｐｄａｔｅデータであ
る。ＰＲＦレジスタ１１２のＵｐｄａｔｅデータにおい
て，最下位ビットのライトイネーブル信号ｗｒｅｎは，
ＤＲレジスタ１１６のＵｐｄａｔｅデータを有効にす
る，すなわち図２のｎＷＥの生成をイネーブル／ディス
エーブルにする信号である。また，図２１において，中
段および下段のコードは，ＰＲＦレジスタ１１２のＣａ
ｐｔｕｒｅデータである。より詳細には，中段９ビット
のコードがＦｒｏｎｔＣａｐｔｕｒｅであり，下段９
ビットのコードがＢａｃｋＣａｐｔｕｒｅである。図
２２には，図２１のｓｔｒａｇｅ＜３：０＞の定義を示
し，図２３には，図２１のｓｅｃｔｅｒ＜２：０＞の定
義を示す。

【０２２８】（効果）以上説明したように，本実施形態
にかかるスキャンレジスタでは，すくなくとも特定の１
のビット（Ｂ２−１）のＵｐｄａｔｅデータによりＣａ
ｐｔｕｒｅデータの選択を可能とするセレク夕回路（２
０−２〜２０−Ｍ）が他の複数のビット（Ｂ２−２〜Ｂ
２−Ｍ）に設置されている。したがって，本実施形態に
かかるスキャンレジスタでは，Ｃａｐｔｕｒｅ動作時に
スキャンレジスタに取り込むＣａｐｔｕｒｅデータが選
択可能となる。すなわち，上記特定のビットのＵｐｄａ
ｔｅデータにより複数のＣａｐｔｕｒｅデータのいずれ
かを選択することができる。結果として，本実施形態に
よれば，１つのスキャンレジスタに対し，そのＳｈｉｆ
ｔビット数以上のビット数を有するＣａｐｔｕｒｅデー
タを設定することができる。すなわち，本実施形態によ
れば，スキャンレジスタのビット数を増加させずに，Ｃ
ａｐｔｕｒｅデータのビット数を増加させることができ
る，なお，ここでは，複数のＣａｐｔｕｒｅデータを選
択する特定のＵｐｄａｔｅデータを１ビットとして説明
したが，このビット数を増やし，セレクタ回路の入力を
増やすことにより，より多くの種類のＣａｐｔｕｒｅデ
ータを選択することもできる。また，言うまでもなく，
図２１にも示したように，Ｕｐｄａｔｅ動作で更新可能
なフラグを追加することも可能である。

【０２２９】上記第１実施形態〜第３実施形態にかかる
ＰＲＦレジスタ１１２は，主としてあらかじめ設定され
たＣａｐｔｕｒｅデータに意味があり，図７や図２１等
に示すｗｒｅｎ以外にはＵｐｄａｔｅデータには特に意
味が無く，さらに，多くのパラメータをあらかじめ設定
する必要がある。このようなスキャンレジスタに図８に
示すスキャンレジスタ４００の構成を適用すると，スキ
ャンビットのビット数を増加させる必要がある。ビット
数が多いスキャンレジスタに，特定のビット，あるいは
特定の複数のビットのＣａｐｔｕｒｅデータを検出する
場合に，そのスキャンレジスタのビット数分のＳｈｉｆ
ｔ動作が必要となる。その結果，Ｃａｐｔｕｒｅデータ
を検出する目的のビットがスキャンレジスタのどの位置
にある場合でも，目的のビットの数が少ない場合でも，
同じ回数のＳｈｉｆｔ動作をする必要があり，アクセス
が遅くなる可能性がある。しかし，本実施形態によれ
ば，目的のビット数が少ない場合には，当該ビット数程
度のＳｈｉｆｔ動作により，当該ビット数のＣａｐｔｕ
ｒｅデータを得ることができる。

【０２３０】また，従来のスキャンレジスタでは，ＩＲ
レジスタのアクセスにより特定のインストラクションを
指定することにより目的とするスキャンレジスタを選択
する必要があり，ＩＲレジスタのアクセスが必ず必要で
ある。しかし，本実施形態によれば，目的のスキャンレ
ジスタに対し，最初のＣａｐｔｕｒｅデータを得た後
は，ＩＲレジスタのアクセスをしなくても，言い換えれ
ば，インストラクションを指定することなく，前回と異
なったＣａｐｔｕｒｅデータを得ることができる。すな
わち，本実施形態によれば，目的のスキャンレジスタの
アクセスが短い時間でできる。

【０２３１】以上，本発明にかかる好適な実施の形態に
ついて説明したが，本発明はかかる構成に限定されな
い。当業者であれば，特許請求の範囲に記載された技術
思想の範囲内において，各種の修正例および変更例を想
定し得るものであり，それら修正例および変更例につい
ても本発明の技術範囲に包含されるものと了解される。

【０２３２】例えば，上記実施形態では，ＴＡＰ回路と
のデータ通信のプロトコルとして“ＩＥＥＥｓｔｄ．
１１４９．１”に記載のプロトコルを用いた書き換え回
路を例に挙げて説明したが，本発明は，かかる構成に限
定されない。本発明のＴＡＰ回路とのデータ通信のプロ
トコルは，レジスタブロックのスキャンレジスタのＣａ
ｐｔｕｒｅ動作，Ｓｈｉｆｔ動作，Ｕｐｄａｔｅ動作を
実現することができるものであればよい。したがって，
本発明は，例えば，上記とは異なる遷移状態を持つＴＡ
Ｐコントローラや，上記とは異なるシリアルインタフェ
ースプロトコルに基づいて構成されるＴＡＰ回路等を適
用した書き換え回路に対しても適用することができる。

【０２３３】さらに，上記実施形態では，ＰＲＦレジス
タにおけるｗｒｅｎフラグのＵｐｄａｔｅ値によりＤＲ
レジスタのＵｐｄａｔｅ動作がセクタバッファへの書き
込み動作となるように設定し，ＤＲレジスのＵｐｄａｔ
ｅ動作の所定のワード数分の繰り返しを行い，ＤＲレジ
スタに対するＵｐｄａｔｅ動作のたびに＋１カウントす
るワードカウンタによりフラッシュメモリのセクタ内の
アドレスを指定とともに，セクタバッファのワード位置
を指定するＰＲＦレジスタにおけるｗｒｅｎフラグの設
定後セクタバッファへ書き込みデータを設定しかつＦＣ
ＲレジスタのＵｐｄａｔｅ値によりセクタバッファのデ
ータをメモリセルに書き込むように説明しているが，本
発明はかかる構成に限定されない。本発明は，ＳＥＣＡ
ＤＲレジスタをプログラムの開始アドレスを設定するス
キャンレジスタとし，ＤＲレジスタに対する１つのＵｐ
ｄａｔｅ動作のたびにメモリアレイへのＤＲレジスタの
ビット数分のプログラム動作が完了するようにすること
により，セクタバッファのようなセクタバッファをもた
ないようにした不揮発性記憶メモリに対しても適用する
ことも可能である。

【０２３４】また，上記実施形態においては，２種類の
Ｃａｐｔｕｒｅデータ（ＦｒｏｎｔＣａｐｔｕｒｅ，Ｂ
ａｃｋＣａｐｔｕｒｅ）をもつＰＲＦレジスタを例に
挙げて説明したが，本発明はかかる構成に限定されな
い。本発明では，ＰＲＦレジスタに３種類以上のＣａｐ
ｔｕｒｅデータをあらかじめ設定することにより，フラ
ッシュメモリの記億容量，セクタサイズ，データ転送幅
などを示すコードのビット数を増やすことが可能とな
る。この場合には，ｕ＿ｂａｃｋにより選択動作が制御
されるセレクタ回路の数を増やしたり，より多くの入力
端子を有するセレクタ回路を使用することにより，実現
することができる。

【０２３５】また，上記実施形態においては，ＰＲＦレ
ジスタに予め設定されるＣａｐｔｕｒｅ値として，フラ
ッシュメモリに関する記憶容量，セクタサイズ，データ
転送幅を挙げたが，本発明はかかる構成に限定されな
い。本発明では，これ以外にも，例えば，フラッシュメ
モリの特性に関る，あるいはフラッシュメモリへのアク
セス方法に関るパラメータコード，あるいは，フラッシ
ュメモリに関するもの以外のパラメータをＰＲＦレジス
タのＣａｐｔｕｒｅ値として設定することもできる。

【０２３６】さらに，上記実施形態においては，ｕ＿ｂ
ａｃｋを設定するビットとしてスキャンレジスタの最上
位ビットとしたスキャンレジスタを例に挙げたが，本発
明はかかる構成に限定されない。本発明において，ｕ＿
ｂａｃｋを設定するビットは，当該スキャンレジスタ内
であればどのビット位置に設けても構わない。また，そ
の数も問わない。

【０２３７】また，本発明は，フラッシュメモリとレジ
スタブロックとのデータ転送単位が任意のビット，例え
ば，セクタバッファにおいてバイト単位でデータが格納
され，バイトカウンタをその１バイトを単位とするバイ
トカウンタとした書き換え回路に対しても適用すること
ができる。

【０２３８】

【発明の効果】以上説明したように，本発明によれば，
“ＩＥＥＥｓｔｄ．１１４９．１”のＴＡＰ回路を用
いてフラッシュメモリに指示を与えるレジスタブロック
を制御することができるフラッシュメモリの書き換え回
路が提供可能である。したがって，バウンダリスキャン
回路やデバック機能回路と集積化ないしモジュール化
し，かつ同一インタフェースを用いて制御可能なフラッ
シュメモリの書き換え回路を提供することができる。結
果として，本発明によれば，大規模集積回路（ＬＳＩ）
がプリント基板に搭載された状態で，フラッシュメモリ
ブロックのデータ書き換えを制御する方法を提供するこ
とができる。また，本発明によれば，上記バウンダリス
キャン回路やデバック機能回路と集積化した場合でも，
それらとは別個に，独立して制御可能な書き換え回路が
提供される。

【０２３９】さらに，本発明によれば，フラッシュメモ
リに対する書き換え回路のアクセス速度の向上を図るこ
とができる。また，書き換え回路外部において，フラッ
シュメモリの種別に応じた好適なアクセス方法ないし通
信プロトコルを判断することができる。さらに，外部に
おいて好適なアクセス方法ないし通信プロトコルを判断
できることにより，フラッシュライタなどの外部装置の
汎用化を図ることができるとともに，フラシュメモリな
いしレジスタブロックの設計自由度を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明を適用可能な書き換え回路の全体構成を
説明するためのブロック図である。

【図２】図１に示すフラッシュの構成を説明するための
ブロック図である。

【図３】図１に示すレジスタブロックの構成を説明する
ためのブロック図である。

【図４】図１に示すＴＡＰ回路の構成を説明するための
ブロック図である。

【図５】図４に示すＴＡＰコントローラの状態遷移図で
ある。

【図６】図１に示す書き換え回路１００に作用するイン
ストラクションコードの要約を示す図である。

【図７】図３に示すＳＥＣＡＤＲレジスタ，ワードカウ
ンタ，ＤＲレジスタおよびＦＣＲレジスタ周辺の回路構
成を説明するためのブロック図である。

【図８】本発明に適用可能なスキャンレジスタの基本構
成の説明図である。

【図９】図４に示すＩＲレジスタ周辺の回路構成を説明
するためのブロック図である。

【図１０】図３または図４に示すデータスキャンレジス
タ周辺の回路構成を説明するためのブロック図である。

【図１１】図４に示すＳＣＢＮレジスタ周辺の回路構成
を説明するためのブロック図である。

【図１２】図４に示すＤＲレジスタ周辺の回路構成を説
明するためのブロック図である。

【図１３】図３に示すマルチプレクサ周辺の回路構成を
説明するためのブロック図である。

【図１４】図４に示すマルチプレクサ周辺の回路構成を
説明するためのブロック図である。

【図１５】本発明を適用可能な他の書き換え回路の全体
構成を説明するためのブロック図である。

【図１６】図１８に示すＴＡＰ回路の構成を説明するた
めのブロック図である。

【図１７】図１８に示す書き換え回路に作用するインス
トラクションコードの要約を示す図である。

【図１８】本発明を適用可能な他の書き換え回路のレジ
スタブロックの構成を説明するためのブロック図であ
る。

【図１９】図２１にかかる書き換え回路に作用するイン
ストラクションの要約を示す図である。

【図２０】本発明を適用可能なスキャンレジスタの構成
を説明するための図である。

【図２１】図４に示すＰＲＦレジスタのＣａｐｔｕｒｅ
データ・Ｕｐｄａｔｅデータについての説明図である。

【図２２】図４に示すＰＲＦレジスタのＣａｐｔｕｒｅ
データにおけるフラッシュメモリの容量に関するコード
の説明図である。

【図２３】図４に示すＰＲＦレジスタのＣａｐｔｕｒｅ
データにおけるフラッシュメモリのセクタサイズに関す
るコードの説明図である。

【図２４】従来の書き換え回路の構成を説明するための
ブロック図である。

【符号の説明】

１００，２００，３００書き換え回路１０２，３０２レジスタブロック１０４，２０４ＴＡＰ回路１０６，１２４，１３６デコーダ回路１１０ＳＣＢＮレジスタ１１２ＰＲＦレジスタ１１４ＳＥＣＡＤＲレジスタ１１６ＤＲレジスタ１１８ＦＣＲレジスタ１２０ワードカウンタ１２２制御回路１２６，１２８，１３８マルチプレクサ１３０ＩＲレジスタ１３２ＢＰレジスタ１３４ＳＣＮレジスタ１４０ラッチ１４２ＴＡＰコントローラ１５０フラッシュメモリ１５２メモリアレイ１５４行アドレスデコーダ１５６列アドレスデコーダ１５８セクタバッファ１６０制御回路１６２センスアンプ４００，５００スキャンレジスタＳ１アドレス信号Ｓ２読み出しデータ信号Ｓ３書き込みデータ信号Ｓ４制御信号Ｓ５スティタス信号

Claims

【特許請求の範囲】

【請求項１】電気的に記憶データの消去及び書き換え
が可能な不揮発性記憶装置の書き換え回路であって：デ
ータ入力端子と，データ出力端子と，それぞれに少なく
とも１以上の所定のコードが割り当てられており，当該
割り当てられた所定のコードが同時に作用した場合に選
択されて，スキャン入力されるデータに基づき前記不揮
発性記憶装置にアクセスする，２以上のアクセス用スキ
ャンレジスタと，スキャン入力される前記所定のコード
のアップデート（Ｕｐｄａｔｅ）出力を介して当該所定
のコードに対応する前記アクセス用スキャンレジスタに
動作を指示する，少なくとも１以上の選択用スキャンレ
ジスタと，を備え；前記アクセス用スキャンレジスタの
スキャン入力端子と前記選択用スキャンレジスタのスキ
ャン入力端子とは前記データ入力端子に共通に接続され
ており；前記アクセス用スキャンレジスタのスキャン出
力信号と前記選択用スキャンレジスタのスキャン出力信
号とは少なくとも１以上のマルチプレクサを介し多重化
されて前記データ出力端子から出力される；ことを特徴
とする，書き換え回路。
【請求項２】前記選択用スキャンレジスタには，前記
アクセス用スキャンレジスタと他の選択用スキャンレジ
スタとに動作を指示するインストラクションレジスタが
含まれることを特徴とする，請求項１に記載の書き換え
回路。
【請求項３】前記アクセス用スキャンレジスタのそれ
ぞれには，前記所定のコードとして，少なくとも１以上
の専用のコードが割り当てられていることを特徴とす
る，請求項１または２に記載の書き換え回路。
【請求項４】前記専用のコードに基づく前記アクセス
用スキャンレジスタへの動作の指示は，前記インストラ
クションレジスタによって行われることを特徴とする，
請求項３に記載の書き換え回路。
【請求項５】前記専用のコードに基づく前記アクセス
用スキャンレジスタへの動作の指示は，前記インストラ
クションレジスタ以外の選択用スキャンレジスタによっ
て行われることを特徴とする，請求項３に記載の書き換
え回路。
【請求項６】前記アクセス用スキャンレジスタには，
前記所定のコードとして，前記アクセス用スキャンレジ
スタの全てに共通する少なくとも１以上の共通のコード
が割り当てられていることを特徴とする，請求項１，
２，３，４または５のいずれかに記載の書き換え回路。
【請求項７】前記共通のコードに基づく前記アクセス
用スキャンレジスタへの動作の指示は，前記インストラ
クションレジスタによって行われることを特徴とする，
請求項６に記載の書き換え回路。
【請求項８】前記共通のコードに基づく前記アクセス
用スキャンレジスタへの動作の指示は，前記インストラ
クションレジスタ以外の選択用スキャンレジスタによっ
て行われることを特徴とする，請求項６に記載の書き換
え回路。
【請求項９】さらに，状態遷移によって前記アクセス
用スキャンレジスタと前記選択用スキャンレジスタとの
動作を指定するＴＡＰ（ＴｅｓｔＡｃｃｅｓｓＰｏ
ｒｔ）コントローラを備えることを特徴とする，請求項
１，２，３，４，５，６，７または８のいずれかに記載
の書き換え回路。
【請求項１０】電気的に記憶データの消去及び書き換
えが可能な不揮発性記憶装置の書き換え回路であって：
データ入力端子と，データ出力端子と，それぞれに少な
くとも１以上の所定のコードが割り当てられており，当
該割り当てられた所定のコードが同時に作用した場合に
選択されて，スキャン入力されるデータに基づき前記不
揮発性記憶装置にアクセスする，２以上のアクセス用ス
キャンレジスタと，少なくとも１以上の所定のコードが
割り当てられており，当該割り当てられた所定のコード
が同時に作用した場合に選択される，キャプチャ（Ｃａ
ｐｔｕｒｅ）データ中に前記不揮発性記憶装置に関する
所定パラメータのコードが設定されている，プロファイ
ルレジスタと，スキャン入力される所定のコードのアッ
プデート（Ｕｐｄａｔｅ）出力を介して，当該所定のコ
ードに対応する前記アクセス用スキャンレジスタないし
前記プロファイルレジスタに動作を指示する１以上の選
択用スキャンレジスタと，を備え；前記アクセス用スキ
ャンレジスタのスキャン入力端子と前記選択用スキャン
レジスタのスキャン入力端子とは前記データ入力端子に
共通に接続されており；前記アクセス用スキャンレジス
タのスキャン出力信号と前記選択用スキャンレジスタの
スキャン出力信号とは少なくとも１以上のマルチプレク
サを介して多重化されて前記データ出力端子から出力さ
れる；ことを特徴とする，書き換え回路。
【請求項１１】前記選択用スキャンレジスタには，前
記アクセス用スキャンレジスタと前記プロファイルレジ
スタと他の選択用スキャンレジスタとに動作を指示する
インストラクションレジスタが含まれることを特徴とす
る，請求項１０に記載の書き換え回路。
【請求項１２】前記アクセス用スキャンレジスタと前
記プロファイルレジスタとのそれぞれには，前記所定の
コードとして，少なくとも１以上の専用のコードが割り
当てられていることを特徴とする，請求項１０または１
１に記載の書き換え回路。
【請求項１３】前記専用のコードに基づく前記アクセ
ス用スキャンレジスタと前記プロファイルレジスタとへ
の動作の指示は，前記インストラクションレジスタによ
って行われることを特徴とする，請求項１２に記載の書
き換え回路。
【請求項１４】前記専用のコードに基づく前記アクセ
ス用スキャンレジスタと前記プロファイルレジスタとへ
の動作の指示は，前記インストラクションレジスタ以外
の選択用スキャンレジスタによって行われることを特徴
とする，請求項１２に記載の書き換え回路。
【請求項１５】前記アクセス用スキャンレジスタと前
記プロファイルレジスタとには，前記所定のコードとし
て，前記アクセス用スキャンレジスタと前記プロファイ
ルレジスタとの全てに共通する少なくとも１以上の共通
のコードが割り当てられていることを特徴とする，請求
項１０，１１，１２，１３または１４のいずれかに記載
の書き換え回路。
【請求項１６】前記共通のコードに基づく前記アクセ
ス用スキャンレジスタと前記プロファイルレジスタとへ
の動作の指示は，前記インストラクションレジスタによ
って行われることを特徴とする，請求項１５に記載の書
き換え回路。
【請求項１７】前記共通のコードに基づく前記アクセ
ス用スキャンレジスタと前記プロファイルレジスタとへ
の動作の指示は，前記インストラクションレジスタ以外
の選択用スキャンレジスタによって行われることを特徴
とする，請求項１５に記載の書き換え回路。
【請求項１８】さらに，状態遷移によって前記アクセ
ス用スキャンレジスタと前記選択用スキャンレジスタと
の動作を指定するＴＡＰコントローラを備えることを特
徴とする，請求項１０，１１，１２，１３，１４，１
５，１６または１７のいずれかに記載の書き換え回路。
【請求項１９】前記プロファイルレジスタのアップデ
ート（Ｕｐｄａｔｅ）動作により，前記不揮発性半導体
記憶装置のライトエネーブル（ｗｒｅｎ）フラグをセッ
ト／リセットすることを特徴とする，１０，１１，１
２，１３，１４，１５，１６，１７または１８のいずれ
かに記載の書き換え回路。
【請求項２０】請求項１０，１１，１２，１３，１
４，１５，１６，１７，１８または１９のいずれかに記
載の書き換え回路を用い；当該書き換え回路から，前記
データ出力端子を介して前記プロファイルレジスタのキ
ャプチャ（Ｃａｐｔｕｒｅ）データの前記不揮発性記憶
装置に関する所定パラメータのコードを読み出す工程
と；前記所定のパラメータのコードを解読して前記アク
セス用スキャンレジスタの構成を認識する工程と；認識
した前記アクセス用スキャンレジスタの構成に基づき当
該書き換え回路との通信プロトコルを更新する工程と；
を含むことを特徴とする，不揮発性記憶装置のデータ書
き換え方法。
【請求項２１】２以上のビットから構成されるスキャ
ンレジスタであって：少なくとも１のビットのアップデ
ート（Ｕｐｄａｔｅ）出力が他のビットの共通の選択信
号に設定されており；前記他のビットそれぞれは，少な
くとも２以上のキャプチャ（Ｃａｐｔｕｒｅ）入力信号
を有し，前記選択信号に応じて前記キャプチャ（Ｃａｐ
ｔｕｒｅ）入力信号のいずれかをキャプチャ（Ｃａｐｔ
ｕｒｅ）するものである；ことを特徴とする，スキャン
レジスタ。