JPS592071A

JPS592071A - デ−タ変換回路

Info

Publication number: JPS592071A
Application number: JP57109953A
Authority: JP
Inventors: 修一猪瀬
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1982-06-28
Filing date: 1982-06-28
Publication date: 1984-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はデータバス上のデータを変換するデータ変換回
路に関し、特に磁気記憶装置や半導体記憶装置等の記憶
装置に対してデータを暗号化して記憶させ、またその記
憶データを解読して原データを取り出すことのできるデ
ータ変換回路に関する。

近年、電子計算機の小型化と高性能化が進み、例えばパ
ーツカルコンピユータと云われる小型計算機においても
高速化や大容量化が進行し、それにともない利用範囲も
広くなり一般事務にまで及んでいる。そのため、取扱い
データの重要性は高まり仕事の内容によっては機密性を
必要とするものが生じてきた。しかしながら、このよう
な従来の計算機にあっては比較的大規模な仕事が簡単に
できる反面機密性の対策がされていなかった。

本発明は上述の点に鑑みて、記憶装置に入力するデータ
を高度の暗号データに変換し機密データの保護を容易な
らしめるようにした簡易で小型計算機にも好適なデータ
変換回路を提供することを目的とする。

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明データ変換回路の構成の一例を示す。こ
の回路はデータバスＤＯ〜Ｄ６またはＤ７０〜Ｄ／３の
間に挿入され、記憶装置への入力、または記憶装置から
の出力の際のデータの変換を行う。

ここで１はデータバスＤＯ〜Ｄ３　（およびＤ１０〜Ｄ
′６）上のデータを修飾（変更）する複数のトライス、
テート排他的論理和素子１１〜１８を有する排他的論理
和回路、２はその排他的論理和素子１１〜１８への接続
を変える複数のマルチプレクサ２１〜２４を有するマル
チプレクサ回路、６は乱数列の発生順序を決める複数の
ソリツブフロップ３２，３４．。

６６．３８と排他的論理和素子３３．５５　、６７を有
すλシフトレジスタ回路、４は乱数列を決定する複数の
アンドゲート（論理積素子）４２〜４４を有するアンド
回路であり、上述の回路２〜４により排他的論理和回路
１に対し乱数の数列（データ列）を発生する。５は複数
のフリップフロップ５２〜５４を有するラッチ回路であ
り、アンド回路４の状態を変える制御データを保持して
乱数データ列の発生順序を変える。６はマルチプレクサ
回路２を制御するラッチ回路であり、複数のフリップフ
ロップ６１および６２を有する。

次に、第１図の本発明装置の動作を説明する。

排他的論理和回路１（以下、ブロック１と称する）によ
り上述のデータバス上のデータは、一部変換される。例
えば、データバスＤＯのデータが“Ｏ，”、かつ排他的
論理和をとる素子１１の一方の入力値が“１”であると
すれば、素子１１の出力値は“１′となる。またデータ
バスＤ１のデータが“０″、かつ素子１２の一方の入力
値が“０”とすればその排他的論理和は“０”となる。

同様に素子１６および素子１４の出力値は“０”または
１′′という様に変換されて送出する。このため、例え
ばバスの入力データが“Ｃ″ＨＥＸ　であり、かつブロ
ック１の排他的論理和の一方の入力値が“５”ＨＥＸ　
であれば、バスのデータは“Ｃ”ＨＥＸ　から“９″Ｈ
ケ　に変換されることになる。更に、後述の様にマルチ
プレクサ回路２（以下、ブロック２と称する）から供給
されるブロック１への出力値が乱数のため、ブロック１
のデータ変換は一義的でなく、そのため他の装置による
解読は困難となる。

次いで、ブロック１に供給される乱数列の発生の一例を
示す。まず、アントゲ−）４２．４３および４４に入力
するラッチ回路５（以下、ブロック５と称する）からの
入力値を各々“ＯＰＩ　、　４１０＋１および“１”と
仮定し、かつ、シフトレジスタ（フリップフロップ）３
２．３４．３６および６８の初期状態を各々“１″、“
、６ｗ　、　ａｌｎおよび４′１”と仮定すると、その
シフトレジスタの出力値はクロ・ツク６０のパルスの入
力毎に（１１１１）　、　（１１０１）　。

（０１１１）　、　（１０１０）　、　（０１０１）　
、　（１０１１）。

（１１００）　、・・・・−・の様に順次変化してゆく
順還性のランダム数の列になる。また、このシフトレジ
スタ３２　、６４　、３６および６８の出力値は、マル
チプレクサ２１，２２．２３および２４により任意の排
他的論理和素子１１〜１８に入力できる。例えば、マル
チプレクサ２１〜２４のラインセレクト信号を適当に決
める事によってシフトレジスタ３２の出力端子が素子１
１の入力端子に、シフトレジスタ６４の出力端子が素子
１２の入力端子に、シフトレジスタ６６の出力端子が素
子１６の入力端子に、シフトレジスタ６８の出力端子が
素子１４の入力端子に接続されたと仮定すると、排他的
論理和素子１１〜１４の一方の入力端子にはデータライ
ンＤ３　、Ｄ２　、ＤＩおよびＤｏｔ二文」応して（１
１１１）。

（０１１１）　、　（１１１０）　、　（０１０１）　
、　（１０１０）。

（１１０１）　、　（００１１）　、・・・・・・の様
にデータが順次入力される。このように、データライン
Ｄ６〜ＤＯ（またはＤ／３〜Ｄ’０　）−１−の入力デ
ータが例えば“０″、“０″、′°０”、・・・・・・
と同じ値であっても“Ｆ″。

“７″　ＭＥ”、１５″、・・・・・・の様に変換され
て出力され、その出力データの解読は他の装置では困難
（二なる。したがって、本装置に対するパスワードとし
て、乱数列の順序を決めるアンドゲート４２〜４４とシ
フ）レジスタ６、およびブロック１との組合せを決める
マルチプレクサ２１〜２４のセット条件が必要になる。

なお、乱数を発生するシフトレジスタ回路６（以下、フ
ロップ３と称する）のシフトレジスタ６２．・・・・・
・は、任意の数だけ置く事ができ、そのシフトレジスタ
を多数４＝すれ＃ｆするほど周期の長い乱数が発生でき
、その複雑度を増すことができる。また、そのシフトレ
ジスタを増すにともない相対的にアンド回路４（以下、
ブロック４と称する）のアンドゲート４２．・・・・・
・の数、およびブロック２のマルチプレクサ２１．・・
・・・・の数を増してゆけば、パスワードの語長も長く
なり、パスワードの機密性も更に向上する。逆に、ブロ
ック２および６を除いた簡易型も可能である。

次にパスワードについて説明する。ブロック５のフリッ
プフロップ５２〜５４はブロック４のアントゲ−）４２
．４３および４４の乱数列の決定を制御する。、このソ
リツブフロップ５２〜５４は、あらかじめ後述のＲＯＭ
ＩＯ２およびＲＡＭ１０６（第２図参照）に男き込まれ
たプログラムに従って任意にセットおよびリセットでき
るものであり、一般的には使用者（ユーザ）により指定
されたパスワードに従ってセットおよびリセットされる
。ラッチ回路６（以下、ブロック６と称する）は、ブロ
ック２に対するブロック６と、ブロック１の接続切り換
えを制御する。そのブロック６は、ブロック５と同様に
、あらかじめ後述のＲＯＭおよびＲＡＭに備き込まれた
プログラムにより任意にセットできる。例えば、フリッ
プフロップ６１および６２が“０”および“０″の様に
セットされたと仮定すると、マルチプレクサ２４におい
ては、人力ラインＬＯ〜Ｌ６のうち、ラインＬＤのゲー
トのみが開けられ、ラインＬＯの値がブロック１の素子
１１の入力端子に入ることとなる。同様にして、マルチ
プレクサ２３においてはラインＬ１、マルチプレクサ２
２においてはラインＬ２、マルチプレクサ２１において
はラインＬ６が開けられ、それぞれの値がブロック１の
排他的論理相克ｒ・の入力端子に出力される。なお、６
０はシフトレジスタ３２．３４．３６および６８のシフ
ト用りＬ７ノクの信号ラインであり、そのフロップは！
−タ転送毎に１発ずつそのシフトレジスタに入力される
。

７０および８０はデータバスＤＯ〜Ｄ５（またはＤＩＤ
〜Ｄ′３）からデータを拾いあげるのに用いるクロック
の信号ラインであり、そのクロックは通常アドレス信号
をデコードする事によって作られる。

９０はシフトレジスタ３２．３４．３６および６８をイ
ニシャルセットするのに用いるパルスの信号ラインであ
り、そのパルスによりデータを転送する前にシフトレジ
スタをイニシャルセットする事によって、乱数列が決定
される。

第２図は第１図の本発明データ変換回路を用いた情報処
理装置の構成の一例を示し、ここで１０８および１０９
はそれぞれ第１図のデータ変換回路に相当する。１０６
および１０７はデータ変換を必要とする外部記憶装置で
あり、各々にＲＡＭ（ランダムアクセスメモリ）と磁気
記憶装置（例えばフロッピーディスク装置）を割当てて
いる。１０１はＭＰＵ　（マイクロプロセッサ）、１０
２は内部固定記憶装置としてのＲＯＭ　（リードオンリ
メモリ）、１０６は同じく内部記憶装置としてのＲＡＭ
、１０４はＣＲＴ（陰極線管）表示装置、１０５は第１
図のＤＯ〜Ｄ６またはＤ１０〜Ｄ／６に相当するデータ
バスを含むパスである。

パス１０５上のデータはデータ変換回路１０８および１
０９により修飾されて暗号化し、対応するＲＡＭ１０６
または磁気記憶装置１０７に供給され記憶される。また
、読み出し時には、ＲＡＭ１０’６ｔδよび磁気記憶装
置１０７から読み出された暗号化されたデータが対応す
るデータ変換回路１０８または１０９により原データに
再現され、パス１０５を介して他の装置１０１〜１０４
１−供給され処理される。その際、データ変換を上述の
ように使用者（ユーザ）別に指定され、ＲＯＭ１０２お
よびｒｔＡＭ１０３に葺き込まれた所定の／（スワ−Ｖ
により行われる。従ってＲＡＭ１０６および磁気記憶装
置１０７のデータは、所定の）くスワードにより、第１
図のブロック５および６を正しくセットしなけれはその
データを正しく読めない事になる。また、データにより
パスワードを解読する事は、乱数列がからんでいる為に
非常に難しく、そのため機密性の保持に極めて有効であ
る。

第６図は第２図の実施例の処理手順の一例を示したもの
である。まず、ステップＳ１においてＲＡＭ１０６また
はＲＡＭ　１０３からのノ（スワードをライン８０を介
して読み込み、読み込んだ）炙スワードに基づいて第１
図のブロック５のソリツブフロップ５２〜５４を任意の
値にセットする。同様に、ステップＳ２において、ライ
ン７０を介して読み込んだパスワードに基づいて第１図
のブロック６のノリツブフロップ６１および６２を任意
の値にセットする。更に、ステップＳ６においてライン
９０を介して読み込んだパスワードに基づいて第１図の
ブロック６のイニシャライズを行い、それにより同一の
パスワードに対しては書き込みと読み込み時の乱数列が
同じに発生できるようにする。続いて、ステップＳ４に
進みデータバスＤＯ〜Ｄ６（またはＤ′０〜Ｄ′６）上
のデータの記憶装置１０６および１０７への実際の書込
みまたは読み込み処理をリードライト信号Ｒ／Ｗのタイ
ミングによりデータ変換を伴って行う。

以上説明したように、本発明によれば、データバス上の
データを修飾する排他的論理和回路と乱数発生回路を有
し、その乱数関数、乱数初期状態および乱数発生回路と
排他的論理和回路の組合せをパスワードに応じてそれぞ
れ変更するようにしているので、簡潔な構成により複雑
なデータ変換を行うことができ、それにより記憶装置に
対する記憶データの機密性の保持が容易にしかも確実に
できるという大きな効果が得られる。

【図面の簡単な説明】

第１図は本発明データ変換回路の構成例を示すブロック
図、第２図はそのデータ変換回路を用いた情報処理装置
の要部構成例を示すブロック図、第６図は第２図の処理
手順の一例を示すフローチャートである。１・・・・・・排他的論理和回路（ブロック）、２・・
・・・・マルチプレクサ回路（ブロック）、３・・・・
・・シフトレジスタ回路（ブロック）、４・・・・・・
アンド回路（ブロック）、５・・・・・・ラッチ回路（
ブロック）、６・・・・・・ラッチ回路（ブロック）、
１１．１２，１３，１４゜１５．１６．１７，１８・・
・・・・トライステート排他的論理和素子、３３，３５
．３７・・・・・・　排他的論理和素子、２１．２２，
２３．２４　・・・・・・マルチプレクサ、３２゜３４
．３６，３８，５２，５３，５４，６１．６２　・・・
・・・フジツブフロップ、４２．４３．４４・・・・・
・アンドゲート、ＤＯ〜Ｄ６・・・・・・データバス、
Ｄ′０〜Ｄ′６・・・・・・データバス、６０・・・・
・・シフトクロック、７０，８０，９０　　・・・・・
・チップセレクト、１０１・・・・・・ＭＰＵ、１０２
・・・・・−ＲＯＭ、　　１０３　　・・・・・・　Ｒ
ＡＭ、　　１０４　　・・・・・・　ＣＲ７表示装置、
１０５・・・・・・データバス、１０６・・・・・・Ｒ
ＡＭ、１０７・・・・・・磁気記憶装置、１０８．１０
９・・・・・・データ変換回路。特許出願人　　キャノン株式会社７１

Claims

【特許請求の範囲】

データバス上の被修飾データを修飾する排他的論理和素
子からなる排他的論理和回路と、前記被修飾データを修
飾する乱数データを発生する排他的論理和素子、シフト
レジスタ、マルチプレクサおよびアンドゲートからなる
乱数データ発生回路と、前記アンドゲートと前記マルチ
プレクサの状態を変えるパスワードを保持し、前記乱数
データのデータ列の発生順序を変えるラッチ回路と、該
ラッを回路をプログラムで制御する制御手段とを有し、
前記被修飾データをデータ変換した後所定記憶装置に記
憶し、データの機密性を高めるようにしたことを特徴と
するデータ変換回路。