SU1425709A1 - Процессор быстрого преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к специализированным устройствам цифровой обработки сигналов, использующих алгоритм быстрого преобразовани  Фурье, и может быть применено в различных -област х техники, использующих спектральный и коррел ционный анализ. Цель изобретени .- повьшение быстродействи . Поставленна  цель достигаетс  за счет того, что в состав устройства вход т блок 1 вычислени  коэффициентов Фурье, блок перестановки 2, блок пам ти 3, блок адресации 4. 6 ил.

Description

ГС

ел

о со

Изобретение относитс  к специализированным вычислительным устройства цифровой обработки сигналов, использующих алгоритм быстрого прзобразо- вани  Фурье (БПФ), и может быть использовано в различных област х техники , использующих спектральный и ; коррел ционный анализ.

Цель изобретени  - повышение бы- стродействи  процессора за счет со- ; кращени  числа операций на переста- I новку выходного массива, при сокра- i щении объема рабочей пам ти в два I раза..

I На фиг. 1 представлена функцио- нальна  схема устройства; на фиг.2 - ; функциональна  схема блока переста- новки; на фиг. 3 - временные диа- ; граммы функционировани  узла управ- ; Ленин и формировани  сигнала WR/RD; : н а фиг. 4 - функциональна  схема узл : управлени ;; на фиг. 5 - функциональ- : на  схема коммута.тора; на фиг, 6 - функциональна  схема блока адресации

Процессор (фиг.1) содержит блок ;1 вычислени  коэффициентов Фурье, блок 2 перестановки, блок 3 пам ти, блок 4 адресации.

i Блок 2 перестановки (фиг.2) со- держит регистры 5 и б, мультиплексор 7.

Узелуправлени  (фиг.4) содержит одновибратор 8, триггеры 9-12, элемент ИЛИ 13 и одновибратор 14. I Блок 4 адресации (фиг.5) содержит ;Узел 15 управлени , мультиплексор 16 ;счетчик 17, мультиплексор 18, ре- гистр 19, коммутатор 20, компаратор 21,. элементы ИЛИ 22 и 23, элементы И 24 и 25, сдвигатель 26, одновибратор 27, мультиплексор 28, элемент И 29, одновибратор 30, элемент ИЛИ 3 триггер 32, реверсивный счетчик 33, элемент И 34, элемент НЕ 35.

Блок 4 адресации работает следующим образом.

По включению питани  все регистры и счетчики устанавливаютс  в О. Триггер 9 узла 15 устанавливаетс  в 1, котора  блокирует 10- 12 и устанавливает их в О. О на выходе узла 15 обеспечивает подключение выходов триггера 32 и счетчика 17 через мультиплексор 28 к адресной шине блока 4 адресации. 1 на выходе узла 15 обеспечивает прохождение тактовых импульсов через элементы И 24 и 25, что обусловливает

о

Q

..

5

изменение адреса, (формируемого триггером 32 и счетчиком 17) по каждому такту и генерирование сигналов записи в блок 3 пам ти (на выходе узла и входе блока 4 адресации присутствуют 1). 1 на управл ющем входе мультиплексора 7 блока 2 перестановки обеспечивает соединение выхода процессора быстрого преобразовани  Фурье с информационным входом блока 3 пам ти . Тем самым обеспечен режим последовательной записи в блок 3 пам ти коэффициентов Фурье.

При передаче последнего коэффици-. ента в блок 3 пам ти блок 1 формирует сигнал конца преобразовани , который поступает на вход блок 4 адресации и запускает одновибратор 14, устанавливающий триггер 9 в О. Одиночный импульс с выхода одновиб- ратора 14 поступает также на R-входы триггера 32 и счетчиков 17 и 33 и устанавливает их в О. О на входах элементов ИЛИ-22 и 23 разрешает управление прохождением тактовых импульсов через элементы И 24 и 25 от компаратора, а также управление мультиплексором 16 и триггером 32 от мультиплексора 18. Кроме того, по импульсу с выхода одновибратора 14 в регистр 19 записываетс  код, управл ющий размерностью преобразовани . Максимал.ьна  размерность определ етс  разр дностью счетчика 17 плюс единица (поскольку триггер 32 формирует младший разр д адресного кода). .

При этом дл  размерности (п-1)-й разр д счетчика 17 подключаетс  через элемент И 34 и к S-входу триггера 32 и управл ющему входу мультиплексора 16, а сдвигатель 26 обеспечивает сдвиг исходного кода X на i разр дов в сторону младших раз г р дов. Пусть (). Рассмотрим процедуру перестановки двух операн- /(ов, котора  выполн етс  за четьфе такта. По импульсу с выхода элемента ИЛИ 13 счетчики 17 и 33 и триггер 32 устанавливаютс  в О. На выходе 0 г X компаратора устанавливаетс  1, а на выходе of X компаратора О, тем самым следующий тактовый импульс поступает на тактовьй вход триггера 1 узла 15. При этом управл юпще сигналы дл  блока 3 не сформированы, а содержимое счетчика (триггер 32 - счетчик 17) увеличиваетс  на единицу. При этом на выходах компаратора 21

состо ние измен етс  на противоположное , т.е. разрешаетс  прохождение последующих тактовых импульсов на тактовый вход узла 15, на выходах которого формируютс  сигналы согласно временной диаграмме (фиг.З). Высоким уровнем сигнала на выходе узла к адресному входу блока 3 подключаетс  модифицированный код oi 00...01 и из  чейки пам ти с этим адресом считываетс  первый операнд и записываетс  в регистр 5 блока 2 перестановки.

Далее по второму такту низким уровнем сигнала на выходе узла и адресному входу через мультиплексор 28 подключаетс  исходньй код .. и в регистр 5 записываетс  второй операнд, при этом первый операнд переписываетс  в регистр 6 блока 2 перестановки и поступает на информационный вход блока 3 пам ти. По следующему такту формируетс  сигнал WR/RD записи и первый операнд записываетс  по адресу исходного кода X. Далее высоким уровнем на выходе узла 15 по второму адресу записываетс  второй операнд.

Затем перепадом из О в М на выходе узла 15 содержимое счетчика (триггер 32 - счетчик 17) увеличиваетс  на единицу и процедура перестановки следующей пары операндов повтор етс  аналогично. При блокировке узла 15 (содержимое счетчика триггер 32 - счетчик 17 увеличиваетс  на единицу ) перестановка не осуществл етс  Указанна  процедура формировани  адресов перестановки осуществл етс  вплоть до адреса N/2-1. Далее при адресе, равном N/2, 1 старшего разр да модифицированного кода поступает через мультиплексор 18 на управл ющий вход мультиплексора 16 и S-вход триггера 32. При этом на выходе триггера 32 устанавливаетс  1, а тактовые импульсы через мультиплексор 16 поступают на тактовый вход счетчика 17. Далее модифицированный код формируетс  с шагом два, т.е. в диапазоне адресов от N/2 до N-1 анали- зируетс  только N/4 нечетных адресов

Реверсивньи5 счетчик 33 включен параллельно счетчику 17, на управл ющий вход счетчика 33 поступает сигнал с выхода мультиплексора 18. При О счетчик 33 работает в режиме суммировани , а при адресе N/2 и

10

15

25709

выше в режиме вычитани . Таким образом , при формировании счетчиком 17 (N-l)-ro адреса счетчик 33 обнул - с етс  и на его в ыходе переноса формируетс  сигнал окончани  процедуры перестановок , который поступает на вход узла синхронизации и запускает одно- вибратор 8, который устанавливает триггер 9 в 1, а счетчики 17 и 33 и триггер 32 обнул етс . Тем самым блок 4 адресации.вновь готов к работе . При подаче на вход блока 4 адресации низкого потенциала запрещено формирование сигнала записи и реализуетс  режим считьшани  из блока 3.

Процессор быстрого преобразовани  Фурье работает следующим образом.

Исследуемьш процесс поступает на вход блока 1 вычислени  коэффициентов Фурье, на выходе которого форми руютс  спектральные коэффициенты в обратном двоичном пор дке, поступающие последовательно через мультиплексор 7 блока 2 перестановки в блок 3. При этом блок 4 адресации формирует по тактам последовательные адреса и управл ющие сигналы дл  блока 3. После формировани  последнего коэффициента С из блока 1 в блок 4 адресации поступает сигнал конца преобразовани  и блок 4 адресации переводитс  в режим переупор дочени , при этом выход регистра 6 подключен через мультиплексор 7 к входу блока 3. В результате описанных процедур перестановки через 3/4N циклов в блоке 3 содержатс  данные, упор доченные в естественном пор дке.

Claims (1)

1. Формула изобретени 20

   25

   30

   35

   45

   40

   Процессор быстрого преобразовани  Фурье, содержащий блок вычислени  коэффициентов Фурье, блок перестановки , блок пам ти и блок адресации, тактовьй выход которого подключен к входу управлени  перестановкой блока перестановки, выход которого подключен к информационному входу блока пам ти, выход которого  вл етс  вы ходом процессора, информационным

   входом которого  вл етс  информационный вход блока вычислени  коэффициентов Фурье, тактовый вход которого  вл етс  первым тактовьгм входом

   процессора, отличающийс  .тем, что, с целью повьшени  быстродействи , информационньй выход и вь1- ход окончани  вычислений блока вы

   числени  коэффициентов Фурье подключены соответственно к первому информационному входу блока перестановки и входу условий блока адреса- , адресиьй выход, выход управлени  записью-считыванием и выход выборки которого подключены соответственно к адресному входу, входу управлени  записью-считыванием и вхо ду выборки блока пам ти, выход которого подключен к второму информационному входу блока перестановки, тактовый вход которого  вл етс  вторым тактовым входом процессора, третьим и четвертым тактовыми входами которого  вл ютс  соответственно первый и второй тактовые входы блока адресации, вход задани  размера преобразовани  которого  вл етс  входом задани  размера преобразовани  процессора, причем блок перестановки содержит первый и второй регистр и мультиплексор, первый информационный вход которого подключен к выходу первого регистра, информационный вхо которого подключен к выходу второго регистра, вход записи которого соеди I иен с входом записи первого регистра I и  вл етс  тактовым входом блока пе- |рестановки, первым и вторым информа- Iционными входами и входом управлени  Перестановкой которого  вл ютс  со- Iответственно второй инфор 1ационный |вход мультиплексора, информационный вход второго регистра и управл ющий ;вход мультиплексора, выход которого | вл етс  выходом блока перестановки, 1при этом блок адресации содержит узе управлени , коммутатор, сдвигатель, компаратор, три мультиплексора, два одновибратора, счетчик, реверсивный счетчик, триггер, регистр, три элемента ЮТИ, четыре элемента И и элемент НЕ, выход которого подключен к первому входу первого элемента И, вы код которого подключен к управл ющим входам реверсивного счетчика и первого мультиплексора и S-входу триггера , выход которого подключен к. первому информационному входу первого мультиплексора, выход которого подключен к счетным входам счетчика и реверсивного счетчика, установочные йходы которых соединены с входом записи регистра, R-входом триггера и подключены к первому выходу узла управлени , второй выход которого подключен к первому входу первого эл

   5

   0

   5

   0

   мента ИЛИ, выход которого подключен к второму информационному входу первого мультиплексора и тактовому входу триггера, выход переноса реверсивного счетчика подключен- к входу останова узла управлени , третий выход которого подключен к управл ющему входу второго мультиплексора, первый информационный вход которого соединен с первым входом компаратора и подключен к выходу сдвигател , информационный вход которого подключен к выходу коммутатора, информационный выход счетчика и выход триггера че- . рез шину данных подключены к второму информационному входу второго мультиплексора , информационному входу коммутатора 5 второму входу компаратора и информационному входу третьего мультиплексора , выход которого подключен к второму входу Неравно первого элемента И, выходы Равно компаратора подключены к первым входам соответственно второго и третьего элементов ИЛИ, выходы которых подключены к первым входам соответственно второго и третьего элементов И, выходы второго элемента И подключены к второму входу первого элемента ИЛИ, ыход третьего элемента И подключен к первому входу четвертого элементам и тактовому входу узла управлени ,четвертьй выход которого подключен к второму входу четвертоg го элемента и,выход которого подключен к входу первого одновибратора, выход регистра подключен к управ  к цим входам третьего мультиплексора и сдвига- тел , а п тый выход узла управлени  подключен к входу элемента НЕ, вторым входам второго и третьего элементов ИЛИ и  вл етс  тактовым выходом блока адресации, выходом выбора которого  вл етс  выход второго одновиб ратора, вход которого соединен с вторым входом второго и третьего элементов И и  вл етс  первым тактовым входом блока адресации, выходом управлени  записью-считыванием и адресным выходом которого  вл ютс  соответственно выходы первого одновибратора и второго мультиплексора, а входом задани  размера преобразовани , вторым тактовым входом и входом запуска

   5 б/гока адресации  вл ютс  соответственно информационный вход регистра, третий вход четвертого элемента И и вход запуска узла управлени , при этом узел управлени  содержит четыре

   0

   5

   0

   7

   триггера, два одновибратора и элемент ИЛИ, причем пр мой выход первого триггера, подключен к тактовому входу второго триггера, инверсный выход которого подключен к D-входу первого триггера, инверсный выход первого триггера подключен к D-входу первого триггера и тактовому входу третьего триггера, инверсный, выход которого подключен к D-входу третьего триггера, R-вход которого соединен с R-входом первого триггера и подключен к выходу четвертого триг14

   425709

   ход второго одновибратора подключен к R-входу четвертого триггера и второму входу элемента ИЛИ, выход кото- рого  вл етс  первым выходом узла управлени , вторым, третьим, четвертым и п тым выходами которого  вл ютс  соответственно пр мой выход второго триггера, инверсный выход тре- 10 тьего триггера, инверсный выход второго триггера и выход четвертого триггера , входом останова, тактовьпч входом и входом запуска узла управлени   вл ютс  соответственно вход первого

   гера, S-вход которого соединен с пер- 15 одновибратора, тактовый вход первого

   вым входом элемента ИЛИ и подключен триггера к выходу первого одновибратора, а вы- тора.

   фие.2

   и вход второго одновибра1 г ъ 1 г//jnJTjnjnJTJTTL

   5 4

   5

   О i 2 5 4561

   1