SU1594515A1 - Цифровой функциональный преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено в специализированных вычислител х. Целью изобретени   вл етс  повышение быстродействи . Преобразователь содержит блок 1 пам ти опорных значений, регистр 2 опорных значений, первую 3 и вторую 4 схемы сравнени , блок 5 генерации функций, триггер 6, элемент И 7, тактовый вход 8, регистровый запоминающий блок 9. Достижение цели обеспечиваетс  за счет организации выборки из пам ти по методу страничной обработки. 2 ил.

Description

сл

ййь

СП

ел

фцг.1

Изобретегше относитс  к вычислительной технике и может быть использовано в специализированных вычислител х ,

Целью изобретени   вл етс  повышение быстродействи .

На фиг 1 представлена функционалв иа  схема преобразовател ; на Лиг.2 - схема блока генерагщи функции.

Преобразователь содержит блок 1 пам ти опорных значений, регистр 2 опорных значений, первую схему 3 сравнени , вторую схему 4 сравнени , блок 5 генератщи функции, триггер 6, эле- мент И 7, тактовьвЧ вход 8, регистровый запоминаюп Дй блок 9, выход 10 признака окончани  вычислений, первый ;информационный выход 11, второй ин- |формационный выход 12, информационный ;вход 13, вход 14 сброса, тактовьй вхо ;:15 блока генерации функции. ; Блок генерации функпди содержит два управл емых двоичных умножител  16 и 17, в состав которых вход т счетчики 16.1 и 17.1 и группа элементов И-ВДИ 16,2 и 17.2, умножитель :16, сумматор-вычитатель 19.

Преобразователь работает следующим iобразом.

; Входной сигнал (аргумент X) в параллельном Д13ОИЧНОМ коде поступает на вход устройства, причем сигналы, соответствующие старшим разр дам, подаютс  на вход блока 1 пам ти и опор- . „

ных значении, а младшие разр ды подключены к входу второй схемы 4 срав- нени  и к входу адреса считывани  регистрового зaпo инaющeгo блока 9.

С изменением старших разр дов аргумента1 код на выходе блока 1 пам ти опорных значений измен етс . Это приводит к срабатыванию первой схе- -f&i 3 сравнени , на ее выходе по влл- етс  короткий импульс. По этому им- пульсу код, установленный на выходе блока 1 пам ти опорных значений, перезаписываетс  в регистр 2 опорных; значений, устанавливаютс  начальные услови  г. блоке 5 генерации функций, п на выходе триггера 6 устанавливаетс  значение логической 1, Открываетс  элемент И 7 к импульсы с тактового входа 8 начинают поступать на одноименный вход 15 блока 5 пенера- цга ФУНК1У1И,. По каждому импуЛьсу на входе блока 15 иа втором информационном выходе .i/l; блока 5 генерацн:и функщгй . последовательно формируютс 

, з

с

0

5

значени  воспроизводимой функциональной зивисимости в заданном поддиапазоне .

Код,соответствующий количеству им- .пульсов,поступающих на вход 15,формируетс  на первом информационном выходе 11 блока 5 генерации функции и поступает на вход первого операнда второй схемы 4 сравнени  и на вход адреса записи регистрового запоминающего блока 9. Таким образом, по адресу, установленному на выходе 11, данные с выхода 12 записываютс  в регистро- вьА запоминающий блок 9. В то же врем  на входе второго операнда второй схемы 4 сравнени  и на входе адреса считывани  регистрового запоминающего блока 9 установлены младшие разр ды аргумента. Если код на первом информационном выходе 11 становитс  больше кода, соответствующего младшим разр дам аргумента, срабатьшает втора  схема Л г,г1;--.внени  и на вход разре111е1(-1  считмь- ни  регистрового запомдНгЧ:оп;еГо блока 9 поступает нал, разрегааю щй считывание данных.

На выходе запоминающего блока 9 по вл етс  код, соответствующий результату функционального преобразона- ьи  аргумента, установленного на входе устройства. Запись данных в блок 9 продолжаетс  до момента пЪ влени  импульса на выходе 10 признака окончани  вычислений блока 5 генерации функции. По импульсу на выходе 10, на выходе триггера 6 устанавливаетс  значение логического О и элемент И 7 закрываетс . Последующий процесс функционального преобразовани  проходит следующим образом. Если аргумент измен етс  в пределах отработанного поддиапазона, то нужна  функнзн  просто считьюаетс  из регистрового запоминающего блока 9, если аргумент выходит из этого поддиапазона, то процесс функтщональной перезаписи происходит заново.

Сигнал готовности преобразовател  формируетс  на основе анализа сигналов с в -псода второй схемы 4 сравнени  и триггера 6.

Claims (1)

1. Формула изобретени 

   Цифровой функциональньй преобразователь , содержащий блок генерации функ1щн, блок пам ти опорных значений, триггер и элемент И, причем выход триггера соединен с первым входом

   5159

   элемента И, второй вход которого соединен с тактовым входом преобразовател , отличающийс  тем, что, с целью поньшени  быстродействи  в него дополнительно введены регистро вьй запоминаюп1Ий блок, две схемы сравнени  и регистр опорных значений причем вход старших разр дов преобразовател  соединен с адресным входом блока пам ти опорных значений, выход которого соединен с информационным входом- регистра опорных значений, с информационным входом блока генерации функций и входом первого операнда первой схемы сравнени , вход второго операнда которой соединен с выходом регистра опорных значений, синхронизирующий вход которого соединен с вы- . ходом признака Больше первой схемы сравнени , с входом сброса блока генерации функции и с ;входом установки триггера выход 6 кончани  вы5

   числений и тактовьпЧ вход блока генерации функции соединены с входом сброса триггера и выходом элемента И со- отзетственно, первый информационный вькод блока генерации функции соединен с входом адреса записи.регистрового запоминающего блока и входом первого операнда второй схемы сравнени , вход второго операнда которой соединен с входом младших разр дов преобразовател  и входом адреса счи- тьтани  регистрового запоминающего блока, вход разрешени  считьшани  которого соединен с выходом признака Первый операнд больше второй схемы сравнени , информационный выход регистрового запоминак дего блока соедины с вторым информационным выходом блока reHepanKii функций и выходом результата преобразовател  соответственно .