SU1368978A2

SU1368978A2 - Пороговый элемент

Info

Publication number: SU1368978A2
Application number: SU864100005A
Authority: SU
Inventors: Олег Николаевич Музыченко
Original assignee: Войсковая часть 31303
Priority date: 1986-05-28
Filing date: 1986-05-28
Publication date: 1988-01-23

Abstract

Изобретение может быть использовано дл построени устройств переработки дискретной информации. Пороговый элемент содержит регистр 1 сдвига, регистр 2 пам ти и блок 4 контрол обнулени . Введение элемента И 6, регистра 3 пам ти, блока 5 контрол обнулени и элементов ИПИ 7 и 8 повьшает быстродействие устройства . 1 табл., 2 ил.

Description

«L

СЛ

/

/ .

р

8

11

Фи&1

Изобретение относитс к автоматике и вычислительной технике, может быть использовано дл построени различных устройств переработки дискретной информации и вл етс усовершенствок

ванием известного порогового элемента по авт. св. № 1034188.

Цель изобретени - повышение быстродействи порогового элемента.

На фиг.1 изображена структурна схема порогового элемента, на фиг.2- структурна схема регистра пам ти.

Пороговьм элемент содержит регистр 1 сдвига, регистры 2 и 3 пам ти, блоки 4 и 5 контрол обнулени , элемент И 6, элементы ИЛИ 7 и 8. Информационные входы 9 регистра сдвига соединены с информационными входами порогового элемента. Первые а выходов регистра 1 сдвига (пр мых) соединены с входами регистра 2 пам ти (первым выходом регистра 1 сдвига вл етс выход его крайнего правого разр да), а остальные (п-а) выходов - с входами блока 4 контрол обнулени , первые (п-а+1) выходов (инверсных) регистра 1 сдвига соединены с входами регистра 3 пам ти, а остальные (а-1) выходов - с входами блока 5 контрол обнулени . Выходы последних разр дов стров 2 и 3 пам ти и выходы блоков 4 и 5 контрол обнулени соединены с входами элемента ИЛИ 7, выход 10 которого соединен с выходом порогового

разр да регистра 3 пам ти и выход блока 5 контрол обнулени соединены с входами элемента И 6, выход которого , а также выход последнего разр да регистра 2 пам ти соединены с входами элемента ИЛИ 8, выход 11 которого соединен с выходом порогового элемента . Вход 12 разрешени записи регистра 1 сдвига соединен с входами сброса регистров 2 и 3 пам ти и входом порогового элемента, тактовый вход регистра 1 сдвига соединен с тактовым входом 13 порогового элемента .

Регистры 2 и 3 пам ти могут быть выполнены как в известном устройстве либо в виде последовательно соединенных разр дов, каждый из которых содержит RS-триггер и элемент И (фиг.2).

Блок 4 контрол обнулени может быть выполнен в виде элемента И с пр мыми 1входами, если он соединен с

6

g

5

0

35

40

45

50

55

инверсными выходами регистра 1 сдвига , и в виде элемента И с инверсными входами, если он соединен с йр мыми выходами регистра 1 сдвига.

Блок 5 контрол обнулени может быть выполнен в виде элемента И с пр мыми входами, если он соединен с пр мыми выходами регистра 1 сдвига, и в виде элемента И с инверсными входами , если он соединен с инверсными выходами регистра 1 сдвига.

Пороговьй элемент функционирует следующим образом.

На вход 12 устройства подаетс импульс запуска, при поступлении которого происходит запись в регистр 1 сдвига входного кода, поданного на входы 9 порогового элемента, а также сброс регистров 2 и 3 пам ти. Далее на вход 13 порогового элемента подаютс тактовые импульсы.

При подаче каждого тактового импульса происходит сдвиг вправо на один разр д кода, записанного в регистр 1 сдвига. При по влении единичного сигнала в первом разр де регистра 1 сдвига, вл ющемс крайним правым разр дом, он записьшаетс в регистр 2 пам ти и на выходе его первого разр да по вл етс единичный сигнал , разрешающий запись единичного сигнала во второй разр д регистра 2 пам ти. Далее работа происходит аналогичным образом. Единичньй сигнал по вл етс на i-м выходе регистра 2 пам ти, если на всех предыдущих выходах регистра имеетс единичный сигнал и на выходе i-ro разр да регистра 1 сдвига также единичный сигнал. Одновременно разрешаетс запись единичного сигнала в (1+1)-й разр д регистра 2 пам ти. Таким образом, в процессе функционировани сдвиг входного кода в регистре 1 сдвига происходит слева направо, а заполнение регистра 2 пам ти справа налево.

Аналогичным образом в регистре 3 пам ти осуществл етс накопление нулевых сигналов с выходов регистра 1 сдвига. При по влении нулевого сигнала на выходе первого разр да регистра 1 сдвига в первый разр д регистра 3 пам ти записываетс единичный сигнал, разрешающий запись сигнала во второй разр д. Единичный сигнал по вл етс на выходе i-ro разр да регистра 3 пам ти , если на всех предыдущих выходах имеетс единичный сигнал и на выходе

(пр мом) i-го разр да регистра 1 сдвига имеетс нулевой сигнал. Одновременно разрешаетс запись сигнала в (i-t-l)-fl разр д регистра 3 пам ти. Таким образом в регистре 2 пам ти осуществл етс накопление единиц, а в регистре 3 - нулей входного кода.

Работа продолжаетс таким образом до по влени единичного логического сигнала хот бы на одном из выходов блоков 4 или 5 контрол обнулени , или на выходах регистров 2 и 3 пам ти , соединенных с входами элемента ИЛИ 7, что вызывает на его выходе 10

ничный сигнал, свидетельствующий об окончании цикла работы устройства .

Результат снимаетс с выхода 11 элемента ИЛИ 8 устройства. Если во входном коде m а единиц, то единичный сигнал по вл етс либо на выходе блока 5 контрол обнулени (если в (а-1) последних разр дах регистра 1 ;двига записан единичный код), либо ia выходе регистра 2 пам ти после 1акоплени а единиц входного кода, 1ТО вызывает единичный сигнал на выводе элемента ИЛИ 7 и выходе элемен- а ИЛИ 8 (на инверсном выходе регистра 3 пам ти, соединенном с входом лемента И 6, имеетс единичный сиг- {ал) . Если во входном коде m - а щиниц, то единичный сигнал по вл ет- на выходе блока 4 контрол обнуле- и , либо на пр мом выходе регистра 3 ам ти, что вызывает единичный сигнал а выходе 10 элемента И 7 и нулевой игнал на выходе 11 элемента ИЛИ 8, ак как на выходе регистра 2 пам ти и ыходе элемента И 6 имеютс нулевые игналы.

Таким образом на выходе порогового лемента формируетс единичный сиг- ал, если на входном коде имеетс

а единиц, и нулевой сигнал в про- ивном случае.

Таким образом обеспечиваетс пред- Iарительное завершение цикла работы орогового элемента, когда во входном

оде число нулей Ра п-а, что обеспе- 1ваетс регистром 3, осуществл ю цим f 1копление нулей входного кода, либо огда в (а-1) последнем разр де вход- пго кода имеютс единицы, что осу- ств:1 етс блоком 5 контрол обнуле- ,

В таблице приведены данные по эеднему числу тактов работы по всему

диапазону 16-разр дных двоичных чисел , необходимому дл формировани результата пороговым элементом.

10

15

20

При + 1 устройство реализу- 2;, етс дл а п-а+1 , а на входы 9 подаетс инверсный код, результат работы также инвертируетс .

Таким образом, пороговый элемент обеспечивает повышение быстродейст30 «и Формула изобретени

5

0

5

0

5

Пороговый элемент по авт. св. № 1034188, отличающийс тем, что, с целью повышени быстродействи , введены второй регистр пам ти , второй блок контрол обнулени , элемент И и два элемента ИЛИ, второй регистр пам ти соединен информационными входами с первыми (n-a-i-1)-выходами регистра сдвига, а остальные (а-1) выходов регистра сдвига соединены с входами второго блока контрол обнулени , выходы второго регистра пам ти и второго блока контрол обнулени соединены с входами элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого регистра пам ти, выходы первого и второго регистров пам ти, а также выходы первого и второго блоков контрол обнулени соединены с входами второго элемента ИЛИ, выходы элементов ИЛИ соединены с выходами устройства, вход сброса второго регистра пам ти соединен с входом разрешени записи регистра сдвига.

Фиг. 2

Claims

Пороговый элемент 1034188, о т л и ч тем, что, с целью повышения быстродействия, введены второй регистр памяти, второй блок контроля обнуления, элемент И и два элемента ИЛИ, второй регистр памяти соединен информационными входами с первыми (п-а+1)-выходами регистра сдвига, а остальные (а-1) выходов регистра сдвига соединены с входами второго блока контроля обнуления, выходы второго регистра памяти и второго блока контроля обнуления соединены с входами элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого регистра памяти, выходы первого и второго регистров памяти, а также выходы первого и второго блоков контроля обнуления соединены с входами второго элемента ИЛИ, выходы элементов ИЛИ соединены с выходами устройства, вход сброса второго регистра памяти соединен с входом разрешения записи регистра сдвига.