SU1050114A1 - Распределитель импульсов - Google Patents

Abstract

РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ , содержащий соединенные последовательно D-триггеры по числу разр дов, инверсный выход первого триггера соединен с его информационным входом, входы синхронизации всех D-триггеров соединены с входной шиной, и элемент ИЛИ-НЕ, отличающийс  тем, что, с целью повышени  быстро-действи , входы элемента ИЛИ-НЕ соединены с пр мы(и выходами всех триггеров, кроме первого и последнего, а его выход соединен с асинхронным входом уст ;новки в нуль первого триггера.,

Description

Фиг:

1

Изобретение отнс:ито  к импульсной технике и может быть использовано и устрой ствах автоматики, телемеханики и вычислительной техники.

Известеи распределитель импульсов, со держащий D-тригг-еры, включенные по слеме сдвигакмпего регистра с перекрестными

св з ми I 1).

Недостаток устройства - невысокое быстродействие .

Наиболее близким к предлагаемому тех ническим решением  вл етс  распределитель импульсов, содержащий соединенные последовательно D-триггеры по числу разр дов , инверсный выход первого триггера соединен с его информационным входом, входы синхронизации всех D-триггеров соединены с входной шиной, и элемент ИЛИ-НЬ |2). Недостатком известных устройств  вл етс  невысокое быстродействие.

Цель изобретени  - повышение быстродействи .

Эта цель достигаетс  тем, что в распределителе; импульсов, содержащем соединенные последовательно D-триггеры по числу разр дов, инверсный выход первого триггера соединен с его информационным входом, входы синхронизации всех D-триггеров соединены с входной шиной, и элемент ИЛИ-НЕ, входы элемента ИЛИ-НЕ соединены в пр мыми выходару1и всех триггеров, кроме первого и последнего, а его выход соединен с асинхронным входом установки в нуль первого триггера.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - диаграммы, иллюстрирующие его работу.

Распределитель импульсов содержит D-триггеры 1 - 4, причем пр мой выход каждого триггера 1 -4, кроме последнего, соединен с D-входом последующего триггера, инверсный выход триггера соеййнен с его D-входом, входы синхронизаЕдан -триггеров 1 - 4 соединены с входной шнргой 5, и элемент 6 ИЛИ-НЕ, входы которого соединены

и

с пр мыми вы.холами три11Ч 1(1н 2 и .i а его вы.ход - с асин.хронпым в.г)Д1)м установки в нуль триггера 1.

Устройство работает следуюпиш образом .

В ис.ходном состо нии на выходах тригIepoB 1 - 4 -- сигнал логического нул , а на выходе э.лемента 6 ИЛИ-hiE -- сигнал .логической единицы. С приходом первого входного импульса с шины 5 на пр мом выходе триггера 1 по вл етс  логическа  единица. С приходо.м второго импульса эта единица переписываетс  в триггер 2, а в триггер 1 записываетс  логический нуль. Fia .ходе элемента б ИЛИ-НЕ по вл етс  .логический нуль, который поступает на синхронный вход установки в нуль триггера 1, поддерживает этот триггер I в нулевом состо ни и блокирует запись сигнала в него. С приходом третьего импульса единица переписываетс  н триггер 3, а в триггер 2 - нуль. На выходе элемента б ИЛИ-НЕ попрежнему логический нуль, следовательно, триггер заблокирован. Наконец, с приходом четвертого импульса с шины 5 единиц переписываетс  в триггер 4, в триггер 3 переписываетс  нуль и на выходе .элемента 6 ИЛИ-НЕ по вл етс  единица. Теперь триггер 1 готов к записи сигнала и с при.ходом п того- импульса весь цикл повтор етс . На фиг. 2 3 показан входной сигнал; на фиг. 26, в, г, д - сигналы на выходах распределител  - пр мых выходах триггеров 1 - 4, соответственно; на фиг. 2е- сигнал на выходе элемента б ИЛИ-НЕ. При другом числе триггеров распределитель работает аналогично .

Таким образом, при подключении выхода элемента 6 ИЛИ-НЕ к асинхронному входу установки триггера 1 в нуль он надежно удерживаетс  в нулевом состо нии во врем  прохождени  логической единицы по цепочке триггеров 2 - 4, что предотвращает запись ложных- сигналов на высоких частотах и повышает быстродействие устройства.

Claims (1)

1. РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ, содержащий соединенные последовательно D-триггеры по числу разрядов, инверсный выход первого триггера соединен с его информационным входом, входы синхронизации всех D-триггеров соединены с входной шиной, и элемент ИЛИ-НЕ, отличающийся тем, что, с целью повышения быстро>действия, входы элемента ИЛИ-НЕ соединены с прямыми выходами всех триггеров, кроме первого и последнего, а его выход соединен с асинхронным входом установки в нуль первого триггера. ,

   Фиг:1

   I 050 I I 4