SU1405090A1

SU1405090A1 - Буферное запоминающее устройство

Info

Publication number: SU1405090A1
Application number: SU864084830A
Authority: SU
Inventors: Владимир Николаевич Никитин; Михаил Александрович Овчинников
Original assignee: Предприятие П/Я А-1116
Priority date: 1986-07-04
Filing date: 1986-07-04
Publication date: 1988-06-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в аппаратуре дискретной информации дл высокоскоростны.х оуферов в цифровы.х устройствах . Целью изобретени вл етс расширение области применени устройства за счет возможности многократного чтени данных . Устройство содержит сдвиговые регистры 1| - l:i, регистр 2 адреса, блок 3 опроса регистра адреса, коммутатор 4, формирователь 5 и.мпульсов синхронизации, формирователь 6 импульсов готовности, блок 7 задержки . В устройстве организуетс задержка , необходима дл проведени возможной повторной обработки (считывани , проверки и т. д.) информации, выдаваемой из буферного запоминающего устройства. 2 ил.

Description

4 О СП

О

х

15

20

25

Изобретение относитс к вычислительной технике и может быть использовано в аппаратуре дискретной информации дл высокоскоростных буферов в цифровых устройствах .

Целью изобретени вл етс расширение 5 бласти применени устройства за счет возможности многократного чтени данных.

На фиг. 1 приведена блок-схема устройства; на фиг: 2 - пример выполнени блока задержки.IQ

Устройство содержит сдвиговые регистры 1|-1.S, регистр 2 адреса, блок 3 опроса регистра адреса, коммутатор 4, формироваель 5 импульсов синхронизации, формирователь 6 импульсов готовности, блок 7 заержки , информационные входы 8, синхро- ход 9, вход 10 опроса, информационные ыходы 11, выход 12 готовности и выоды 13 и 14 формировател 5.

Блок 7 задержки содержит триггер 15, лемент И 16 и счетчик 17.

Устройство работает следующим обраом .

На вход 9 поступает периодическа последовательность синхроимпульсов от внсш- Hei o генератора, формирователь 5 распредел ет эту -последовате ьность на две. кажда из которых разрешает прохождение импульсов с входа 9 на выход 13 и с входа 10 на выход 14, обеспечива тем самым разнесение во времени моментов сдвигов вправо и влево в регистре 2 адреса . Хран пхиес в устройстве кодограммы записываютс параллельным кодом с входов 8 устройства в регистры Ь-l.j, число KOTOpiiix равно разр дности хранимого кода (на ф|иг. 1 показан случай записи трехразр дного кода 1|, U, 1.з), а 35 количество разр дов в каждом регистре (в том числе и регистре 2 адреса) равно количеству кодограмм, которые хран тс в данном конкретно.м случае. При поступлении кодограммы формирователь 5 синхронизирует момент записи и сдвига в регистрах 1|-1з по своему выходу 13, при этом единица, свидетельствующа о поступлении кодограммы, поступает в регистр 2 адреса (по входу записи), и содержимое регистра 2 и содержимое регистров 1 - з сдвигаютс на один разр д вправо.

При поступлении на вход 10 опроса на выдачу очередной кодограммы формирователь 5 синхронизирует этот сигнал, опрашива формирователь б, на соответствующий вход которого поступают сигналы с вы- 50 ходов разр дов регистра 2, свидетельствующие о наличии единиц в регистре 2, а следовательно , кодограмм в регистрах Ь-1з, при наличии которых на выход 12 поступает сигнал «Готов к выдаче очередной кодограммы и сигнал на вход опроса бло- 55 ка 3. Блок 3 опроса регистра адреса представл ет собой схем но набор ключей, на которые выводитс информаци (поразр д30

40

- 3 45

5

0

5

Q

5

0

но) о наличии единиц в регистре 2 адреса, и опрос осуществл етс до первой найденной единицы справа налево, после чего при нахождении этой единицы сигнал об этом поступает на соответствующий вход управлени коммутатора 4, переключающегос на выход числа с соответствующих входов числа коммутатора 4 на выходы 11 устройства. При поступлении на вход 10 запроса на выдачу очередной кодограммы сигнал сдвига, поступающий на вход реверса регистра 2 адреса, задерживаетс блоком 7 на врем прин ти рещепи по процедуре обмена о необходимости повторной выдачи переданной кодограммы и, таким образом , сохранить содержимое (количество «единиц, поступивших кодограмм) регистра адреса после поступлени сигнала опроса и выдачи на выходные шипы 1 1 очередной кодограм.мы.

На вход элемента И 16 поступают импульсы синхронизации, прохождение которых на вход счета счетчика 17 разрешаетс сигналом с выхода триггера 5. Сигнал разрешени формируетс при поступлении сигнала запроса на второй вход триггера 15 с выхода 14 формировател 5 импульсов синхронизации. Снимаетс этот сигнал сигналом переполнени с выхода счетчика 17 после отсчета необходимого времени задержки, после чего счетчик 17 обнул етс (по входу обнулени ) и си1 нал с его выхода поступает на вход реверса регистра 2.

Таким образо.м организуетс задержка, необходима дл проведени возможной повторной обработки (считывани , проверки и т. д.) информации, выдаваемой из буферного запоминающего устройства.

Claims

Формула изобретени

Буферное запоминающее устройство, соержащее сдвиговые регистры, коммутатор, фор.мирователь импульсов синхронизации, регистр адреса, блок опроса регистра адреса , формирователь импульсов готовности, выход которого вл етс выходо.м готовности устройства и подключен к входу б. Ю- ка опроса регистра адреса, входы группы которого подключены к входам группы формировател импульса готовности и к выходам регистра адреса, вход сдвига вправо которого подключен к первому выходу формировател импульсов синхронизации и к входам сдвига сдвиговых регистров, выходы которых подключены к информационным входам коммутатора, управл ющие входы которого подключены к выходам блока опроса регистра адреса, вход формировател импульсов готовности вл етс входом опроса устройства и подключен к первому входу формировател импульсов синхронизации.

второй вход которого вл етс сннхровхо- дом устройства, информационные входы сдвиговых регистров и регистра адреса вл ютс информационными входами устройства , третий вход формировател импульсов синхронизации подключен к информационному входу регистра адреса, отличающеес тем, что, с целью расншрени области

применени ycTjioncTBa за счет ЕЮЗМОЖПОСТИ многократного чтсмин данных, оно содержит блок задержки, iicpBi.ifi и второй вход) которого подк,1К)чепы соот)етствемно к второму выходу и к второму входу формировател импульсов синхронизации, выход блока задержки подключен к входу сдвига влево регистра адреса.

Фиг. 2