Изобретение относитс к вычислительной технике, в частности к многоканальным устройствам приоритета , и может быть использовано при построении систем обработки данных. Известно многоканальное устройство приоритета, содержащее в каждом к нале первый и второй триггеры, четыр элемента И, элемент НЕ. Устройство обеспечивает запоминание и приоритет ное обслуживание запросов, поступающ независимо друг от друга от множества абонентов 1. Недостатком данного устройства в л етс невозможность оперативного изменени приоритета номеров. Наиболее близким по технической сущности к предлагаемому вл етс мн гоканальное устройство приоритета, содержащее в каждом канале два триггера , три элемента И, причем единичные выходы первого и второго триггеров каналов соединены с первыми входами соответственно первого и второг элементов И канала, выход второго эл мента И канала соединен с единичным входом первого триггера канала, выхо первого элемента И. канала вл етс соответствующим разрешаннцим выходс л устройства, а также два элемента И, элемент ИЛИ и элемент НЕ 2. Недостатком известного устройства вл етс то, что оно может работать только с абонентами, у которых приоритет задан жестко структурой устройства . При этсм структура не измен етс в процессе функционировани устройств , т.е. каналы имеют заранее обусловленный приоритет. Цель изобретени - расширение функциональных возможностей за счет адаптивной перестройки структуры устройства в зависимости от числа ранее выполненных опросов на обслуживание . Поставленна цель достигаетс тем, что в многоканальное устройство динс1мического приоритета, содержащее два элемента И, первый элемент ИЛИ, первый элемент НЕ и каналы, а в каждом канапе два триггера, три элемента И, причем единичные выходы первого и второго триггеров каналов соединены с первыми входами соответственно первого и второго элементов И своего канала, выход первого элемента И кгикдого канала вл етс соответствующим разрешающим выходом устройства , выход второго элемента И каждого канала соединен с единичным входом первого триггера своего канала , введены распределитель импульсов шифратор, дешифратор, второй элемент ИЛИ, блок из п регистров (где п - чис ло каналов), два буферных регистра, триггер, элемент задержки, третий элемент И, второй элемент НЕ, пузлов управлени , каждый из- которых содержит четыре элемента И, два элемента НЕ, элемент ИЛИ, триггер, а в каждом канале счетчик, причем тактовый вход устройства соединен с вторым входом первого элемента И каждого канала и С;,входом распределител импульсов, третий вход первого элемента И каждо го канала соединен с соответствующим выходом дешифратора, выход первого элемента И каждого канала соединен fc нулевым входом первого триггера своего канала, второй вход второго элемента И каждого канала соединен с соответствукицим выходом распределител импульсов, выход второго элемента И каждого канала соединен с первым входом третьего элемента И своего канала, с нулевым входом второго триггера своего канала и с соответствующим входом шифратора, запросные входы устройства соединег ны с единичными входами вторых триг1геров и со счетными входами счетчи .ков соответствующих каналов, выходы переполнени счетчиков всех каналов доединены с входами первого элемента ИЛИ, информационный выход счетчика каждого канала соединен со вторым входом третьего элемента И своего канала, выходы третьих элементов И всех каналов соединены с первым инфо мационным входом первого буферного регистра, вход разрешени устройства соединен с входом считывани первого буферного регистра, с первым входом первого элемента И каждого узла упра лени , с входом разрешени приема вт рого буферного регистра и через элемент задержки с единичными входами триггеров узлов управлени и с нулевым входом триггера, выход первого элемента ИЛИ соединен с входом сброса счетчика каждого канала, выход шифратора соединен со вторым информа ционным входом первого буферного регистра , первый выход первого буфернрго регистра соединен с первым входом второго элемента ИЛИ и через э|1емент первый НЕ - с перВЕЛМ входом гаервого элементами, второй выход пер вого буферного регистра соединен с первым входом-первого элемента И, каждого узла управлени -и с первьом входом второго элемента И, третий .выход первого буферного регистра сое динен с первым входом третьего элемента И, выход-первого элемента И соединение нулевым входом триггера, единичный выход триггера сое,цинен с вторым входом третьего элемента И, выход третьего элемента И соединен с первыми входами регистров блока регистров и с входом сброса первого буферного регистра, выход второго элемента ИЛИ соединен с первым входом второго элемента И узлов управлени и со вторым входом первого элемента Hf первые выходы регистров блока регистров соединены с первыми входами третьих элементов.И и через элемент НЕ соответствующего узла управлени со вторыми входами вторых элементов И соответствующих узлов управлени , группа информационных выходов каждого i-ro регистра блока регистров соединена с группой информационных входов (i-«-1)-ro регистра блока регистров, информационные выходы блока регистров соединены с группой входов второго буферного регистра, выход второго буферного регистра соединен через второй элемент НЕ со вторым входом второго элемента И, выход второго элемента И соединен с входом сброса второго буферного регистра, вторые выходы регистров блока регистров соединены с первыми входами элементов ИЛИ соответствующих узлов управлени , выход второго элемента И каждого узла управлени соединен с нулевым входом триггера своего узла управлени , единичный выход триггера каждого узла управлени соединен со вторым входом третьего и первым входом четвертого элементов И своего узла управлени , нулевой выход триггера каждого узла управлени соединен с первым входом элемента ИЛИ блока управлени , выход элемента ИЛИ каждЬго узла управлени соединен через элемент НЕ своего узла управлени со вторым входом первого элемента И своего узла управлени , выходы вторых элементов И узлов управлени соединены с входами со второго до (п+1)-го второго элемента ИЛИ, вь1ход четвертого элемента И каждого узла управлени соединен со вторым входом соответствующего регистра блока регистров, выход первого элемента И каждого узла управлени соединен с третьим входом соответствующего регистра блока регистров, информационные выходы второго буферного регистра соединены с входами дешифратора. На чертеже приведена структурна электрическа схема устройства. i Устройство содержит каналы 1, триггеры 2 и 3 канала, элементы И 4-6 канала, выход 7 разрешени устройства , элементы И 8, 9, элемент ИЛИ 10, элемент НЕ 11, распределитель 12 импульсов , шифратор 13, дешифратор 14, элемент ИЛИ 15, блок 16 регистров, регистры 17 блока 3,6, буферный регистр 18, буферный регистр 19, триггер 20, элемент 21 задержки, элемент И 22, элемент НЕ 23, узлы 24 управлени , держащие элементы И 25-29, элемент :30, элемент ИЛИ 31, триггер 32, сче чик 33 канала 11, тактовый вход 34 устройства, запросные входы 35 устр :Ства, вход«36 разрешени устройства Устройство работает следующим об разом. Сигналы на разрешающих выходах 7 устройства по вл ютс согласно очер ди, составленной в блоке 16 регистров. Распределитель 12 под воздейст вием тактовых импульсов с входа 34 опрашивает последовательно во време ни все каналы 1 устройства. Импульс запроса приходит на запросный вход 35 и запоминаетс в триггере 3. При очередном запросе канала 1 временны распределителем канал вы.г,ает информ цию о за вке в виде кода приоритета и номера канала 1, на который прише запрос, на первый буферный регистр 18. С помощью блоков 24 управлени информаци из буферного регистра 18 переписываетс в один из регистров 17 блока 16 регистров или во второй буферный регистр 14. В зависимости . от кода приоритета формируетс на счетчике 33 канала 1. Операци , простановки в очередь OC вана ла следующем алгоритме идентифи , кации максимума в наборе целых чисел Начина слева, просматриваетс К-й разр д всех чисел. Если все разр ды либо нули, либо единицы, то просто переход т к следующему разр ду. Но если одни разр ды - нули, а другие единицы , то jBce числа с нул ми на данном месте вычеркиваютс ив . дальнейшем это число не анализируПри переполнении счетчика 33 любо го канала 1 устройства импульс переполнени на его выходе устанавливает счетчики всех остальных каналов в ну левое состо ние. Рассмотрим работу устройства более подробно. В исходном состо нии соответствую щими потенциалами с выходов триггеров 2 и 3 во всех каналах 1 устройст . ва закрыты соответственно элементы И 4 и 5, на счетчиках 33 каналов 1 наход тс коды, соответствующие числ ранее выполненных за вок на обслуживание , соответствующим потенциашом с выхода триггера 32 во всех блоках управлени 24 подготовлены к открытию .элементы И 26 и 28, потенциалом с выхода триггера 20 подготовлен к открытию элемент И 9, на вторых выходах тех регистров 17, в которых записана информаци , единичный потенциал , потенциалом с выхода элемента НЕ 30 открыт элемент И 28 во всех блоках 24 управлени , первый буферный регистр 18 обнулен, на втором буферном регистре находитс информаци о выполн емой за вке. Со входа 34 импульсы синхронизации по . ступают на входы элементов И 4 всех каналов 1, на вход элемента И 9 и на вход распределител 12. При поступлении на вход 35 оди- . ночного импульса запроса он записываетс в триггер 34, увеличивает содержимое счетчика 33 на единицу. Подготавливаетс к открытию элемент И 5. Очередной импульс от временного .распределител через элемент И 5 записываетс в триггер 2, поступает на соответствующий вход шифратора 13 и открывает элемент И б. Коды со счетчика 33 и шифратора 13 записываютс в первый буферный регистр 18. По окончании записи сигналом с третьего выхода первого буферного регистра 18 открываетс элемент И 9. Тактовые импульсы с выхода элемента И 9 поступают на входы регистров 17 и первого буферного регистра 18. Под воздействием этих тактовых импульсов со вторых выходов регистров 17 и с первого выхода первого буферного регистра начинают подаватьс пор зр дно коды приоритетов. ;С выходов регистров 17 они подаютс на вход элементов И 26 и через элементы НЕ 29 на вход элементов И 25. С выхода первого буферного регистра 18 код поступает на элемент ИЛИ 15. Так в исходном состо нии все триггеры . 32 наход тс в единичном состо нии и все элементы открыты.Следовательно , разр ды с вторых В1т1ходов. регистров 17 проход т на элемент ИЛИ 15, на выходе которого состо ние единица будет в случае, когда не все разр ды нули. При состо нии единица на выходе элемента ИЛИ 15 триггер 20 и триггеры 32 установ тс в нулевое состо ние,, если на них поступил нулевой разр д кода, закрыва тем самым элемент И 9 или элементы И 26, 28 соответственно, После запирани элемента И 9 прекращаетс подача тактовых импульсов на регистры 17 и буферный регистр 18, т.е. прекращаетс подача кодов приоритетов на выходы регистров. В результате все элементы И 27 блоков 24 управлени тех регистров 17, в которых код приоритета ниже, чем код приоритета в первом буферном регистре будут закрыты jfaK потенциалом с первого выхода регистров 17, так и потенциалом с выхода триггеров 32. Те элементы И 27 блоков 24 управлени , соответствующие регистрам 17, в которых записан код приоритета выше, чем код приоритета, записанный в первом буферном регистре 18, закрыты только потенциалом с первого выхода регистров 17. Очередной импульс, поступающий на управл ющий вход 36, проходит через элемент И 28 только тех блоков 24 управлени , которые соответствуют регистрам 17, в которых записан код приоритета выше, чем код приоритета, наход щийс на буферном регистре 18, поступ 1 на входы регистров 17 и производ после довательную передачу информации из регистра в регистр в сторону второго буферного регистра 19. В результате будет обнулен тот регистр 17, в который не была произведена передача и,з предыдущего регистра. На «jro втором выходе будет поэтому нулевой по тенциал. Схема И 27 блока 24 управле ни , соответствующа этому регистру будет открыта. Содержимое первого буферного регистра 18 перезаписываетс через открытый элемент И 27 в освободившийс регистр 17.Если в первом буферном регистре 18 находитс код приоритета, который выше всех приоритетов, наход щихс , в регистрах 17, то информаци переписываетс из него через открытый элемент И 22 непосредственно но второй буферный регистр 19. После выпол нени этих операций импульс с выхода линии 21 задержки устанавливают в .единичное состо ние триггеры 32 и триггер 20, подготавлива , устройство к очередному .циклу постановки за вки в очередь. При поступлении на второй буферный регистр 19 код номера канала, на который пришел запрос, подаетс на дешифратс р 14. Последний потенциалом на соответствующем выходе открывает схему И 4 ка нала 1, с которого пришла за вка. Очередной тактовый импульс проходит через элемент И 4 на разрешающий выход 7 устройства, а также на вход триггера 2, устанавлива его в нулевое состо ние. В результате этого .канал 1 подготавливаетс к приему очередного запроса. Применение изобретени позвол ет расширить функциональные возможности устройства за счет возможноста адаптивной перестройки структуры устройства в зависимости от числа ранее вьшолненных запросов. Формула изобретени Многоканальное устройство динамического приоритета, содержаще е два элемента И, первый элемент ИЛИ , первый элемент НЕ и каналы, в каждом канале два триггера, три элемента И причем единичные выходы первого и второго триггеров каналов соединены с первыми входами соответственно пер , вого и второго элементов И своего (канала, выход первого элемента И каж дого канала вл етс соответствующим разрешающим выходом устройства, выход второго элемента И каждого канала соединен с единичным входом первого триггера своего канала, отличающее с тем, что, с целью расширени функциональных возможностей путем адаптивной перестройки структуры устройства в зависимости от числа ранее выполненных запросов на обслуживание, оно содержит распределитель импульсов, шифратор, дешифратор , второй элемент ИЛИ, блок из п регистров (где п - число каналов ) , два буферных регистра, триггер, элемент задержки, третий элемент И, второй элемент НЕ, п узлов управлени , каждый из которых содержит четыре элемента И, два элемента НЕ, элемент ИЛИ и триггер, а в каждом канале счетчик, причем тактовый вход устройства соединен с вторым входом первого элемента И каждого канала и с входом распределител импульсов, третий вход первого элемента И каждого канала соединен с соответствующим выходом дешифратора, выход первого элемента И каждого канала соединен с нулевым входом первого триггера своего канала, второй вход второго элемента И кгикдого канала соединен с соответствующим выходом распределител импульсов, выход второго элемента И каждого канала соединен с первым входом третьего элемента И своего канала, с нулевым вхЪдом второго триггера своего канала и с соответствующим входом шифратора, запросные входы устройства соединены с единичными входами вторых триггеров и с со счетными входами счетчиков соответствующих каналов, выходы переполнени счетчиков всех каналов соединены с входами первого элемента ИЛИ, информационный выход счетчика каждого канала соединен с вторым входом третьего элемента И своего канала, выходы третьих элементов И всех каналов соединены с первым информационным входом первого буферного регистра,вход разрешени устройства соединен с входом считывани первого буферного регистра , с первым входом первого элемента И каждого узла управлени , с входом разрешени приема второго буфер регистра и через элемент задержки с единичными входами триггеров узлов управлени и с нулевым входом триггера, выход первого элемента ИЛИ соединен с входом сброса счетчика каждого канала, выход шифратора соединен с вторым информационным входом ijtepBoro буферного регистра , первый выход первого буферного регистра соединен с первым входом второго элемента ИЛИ и через первый элемент НЕ - с первым входом первого элемента И, второй выход первого буферного регистра соединен с первым ВХОДОМ первого элемента И каждого узла управлени и с первым входом вто рого элемента И, третий выход первого буферного регистра соединен с первым входом третьего элемента И, выход пер вого элемента И соединен с нулевым входом триггера, единичный выход триг гера соединен с вторым входом третьег элемента И, выход третьего элемента И соединен с. первыми входами регистров блока регистров .и с входом сброса первого буферного регистра, выход вто рого элемента ИЛИ соединен с первым входом второго элемента И узлов управ лени и с вторым входом первого элемента И, первые выходы регистров блока регистров соединены с первыми входами третьих элементов И и через элемент НЕ. соответствующего узла управлени - с вторыми входами вторых элементов И соответствующих узлов управлени , группа информационных выходов каждого i-ro регистра блока регастров соединена с группой информационных входов (i+1)-ro регистра блока регистров , информационные входы блока регистров соединены с группой входов второго буферного регистра, выход второго буферного регистра соединен через второй элемент НЕ с вторым входом второго элемента И, выход второго элемента И соединен с входом сброса второго буферного регистра, вторые выходы регистров блока регистров соединены с первыми входами элементов ИЛИ соответствующих узлов управлени , выход второго элемента И каждого узла управлени соединен с нулевым входом триггера своего узла управлени , единичный выход триггера каждого узла управлени соединен с вторым входом третьего и первым входом четвертого элементов И своего узла управлени , нулевой выход триг;гера каждого узла управлени соеди;нен с вторым входом элемента ИЛИ своего узла управлени , выход элемента ИЛИ каждого узла управлени .соединен через элемент НЕ своего узла управлени с вторым входом первого элемента И своего узла управлени , выходы вторых элементов И узлов управлени соединены с входами с второго до ()-го второго элемента ИЛИ; выход четвертого элемента И каждого узла управлени соединен с вторым входом соответствующего регистра блока регистров,выход первого элемента И кгикдого узла управлени соединен с третьим входом соответствующего регистра блока регистров , информационные выходы второго буферного регистра соединены с входами дешифратора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 363977, кл. G 06 F 9/46, 1972.