KR940007649A - 디지탈 신호 처리장치 - Google Patents

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Abstract

연산 장치를 갖는 신호처리 블록과 기억장치를 포함하는 디지탈 신호 처리 장치에 있어서, 시스템 클럭에 맞추어 신호처리 블록으로부터 메모리 억세스 번지값을 받아 차례대로 전달하는 디멀티플렉서와, 디멀티플렉서 출력 각각에 연결된 다수의 메모리 장치와, 메모리 억세스 시간후부터 시스템 클럭마다 각각의 메모리 장치로부터 출력되는 데이타를 받아 하나씩 출력하는 멀티플렉서와, 멀티플렉서의 출력되는 메모리 데이타를 일시 저장하는 레지스터군과, 레지스터의 데이타를 받아 신호처리하는 신호처리 블록으로 구성되어 메로리 억세스 시간 보다 빠른 시스템 클럭에 맞추어 동작됨을 특징으로 하는 디지탈 신호 처리장치.

Description

디지탈 신호 처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 디지탈 신호 처리장치를 나타낸 블록도면.
제 2 도는 제 1 도의 회로 동작 타이밍도를 나타낸 것이다.

Claims (3)

  1. 연산장치를 갖는 신호처리 블록과 기억장치를 포함하는 디지탈 신호 처리 장치에 있어서, 시스템 클럭에 맞추어 신호처리 블록으로부터 메모리 억세스 번지값을 받아 차례대로 전달하는 디멀티플렉서와, 디멀티플렉서 출력 각각에 연결된 다수의 메모리 장치와, 메모리 억세스 시간후부터 시스템 클럭마다 각각의 메모리 장치로부터 출력되는 데이타를 받아 하나씩 출력하는 멀티플렉서와, 멀티플렉서의 출력되는 메모리 데이타를 일시 저장하는 레지스터군과, 레지스터의 데이타를 받아 신호처리하는 신호처리 블록으로 구성되어 메모리 억세스 시간보다 빠른 시스템 클럭에 맞추어 동작됨을 특징으로 하는 디지탈 신호 처리장치.
  2. 제 1 항에 있어서, 요구된 디지탈 신호 처리 속도인 시스템 클럭 주기는 메모리 억세스 시간 지연량을 메모리 갯수로 나누어 동작되는 값에서 메모리 갯수가 설정됨을 특징으로 하는 디지탈 신호 처리장치.
  3. 제 1 항에 있어서, 디멀티플렉서와 멀티플렉서는 시스템 클럭에 맞추어 동작됨을 특징으로 하는 디지탈 신호처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920017211A 1992-09-21 1992-09-21 디지탈 신호 처리장치 KR940009733B1 (ko)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994012712A1 (en) * 1992-12-01 1994-06-09 Nagata Seiki Kabushiki Kaisha Picker for hosiery machines
US5751999A (en) * 1994-06-23 1998-05-12 Matsushita Electric Industrial Co., Ltd. Processor and data memory for outputting and receiving data on different buses for storage in the same location
US5713005A (en) * 1995-02-10 1998-01-27 Townsend And Townsend And Crew Llp Method and apparatus for pipelining data in an integrated circuit
US5659695A (en) * 1995-06-02 1997-08-19 Motorola, Inc. Method and apparatus utilizing simultaneous memory reads for increasing memory access bandwidth in a digital signal processor
US5826092A (en) * 1995-09-15 1998-10-20 Gateway 2000, Inc. Method and apparatus for performance optimization in power-managed computer systems
US5787454A (en) * 1995-12-27 1998-07-28 Intel Corporation Recorder buffer with interleaving mechanism for accessing a multi-parted circular memory array
FR2748595B1 (fr) * 1996-05-10 1998-07-10 Sgs Thomson Microelectronics Memoire a acces parallele
US5951659A (en) * 1997-04-07 1999-09-14 Ncr Corporation Communications-oriented computer system backplane including a PCI input/output bus for transmission of address, data, and control information, and a time-domain multiplexed signal bus (TDMSB) for transmission of high-speed digitized signal information
US6247101B1 (en) 1998-07-01 2001-06-12 Lsi Logic Corporation Tagged access synchronous bus architecture
TW587374B (en) * 2003-06-03 2004-05-11 Acer Labs Inc Method and related apparatus for generating high frequency signals by a plurality of low frequency signals with multiple phases
US20070014137A1 (en) * 2005-07-18 2007-01-18 Mellinger Todd W Banked cache with multiplexer
WO2008081214A1 (en) * 2006-12-28 2008-07-10 Nokia Corporation Memory unit access
KR20180002939A (ko) * 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4415991A (en) * 1981-06-22 1983-11-15 The United States Of America As Represented By The Secretary Of The Navy Multiplexed MOS multiaccess memory system
US4918587A (en) * 1987-12-11 1990-04-17 Ncr Corporation Prefetch circuit for a computer memory subject to consecutive addressing
ATE173348T1 (de) * 1989-10-03 1998-11-15 Advanced Micro Devices Inc Speichervorrichtung

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EP0589662B1 (en) 2001-08-16
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