KR20180002939A - 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈 - Google Patents

메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈 Download PDF

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Abstract

본 발명은 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈에 관한 것이다. 본 발명의 실시 예에 따른 메모리 패키지는 외부 장치로부터의 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제1 메모리 장치, 상기 외부 장치로부터의 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제2 메모리 장치, 및 상기 외부 장치로부터의 제3 칩 활성화 신호에 응답하여 동작하도록 구성되는 제3 메모리 장치를 포함할 수 있다. 제3 메모리 장치는 내부 데이터 라인을 통해 상기 제1 메모리 장치와 연결되고, 제1 메모리 데이터 라인을 통해 상기 제1 메모리 장치와 연결되고, 제2 메모리 데이터 라인을 통해 상기 제2 메모리 장치와 연결되고, 데이터 라인을 통해 상기 외부 장치와 연결되도록 구성된 버퍼 유닛을 포함한다.

Description

메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈{MEMORY DEVICE, MEMORY PACKAGE INCLUDING THE SAME, AND MEMORY MODULE INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
DRAM은 빠른 동작 속도를 갖기 때문에, 컴퓨터 또는 모바일 시스템과 같은 사용자 시스템의 주 메모리(main memory) 또는 시스템 메모리로써 널리 사용된다. 최근에는, 사용자 시스템이 고성능화됨에 따라, 더욱 향상된 속도 및 증가된 용량의 DRAM 모듈들이 요구되고 있다. DRAM 장치의 저장 용량을 증가시키기 위해서는 복수의 DRAM 장치들이 집적되어야 한다. 그러나 복수의 DRAM 장치들을 동시에 또는 함께 구동할 경우, 프로세서 측의 채널 로딩이 증가하여, 데이터 송수신 속도가 저하되는 문제점이 있다.
본 발명은 목적은 상술된 기술적 과제를 해결하는데 있으며, 본 발명은 증가된 저장 용량 및 향상된 성능을 갖는 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈을 제공한다.
본 발명의 실시 예에 따른 메모리 패키지는 외부 장치로부터의 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제1 메모리 장치, 상기 외부 장치로부터의 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제2 메모리 장치, 및 상기 외부 장치로부터의 제3 칩 활성화 신호에 응답하여 동작하도록 구성되는 제3 메모리 장치를 포함한다. 상기 제3 메모리 장치는 내부 데이터 라인을 통해 상기 제1 메모리 장치와 연결되고, 제1 메모리 데이터 라인을 통해 상기 제1 메모리 장치와 연결되고, 제2 메모리 데이터 라인을 통해 상기 제2 메모리 장치와 연결되고, 데이터 라인을 통해 상기 외부 장치와 연결되도록 구성된 버퍼 유닛을 포함한다.
본 발명의 실시 예에 따른 메모리 모듈은 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제1 메모리 장치, 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제2 메모리 장치를 포함하는 제1 메모리 패키지, 상기 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제3 메모리 장치, 및 상기 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제4 메모리 장치를 포함하는 제2 메모리 패키지, 및 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 어드레스를 상기 제1 및 제2 메모리 패키지들로 제공하는 모듈 드라이버를 포함한다. 상기 제1 메모리 장치는 제1 데이터 라인을 통해 상기 외부 장치와 연결되고, 제1 메모리 데이터 라인을 통해 상기 제2 메모리 장치와 연결되고, 제1 내부 데이터 라인을 통해 상기 제1 메모리 장치와 연결되도록 구성되는 제1 버퍼 유닛을 포함한다. 상기 제3 메모리 장치는 제2 데이터 라인을 통해 상기 외부 장치와 연결되고, 제2 메모리 데이터 라인을 통해 상기 제4 메모리 장치와 연결되고, 제2 내부 데이터 라인을 통해 상기 제3 메모리 장치와 연결되도록 구성되는 제2 버퍼 유닛을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 워드라인들을 통해 상기 메모리 셀 어레이와 연결되도록 구성되고, 외부 모듈 드라이버로부터의 어드레스와 대응되는 워드라인을 선택하고, 선택된 워드라인을 제어하도록 구성되는 로우 디코더, 비트라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 외부 모듈 드라이버로부터의 어드레스와 대응되는 비트라인들을 선택하도록 구성되는 컬럼 디코더, 상기 선택된 비트라인들의 전압을 감지하고, 상기 선택된 비트라인들의 전압을 제어하도록 구성되는 감지 증폭기 및 쓰기 드라이버, 상기 감지 증폭 및 쓰기 드라이버와 데이터를 주고 받는 입출력 회로, 및 데이터 라인을 통해 외부 장치와 연결되고, 메모리 데이터 라인을 통해 복수의 외부 메모리 장치들과 연결되고, 내부 데이터 라인을 통해 입출력 회로와 연결되도록 구성되는 버퍼 유닛을 포함한다.
본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈은 외부 장치(예를 들어, 프로세서) 및 메모리 장치들 사이에 위치하는 버퍼 유닛을 포함하는 메모리 장치를 포함할 수 있다. 본 발명의 실시 예에 따르면, 향상된 성능 및 증가된 용량을 갖는 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 패키지들 중 하나의 메모리 패키지를 보여주는 블록도이다.
도 3은 도 2의 버퍼 유닛을 포함하는 메모리 장치를 보여주는 블록도이다.
도 4 및 도 5는 도 2의 메모리 패키지의 동작을 설명하기 위한 도면이다.
도 6은 도 1의 메모리 모듈의 동작을 설명하기 위한 예시적인 블록도이다.
도 7은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다.
도 8은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다.
도 9는 도 8의 메모리 패키지의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다.
도 11은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다.
도 12는 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다.
도 13은 도 1의 메모리 패키지에 포함된 메모리 장치들 및 버퍼 유닛 사이의 연결 구성을 보여주는 도면들이다.
도 14는 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 보여주는 블록도이다.
도 15는 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 보여주는 블록도이다.
도 16은 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템(a0)을 보여준다.
도 17은 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 프로세서(11) 및 메모리 모듈(100)을 포함할 수 있다. 프로세서(11)는 메모리 모듈(100)에 데이터를 저장하거나 또는 메모리 모듈(100)에 저장된 데이터를 읽을 수 있다.
메모리 모듈(100)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)과 같은 폼 팩터로 제공될 수 있다. 예시적으로, 메모리 모듈(100)은 도 1에 도시된 구성 요소들 이외의 메모리 패키지들, 또는 SPD(serial presence detect)와 같은 다른 구성 요소들을 더 포함할 수 있다. 예시적으로, 메모리 모듈(100)은 사용자 시스템(10) 또는 프로세서(11)의 버퍼 메모리, 메인 메모리, 워킹 메모리, 또는 캐시 메모리로써 사용될 수 있다.
메모리 모듈(100)은 복수의 메모리 패키지들(110~180) 및 모듈 드라이버(101)를 포함할 수 있다. 모듈 드라이버(101)는 프로세서(11)로부터 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신하고, 수신된 신호들을 복수의 메모리 패키지들(110~180) 각각으로 제공할 수 있다. 예를 들어, 모듈 드라이버(101)는 프로세서(11)로부터의 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 소정의 개수(예를 들어, 2 개)로 분기하여 메모리 패키지들(110~180)로 제공할 수 있다. 예시적으로, 모듈 드라이버(101)는 DRAM 모듈의 RCD(Registered Clock Driver)일 수 있다.
복수의 메모리 패키지들(110~180) 각각은 데이터 라인들(DQ)을 통해 프로세서(11)와 연결되고, 모듈 드라이버(101)로부터의 신호에 응답하여, 프로세서(11)와 데이터를 주고 받을 수 있다. 예시적으로, 복수의 메모리 패키지들(110~180)은 복수의 메모리 장치들을 포함할 수 있다. 이하에서, 간결한 설명을 위하여, 복수의 메모리 패키지들(110~180) 각각은 DRAM 장치들을 포함하는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 장치들 각각은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 또는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM), TRAM(Thyristor RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
도 2는 도 1의 복수의 메모리 패키지들 중 하나의 메모리 패키지를 보여주는 블록도이다. 도면의 간결성 및 설명의 편의를 위하여, 하나의 메모리 패키지가 도 1에 도시되나, 다른 메모리 패키지들 또한, 도 2의 메모리 패키지(110)와 유사한 구조를 포함할 수 있다.
이하에서, 모듈(module), 유닛(unit), 기능 블록 등과 같은 용어들은 하드웨어 또는 소프트웨어의 형태로 제공될 수 있다. 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 논리 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1 및 도 2를 참조하면, 메모리 패키지(110)는 복수의 메모리 장치들(111~114)을 포함할 수 있다. 이하의 실시 예들에서, 간결한 설명 및 도면의 간결성을 위하여, 하나의 메모리 패키지는 4개의 메모리 장치들(111~114)을 포함하는 것으로 가정한다. 예시적으로, 비록 도면에 도시되지는 않았으나, 메모리 패키지(110)는 다른 메모리 장치들을 더 포함할 수 있고, 다른 기능적인 구성 요소들을 더 포함할 수 있다.
복수의 메모리 장치들(111~114) 각각은 별도의 반도체 다이, 또는 반도체 칩으로 구현될 수 있다. 복수의 메모리 장치들(111~114) 각각은 모듈 드라이버(101)로부터 커맨드/어드레스(CA)를 수신하도록 구성될 수 있다. 복수의 메모리 장치들(111~114) 각각은 모듈 드라이버(101)로부터 제1 내지 제4 칩 선택 신호들(CS1~CS4)을 각각 수신할 수 있다. 복수의 메모리 장치들(111~114) 각각은 제1 내지 제4 칩 선택 신호들(CS1~CS4) 각각에 응답하여 활성화될 수 있다. 예를 들어, 제1 메모리 장치(111)는 제1 칩 선택 신호(CS1)에 응답하여 활성화되고, 제2 메모리 장치(112)는 제2 칩 선택 신호(CS2)에 응답하여 활성화되고, 제3 메모리 장치(113)는 제3 칩 선택 신호(CS3)에 의해 활성화되고, 제4 메모리 장치(114)는 제4 칩 선택 신호(CS4)에 응답하여 활성화될 수 있다.
예시적으로, 복수의 메모리 장치들(111~114) 각각은 메모리 패키지(110)의 기판(미도시)과 수직한 방향으로 적층될 수 있다. 기판과 수직한 방향으로 적층된 복수의 메모리 장치들(111~114) 각각은 실리콘 관통 전극(TSV; Through Silicon Via) 또는 본딩 와이어(bonding wire)를 통해 연결될 수 있다.
예를 들어, 복수의 메모리 장치들(111~114) 중 하부에 위치한 제1 메모리 장치(111)(즉, 기판과 인접한 메모리 장치)는 버퍼 유닛(111A)을 포함할 수 있다. 버퍼 유닛(111A)은 외부 장치(예를 들어, 프로세서(11))로부터 데이터 라인(DQ)을 통해 데이터를 주고 받을 수 있다. 버퍼 유닛(111A)은 메모리 장치들(112~114)과 서로 다른 메모리 데이터 라인들(MDQ2~MDQ4)을 통해 각각 연결되고, 메모리 데이터 라인들(MDQ2~MDQ4)을 통해 데이터를 주고 받을 수 있다. 예를 들어, 버퍼 유닛(111A)은 제2 메모리 장치(112)와 제2 메모리 데이터 라인(MDQ2)을 통해 연결되고, 제3 메모리 장치(113)와 제3 메모리 데이터 라인(MDQ3)을 통해 연결되고, 제4 메모리 장치(114)와 제4 메모리 데이터 라인(MDQ4)을 통해 연결될 수 있다. 예시적으로, 버퍼 유닛(111A)은 제1 메모리 장치(111)(즉, 버퍼 유닛(111A)이 포함된 메모리 장치)와 내부 데이터 라인(IDQ, 도 3 참조)을 데이터를 주고 받을 수 있다. 예시적으로, 메모리 데이터 라인들(MDQ2~MDQ4) 각각은 TSV 또는 본딩 와이어로 구성된 복수의 신호 라인들을 포함할 수 있다.
버퍼 유닛(111A)은 메모리 장치들(111~114) 및 프로세서(11) 사이의 데이터에 대한 멀티플렉싱(Muxing; Multiplexing) 및 디멀티플렉싱 (Demuxing; Demultiplexing) 기능을 제공할 수 있다. 예를 들어, 버퍼 유닛(111A)은 메모리 장치들(111~114) 중 적어도 하나를 선택하고, 선택된 메모리 장치로부터의 데이터를 데이터 라인(DQ)을 통해 프로세서(11)로 제공할 수 있다. 또는, 버퍼 유닛(111A)은 데이터 라인(DQ)을 통해 프로세서(11)로부터 수신되는 데이터를 메모리 장치들(111~114) 중 적어도 하나로 제공할 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 패키지(110)는 복수의 메모리 장치들(111~114)을 포함하고, 복수의 메모리 장치들(111~114) 중 적어도 하나의 메모리 장치(111)는 프로세서(11) 및 복수의 메모리 장치들(111~114) 사이에 위치하는 버퍼 유닛(111A)을 포함한다. 프로세서(11) 및 복수의 메모리 장치들(111~114) 사이에 버퍼 유닛(111A)이 위치함으로써, 버퍼 유닛(111A)이 없는 경우와 비교하여, 프로세서(11) 측의 채널 로딩이 감소되므로, 데이터 전송 속도가 향상될 수 있다.
예를 들어, 버퍼 유닛(111A)이 없는 경우, 프로세서(11)로부터의 데이터 라인(DQ)은 복수의 메모리 장치들(111~114)과 직접 연결될 것이다. 이 경우, 프로세서(11) 측의 채널 로딩이 증가하여, 데이터 전송 속도가 제한될 수 있다. 그러나, 상술된 바와 같이, 프로세서(11) 및 복수의 메모리 장치들(111~114) 사이에 버퍼 유닛(111A)이 존재함으로써, 프로세서(11) 측의 채널 로딩이 감소되므로, 데이터 전송 속도를 향상시킬 수 있다. 뿐만 아니라, 하나의 메모리 패키지(110) 내에 복수의 메모리 장치들(111~114)이 포함되므로, 동일한 성능을 유지하면서 메모리 패키지(110) 또는 메모리 모듈(100)의 저장 용량이 증가될 수 있다.
도 3은 도 2의 버퍼 유닛을 포함하는 메모리 장치를 보여주는 블록도이다. 도면의 간결성 및 설명의 편의를 위하여, 메모리 장치(111)의 일부 구성 요소들이 도 3에 도시된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(111)는 다른 구성 요소들을 더 포함할 수 있다.
도 1 내지 도 3을 참조하면, 메모리 장치(111)는 버퍼 유닛(111A), 메모리 셀 어레이(111B), 로우 디코더(111C), 컬럼 디코더(111D), 감지 증폭기/쓰기 드라이버(111E), 및 입출력 회로(111F)를 포함할 수 있다.
버퍼 유닛(111A)은 데이터 라인(DQ)을 통해 프로세서(11)와 데이터를 주고 받을 수 있다. 버퍼 유닛(111A)은 메모리 데이터 라인들(MDQ2~MDQ4)을 통해 메모리 장치들(112~114)과 데이터를 주고 받을 수 있다. 버퍼 유닛(111A)은 내부 데이터 라인(IDQ)을 통해 입출력 회로(111F)와 데이터를 주고 받을 수 있다.
예시적으로, 버퍼 유닛(111A)은 모듈 드라이버(101)로부터의 제어 신호(예를 들어, 칩 선택 신호)에 응답하여, 앞서 설명된 바와 같은 멀티플렉싱/디멀티플렉싱 동작을 수행할 수 있다.
메모리 셀 어레이(111B)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드라인들(미도시) 및 비트라인들(미도시)과 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 스토리지 캐패시터 및 전송 트랜지스터를 포함하는 DRAM 메모리 셀일 수 있다.
로우 디코더(111C)는 모듈 드라이버(101)로부터의 커맨드/어드레스(CA)에 응답하여, 워드라인들의 전압을 제어할 수 있다. 예를 들어, 로우 디코더(111C)는 커맨드/어드레스(CA)(특히, 로우 어드레스)에 응답하여, 워드라인들 중 적어도 하나의 워드라인을 선택하고, 선택된 워드라인의 전압을 제어할 수 있다. 컬럼 디코더(111D)는 모듈 드라이버(101)로부터의 커맨드/어드레스(CA)에 응답하여, 비트라인들 중 적어도 하나의 비트라인을 선택할 수 있다. 감지 증폭기/쓰기 드라이버(111E)는 컬럼 디코더(111D)에 의해 선택된 비트라인들의 전압을 감지하거나 또는 제어할 수 있다.
입출력 회로(111F)는 내부 데이터 라인(IDQ)을 통해 버퍼 유닛(111A)으로부터 수신된 데이터를 감지 증폭기/쓰기 드라이버(111E)로 제공하거나 또는 감지 증폭기/쓰기 드라이버(111E)로부터 수신된 데이터를 내부 데이터 라인(IDQ)을 통해 버퍼 유닛(111A)으로 제공할 수 있다. 예시적으로, 입출력 회로(111F)는 버퍼 유닛(111A)과 데이터 스트로브 신호(DQS)에 동기하여, 내부 데이터 라인(IDQ)을 통해 데이터를 주고 받을 수 있다.
도 4 및 도 5는 도 2의 메모리 패키지의 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여, 메모리 패키지의 동작을 설명하는데 불필요한 구성 요소들 및 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 또한 도 4를 참조하여, 메모리 패키지(110)의 쓰기 동작이 설명되고, 도 5를 참조하여, 메모리 패키지(110)의 읽기 동작이 설명된다.
먼저, 도 1, 도 2 및 도 4를 참조하면, 모듈 드라이버(101)로부터의 칩 선택 신호들(CS1~CS4) 중 제2 칩 선택 신호(CS2)만 활성화되고, 나머지 칩 선택 신호들(CS1, CS3, CS4)은 비활성화되는 것으로 가정한다. 이는 제2 메모리 장치(112)에 대한 쓰기 동작이 요구됨을 가리킬 수 있다. 이 경우, 커맨드/어드레스(CA)가 메모리 장치들(111~114)로 동일하게 제공되더라도, 제2 메모리 장치(112)를 제외한 나머지 메모리 장치들(111, 113, 114)은 커맨드/어드레스(CA)에 따른 동작을 수행하지 않을 것이다.
메모리 패키지(110)는 프로세서(11)로부터 데이터(D)를 수신할 수 있다. 프로세서(11)로부터의 데이터(D)는 데이터 라인(DQ)을 통해 제1 메모리 장치(111)의 버퍼 유닛(111A)으로 먼저 제공될 수 있다. 버퍼 유닛(111A)은 제2 칩 선택 신호(CS2)와 대응되는 제2 메모리 장치(112)로 데이터(D)를 제공할 수 있다. 즉, 버퍼 유닛(111A)은 제2 메모리 데이터 라인(MDQ2)을 통해 제2 메모리 장치(112)로 데이터(D)를 제공할 수 있다.
제2 메모리 장치(112)는 커맨드/어드레스(CA)에 응답하여, 제2 메모리 데이터 라인(MDQ2)을 통해 수신된 데이터(D)에 대한 쓰기 동작을 수행할 수 있다.
예시적으로, 버퍼 유닛(111A)은 비활성화된 칩 선택 신호들(CS1, CS3, CS4)에 대응하는 메모리 장치들(111, 113, 114)로 내부 데이터 라인(IDQ) 또는 메모리 데이터 라인(MDQ3, MDQ4)을 통해 데이터(D)를 제공하지 않을 수 있다. 또는 버퍼 유닛(111A)은 내부 데이터 라인(IDQ) 또는 메모리 데이터 라인(MDQ3, MDQ4)을 통해 데이터(D)를 메모리 장치들(111, 113, 114)로 제공할 수 있다. 이 경우, 내부 데이터 라인(IDQ) 또는 메모리 데이터 라인(MDQ3, MDQ4)을 통해 데이터(D)가 제공되더라도, 메모리 장치들(111, 113, 114)은 칩 선택 신호들(CS1, CS3, CS4)에 의해 비활성화된 상태이므로, 별도의 동작을 수행하지 않을 것이다.
예시적으로, 버퍼 유닛(111A)은 칩 선택 신호들(CS1~CS4)을 수신하고, 수신된 칩 선택 신호들(CS1~CS4)에 응답하여, 상술한 디멀티플렉싱 동작을 수행할 수 있다. 또는 비록 도면에 도시되지는 않았으나, 버퍼 유닛(111A)은 별도의 제어 신호를 모듈 드라이버(101) 또는 프로세서(11)로부터 수신하고, 수신된 신호들을 기반으로 상술한 디멀티플렉싱 동작을 수행할 수 있다. 또는 버퍼 유닛(111A)은 복수의 메모리 장치들(111~114)로부터의 별도의 신호(예를 들어, 어드레스 디코딩 정보)를 수신하고, 수신된 신호들에 응답하여 상술된 디멀티플렉싱 동작을 수행할 수 있다.
다음으로, 도 1, 도 2, 및 도 5를 참조하면, 모듈 드라이버(101)로부터의 칩 선택 신호들(CS1~CS4) 중 제3 칩 선택 신호(CS3)만 활성화되고, 나머지 칩 선택 신호들(CS1, CS2, CS4)은 비활성화된 것으로 가정한다. 이 경우, 앞서 설명된 바와 유사하게, 제3 메모리 장치(113)만 활성화되고, 나머지 메모리 장치들(111, 113, 114)은 비활성화될 수 있다. 즉, 커맨드/어드레스(CA)에 응답하여, 제3 메모리 장치(113)만 제3 메모리 데이터 라인(MDQ3)을 통해 데이터(D)를 출력할 것이다.
버퍼 유닛(111A)은 제3 메모리 데이터 라인(MDQ3)을 통해 데이터(D)를 수신하고, 수신된 데이터(D)를 데이터 라인(DQ)을 통해 프로세서(11)로 제공할 수 있다.
예시적으로, 버퍼 유닛(111A)은 도 4를 참조하여 설명된 바와 같이, 칩 선택 신호들(CS1~CS4), 또는 모듈 드라이버(101) 또는 프로세서(11)로부터의 별도의 제어 신호, 또는 복수의 메모리 장치들(111~114)로부터의 별도의 신호에 응답하여 상술된 멀티플렉싱 동작을 수행할 수 있다.
뿐만 아니라, 본 발명에 따른 버퍼 유닛은 앞서 설명된 바와 같이, 칩 선택 신호들, 또는 모듈 드라이버 또는 프로세서로부터의 별도의 제어 신호, 또는 복수의 메모리 장치들로부터의 별도의 신호에 응답하여, 이하에서 설명되는 본 발명의 실시 예들에 따른 다양한 동작들을 수행할 수 있다.
상술된 바와 같이, 하나의 메모리 패키지(110)가 복수의 메모리 장치들(111~114)을 포함하고, 복수의 메모리 장치들(111~114) 각각은 서로 다른 칩 선택 신호들(CS1~CS4)에 응답하여 활성화될 수 있다. 복수의 메모리 장치들(111~114) 중 적어도 하나의 메모리 장치(111)는 버퍼 유닛(111A)을 포함하고, 버퍼 유닛(111A)은 내부 데이터 라인(IDQ), 메모리 데이터 라인들(MDQa~MDQc), 및 데이터 라인(DQ) 사이의 멀티플렉싱/디멀티플렉싱 동작을 수행할 수 있다. 따라서, 도 2를 참조하여 설명된 바와 같이, 메모리 패키지(110)의 데이터 저장 용량이 증가하더라도, 버퍼 유닛(111A)에 의해 데이터 전송 속도가 향상될 수 있다.
도 6은 도 1의 메모리 모듈의 동작을 설명하기 위한 예시적인 블록도이다. 도면의 간결성 및 설명의 편의를 위하여, 메모리 모듈(100)의 일부 구성 요소들만 도 6에 도시된다. 도 1 내지 도 6을 참조하면, 메모리 모듈(100)은 제1 내지 제4 메모리 패키지들(110~140)을 포함할 수 있다. 도 6에 도시된 바와 같이, 제1 내지 제 4 메모리 패키지들(110~140)은 메모리 장치들(111~114, 121~124, 131~134, 141~144)을 각각 포함할 수 있다.
예시적으로, 제2 내지 제3 메모리 패키지들(120~140) 각각은 도 2 내지 도 5를 참조하여 설명된 제1 메모리 패키지(110)와 유사한 메모리 패키지이거나 또는 도 2 내지 도 5를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
예시적으로, 제1 내지 제4 메모리 패키지들(110~140)은 4 랭크 동작을 수행할 수 있다. 예를 들어, 제1 내지 제4 메모리 패키지들(110~140) 각각의 메모리 장치들(111, 121, 131, 141)은 제1 랭크(RANK1)를 구성하고, 제1 칩 선택 신호(CS1)에 응답하여 동작할 수 있다. 마찬가지로, 메모리 장치들(112, 122, 132, 142)은 제2 랭크(RANK2)를 구성하고, 제2 칩 선택 신호(CS2)에 응답하여 동작할 수 있고, 메모리 장치들(113, 123, 133, 143)은 제3 랭크(RANK3)를 구성하고, 제3 칩 선택 신호(CS3)에 응답하여 동작할 수 있고, 메모리 장치들(114, 124, 134, 144)은 제4 랭크(RANK4)를 구성하고, 제4 칩 선택 신호(CS4)에 응답하여 동작할 수 있다.
종래의 메모리 패키지들은 복수의 메모리 패키지들이 하나의 랭크를 구성한다. 그러나, 본 발명에 따른 메모리 모듈(100)은 복수의 메모리 패키지들(110~140)이 각각 복수의 랭크들(RANK1~RANK4)를 구성할 수 있다. 즉, 하나의 메모리 패키지에서 복수의 랭크들에 대한 멀티-랭크 동작이 가능하다.
도 7은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다. 도 7을 참조하면, 메모리 패키지(210)는 메모리 장치들(211~214)를 포함한다. 메모리 장치들(211~214)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 2를 참조하여 설명된 메모리 패키지(110)와 달리, 도 7의 메모리 패키지(210)의 메모리 장치들(211~214)은 메모리 데이터 라인(MDQ)을 공유할 수 있다. 예를 들어, 메모리 장치들(211~214)은 메모리 데이터 라인(MDQ)을 통해 메모리 장치(211)의 버퍼 유닛(211A)과 연결될 수 있다.
버퍼 유닛(211A)은 데이터 라인(DQ)을 통해 수신되는 데이터를 메모리 데이터 라인(MDQ)을 통해 메모리 장치들(212~214)로 제공하거나 또는 내부 데이터 라인(IMQ)을 통해 메모리 장치(211)로 데이터를 제공할 수 있다. 메모리 장치들(211~214) 각각은 제1 내지 제4 칩 선택 신호들(CS1~CS4)에 응답하여 활성화되고, 활성화된 메모리 장치는 메모리 데이터 라인(MDQ)을 통해 수신된 데이터에 대한 쓰기 동작을 수행하거나 또는 메모리 데이터 라인(MDQ)을 통해 데이터를 출력할 수 있다.
예시적으로, 메모리 장치들(212~214)이 메모리 데이터 라인(MDQ)을 공유하기 때문에, 하나의 메모리 장치가 활성화된 경우, 나머지 메모리 장치들은 비활성화될 것이다. 예시적으로, 쓰기 동작 시, 둘 이상의 메모리 장치들이 활성화되고, 메모리 데이터 라인(MDQ)으로부터의 데이터가 활성화된 메모리 장치들에 함께 기입될 수 있다.
도 8은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다. 도 9는 도 8의 메모리 패키지의 동작을 설명하기 위한 타이밍도이다. 예시적으로, 도 9의 X축은 시간을 가리킨다. 설명의 편의 및 도면의 간결성을 위하여, 메모리 패키지(310)의 동작을 설명하는데 불필요한 구성 요소들 및 신호들은 생략된다.
도 1, 도 8, 및 도 9를 참조하면, 메모리 패키지(310)는 메모리 장치들(311~314)을 포함할 수 있다. 메모리 장치들(311~314)은 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 2의 메모리 장치들(111~114)과 달리 도 8의 메모리 장치들(311~314)은 하나의 칩 선택 신호(CS)에 응답하여 동작할 수 있다. 즉, 메모리 장치들(311~314)은 동일한 칩 선택 신호(CS)를 공유하고, 동일한 칩 선택 신호(CS)에 응답하여 활성화되거나 또는 비활성화될 수 있다.
메모리 장치(311)의 버퍼 유닛(311A)은 내부 데이터 라인(IDQ), 메모리 데이터 라인들(MDQ2~MDQ4), 및 데이터 라인(DQ) 사이의 멀티플렉싱/디멀티플렉싱 동작을 수행할 수 있다. 예를 들어, 버퍼 유닛(311A)은 커맨드/어드레스(CA) 또는 별도의 신호(미도시)에 응답하여, 내부 데이터 라인(IDQ) 또는 메모리 데이터 라인들(MDQ2~MDQ4) 중 어느 하나를 선택하고, 선택된 데이터 라인을 통해 데이터를 주고 받을 수 있다. 예시적으로, 별도의 신호는 랭크 선택 신호를 가리킬 수 있다.
예시적으로, 메모리 장치(311)의 버퍼 유닛(311A)은 시리얼라이징/디시리얼라이징(Serializing/Deserializing; Ser/Des) 동작을 수행할 수 있다. 예를 들어, 읽기 동작시, 버퍼 유닛(311A)은 메모리 장치들(311~314)로부터 데이터를 수신하고, 수신된 데이터를 시리얼라이징하여 데이터 라인(DQ)을 통해 프로세서(11)(도 1 참조)로 제공할 수 있다. 또는, 쓰기 동작시, 버퍼 유닛(311A)은 데이터 라인(DQ)을 통해 프로세서(11)로부터 데이터를 수신하고, 수신된 데이터를 디시리얼라징하여 내부 데이터 라인(IDQ)(도 3 참조) 및 메모리 데이터 라인들(MDQ2~MDQ4)을 통해 메모리 장치들(311~314)로 제공할 수 있다.
좀 더 상세한 예로서, 읽기 동작에서의 시리얼라이징 동작이 도 9를 참조하여 설명된다. 예시적으로, 도 9의 실시 예에서, 프로세서(11)에 의해 요구되는 데이터 버스트 길이(burst length)는 "8"인 것으로 가정한다. 즉, 하나의 읽기 커맨드에 응답하여, 메모리 패키지(310)로부터 제1 내지 제8 데이터(D1~D8)가 출력될 것이다. 예시적으로, 하나의 데이터는 미리 정해진 개수(예를 들어, 4개 또는 8개)의 데이터 비트를 포함할 수 있다.
도 9에 도시된 바와 같이, 메모리 장치들(311~314) 각각은 데이터(D1~D8)를 출력할 수 있다. 제1 메모리 장치(311)는 내부 데이터 라인(IDQ)을 통해 제1 및 제5 데이터(D1, D5)를 출력할 수 있고, 제2 메모리 장치(312)는 제2 메모리 데이터 라인(MDQ2)을 통해 제2 및 제6 데이터(D2, D6)를 출력할 수 있고, 제3 메모리 장치(313)는 제3 메모리 데이터 라인(MDQ3)을 통해 제3 및 제7 데이터(D3, D7)를 출력할 수 있고, 제4 메모리 장치(314)는 제4 메모리 데이터 라인(MDQ4)을 통해 제4 및 제8 데이터(D4, D8)를 출력할 수 있다.
메모리 장치들(311~314)로부터 출력되는 데이터는 데이터 스트로브 신호(DQS)의 주기보다 긴 주기 동안 출력될 수 있다. 예시적으로, 데이터 스트로브 신호(DQS)는 프로세서(11) 및 메모리 모듈 또는 프로세서(11) 및 메모리 패키시 사이의 미리 정해진 인터페이스에 의해 규약된 주파수를 갖는 신호일 수 있다. 예를 들어, 제1 메모리 장치(311)로부터의 제1 데이터(D1)는 제1 시점(t1)으로부터 제5 시점(t5) 동안 출력될 수 있다. 즉, 제1 메모리 장치(311)로부터의 제1 데이터(D1)는 데이터 스트로브 신호(DQS)의 주기의 4배의 시간 동안 출력될 수 있다. 마찬가지로, 제2 내지 제8 데이터(D2~D8) 각각은 제2 내지 제8 시점들(t2~t8) 사이의 시간 동안 데이터 스트로브 신호(DQS)의 주기의 4배의 주기에 동기하여 출력될 것이다.
버퍼 유닛(311A)은 내부 데이터 라인(IDQ) 및 제2 내지 제4 메모리 데이터 라인들(MDQ2~MDQ4)을 통해 수신된 제1 내지 제8 데이터(D1~D8)를 시리얼라이징하여, 데이터 라인(DQ)을 통해 출력할 수 있다. 이 때, 버퍼 유닛(311A)은 제1 내지 제8 데이터(D1~D8)를 데이터 스트로브 신호(DQS)에 동기하여 출력할 수 있다. 예를 들어, 버퍼 유닛(311A)은 제1 시점(t1)으로부터 제2 시점(t2)까지의 시간동안 내부 데이터 라인(IDQ)으로부터의 제1 데이터(D1)를 데이터 라인(DQ)을 통해 출력할 수 있다. 마찬가지로, 버퍼 유닛(311A)은 제2 시점(t2)으로부터 제9 시점(t9)까지의 시간 동안, 제2 내지 제8 데이터(D2~D8) 각각을 데이터 스트로브 신호(DQS)에 동기하여 데이터 라인(DQ)을 통해 출력할 수 있다.
예시적으로, 제1 내지 제4 메모리 장치들(311~314) 각각은 모듈 드라이버(101)로부터의 커맨드/어드레스(CA)에 응답하여, 동시에 읽기 동작을 수행할 수 있다. 그러나 제1 내지 제4 메모리 장치들(311~314) 각각으로부터의 데이터가 버퍼 유닛(311A)에 도달하는 타이밍은 서로 다를 수 있다. 예를 들어, 제1 메모리 장치(311)로부터의 제1 데이터(D1)는 제1 시점(t1)부터 버퍼 유닛(311A)에 의해 감지될 수 있다. 그러나 제2 메모리 장치(312)로부터의 제2 데이터(D2)는 제1 시점(t1)보다 늦은 제2 시점(t2)부터 버퍼 유닛(311A)에 의해 감지될 수 있다.
즉, 제1 및 제2 메모리 장치들(311, 312)이 동시에 읽기 동작을 수행하더라도, 제1 메모치 장치(311)로부터의 제1 데이터(D1) 및 제2 메모리 장치(312)로부터의 제2 데이터(D2) 각각은 버퍼 유닛(311A)에 도달하는 시간이 다를 수 있다. 이러한 시간의 차이는 메모리 장치들(311~314) 각각의 내부 데이터 라인(IDQ) 및 메모리 데이터 라인들(MDQ2~MDQ4)에 의한 지연일 수 있다. 예를 들어, 내부 데이터 라인(IDQ), 및 제2 내지 제4 메모리 데이터 라인들(MDQ2~MDQ4) 각각의 물리적인 길이는 서로 다를 수 있다. 데이터 라인들의 물리적인 길이의 차이에 의해 지연 시간의 차이가 발생할 수 있다.
본 발명에 따른 메모리 패키지는 내부 데이터 라인 또는 메모리 데이터 라인들의 물리적 길이의 차이에 의한 지연 시간을 데이터 시리얼라이징/디시리얼라이징 동작을 통해 서로 중첩시킴으로써, 데이터 입출력에 대한 레이턴시를 감소시킬 수 있다.
예시적으로, 도 9를 참조하여, 읽기 동작에서의 데이터 시리얼라이징이 설명되었으나, 쓰기 동작에서의 디시리얼라이징은 앞서 설명된 방식과 유사한 유사한 방식의 반대로 수행될 수 있다. 예를 들어, 버퍼 유닛(311A)은 데이터 라인(DQ)을 통해 제1 내지 제8 데이터(D1~D8)를 수신하고, 수신된 제1 내지 제8 데이터(D1~D8)를 도 8에 도시된 바와 같이, 내부 데이터 라인(IDQ) 및 제2 내지 제4 데이터 라인들(MDQ2~MD4)을 통해 메모리 장치들(311~314)로 각각 제공할 수 있다.
예시적으로, 하나의 메모리 패키지에 포함된 메모리 장치들의 개수가 증가할수록, 내부 데이터 라인(IDQ) 및 메모리 데이터 라인(MDQ)을 통해 송수신되는 데이터의 주기가 증가할 수 있다. 또는 하나의 메모리 패키지에서, 칩 선택 신호를 공유하는 메모리 장치들의 개수가 증가할수록, 내부 데이터 라인(IDQ) 및 메모리 데이터 라인(MDQ)을 통해 송수신되는 데이터의 주기가 증가할 수 있다. 예를 들어, 하나의 메모리 패키지에 포함된 8개의 메모리 장치들이 서로 동일한 칩 선택 신호를 공유하는 경우, 내부 데이터 라인(IDQ) 및 메모리 데이터 라인(MDQ)을 통해 송수신되는 데이터의 주기는 데이터 스트로브 신호(DQS)의 주기의 8배일 것이다.
예시적으로, 도 9에 도시된 타이밍도는 본 발명에 따른 실시 예를 설명하기 위한 예시적인 것이며, 본 발명에 따른 기술적 사상이 도 9에 도시된 타이밍도에 한정되는 것은 아니다. 예를 들어, 데이터 라인(DQ)을 통한 데이터 입출력 타이밍은 도 9에 도시된 타이밍과 다를 수 있다.
상술된 본 발명의 실시 예에 따르면, 메모리 패키지에 포함된 복수의 메모리 장치들이 서로 동일한 칩 선택 신호를 공유하더라도, 버퍼 유닛의 시리얼라이징/디시리얼라이징 동작을 통해, 정상적인 데이터 입출력이 구현될 수 있다.
도 10은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다. 도 1 및 도 9를 참조하면, 메모리 패키지(410)는 제1 내지 제4 메모리 장치들(411~414)을 포함할 수 있다. 제1 내지 제4 메모리 장치들(411~414)은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 2의 버퍼 유닛(111A)과 달리 도 10의 버퍼 유닛(411A)은 모듈 드라이버(101)로부터 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신할 수 있다. 버퍼 유닛(411A)은 수신된 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 메모리 장치들(412~414)로 제공할 수 있다. 즉, 버퍼 유닛(411A)은 커맨드/어드레스(CA) 및 칩 선택 신호(CS)에 대한 버퍼로써 동작할 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 앞서 설명된 바와 같이, 버퍼 유닛(414A)은 복수의 메모리 장치들(411~414)로 서로 다른 칩 선택 신호를 제공할 수 있다. 또한, 메모리 장치들(412~414)는 도 7을 참조하여 설명된 바와 같이, 동일한 메모리 데이터 라인(MDQ)을 공유하도록 구성될 수 있다.
예시적으로, 도 1에 도시된 바와 같이, 복수의 메모리 패키지들(110~180) 각각이 복수의 메모리 장치들을 포함할 수 있다. 모듈 드라이버(101)는 복수의 메모리 패키지들(110~180) 각각에 포함된 모든 복수의 메모리 장치들 각각으로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 직접 제공하도록 구성될 수 있다. 이 경우, 모듈 드라이버(101)로부터 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공받는 메모리 장치들이 증가할수록 커맨드/어드레스(CA)를 제공하기 위한 라인의 로딩이 증가하게 되고, 이로 인하여, 커맨드/어드레스(CA)가 정상적으로 제공되지 않을 수 있다.
본 발명에 따른 버퍼 유닛(411A)은 커맨드/어드레스(CA) 및 칩 선택 신호(CS)에 대한 버퍼 기능을 수행함으로써, 모듈 드라이버(101)의 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공하기 위한 신호 라인의 로딩을 감소시킬 수 있다. 따라서, 하나의 메모리 패키지 내에 포함된 메모리 장치들의 개수가 증가하더라도, 커맨드/어드레스(CA) 및 칩 선택 신호(CS)가 정상적으로 제공될 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 하나의 메모리 패키지에 포함된 복수의 메모리 장치들 각각은 버퍼 유닛을 포함할 수 있다. 복수의 메모리 장치들 각각에 포함된 각 버퍼 유닛은 퓨즈 셋팅 또는 별도의 설정에 의해 활성화 또는 비활성화될 수 있다. 활성화된 버퍼 유닛은 도 1 내지 도 9를 참조하여 설명된 동작을 수행할 수 있다. 비활성화된 버퍼 유닛들은 도 1 내지 도 9를 참조하여 설명된 동작을 수행하는 대신에, 단순히 메모리 데이터 라인들(MDQ) 사이의 데이터 전송 경로를 제공하거나 또는 메모리 데이터 라인(MDQ) 및 대응하는 메모리 장치의 내부 데이터 라인(IDQ) 사이의 데이터 전송 경로를 제공하는 기능을 제공할 수 있다.
도 11은 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다. 도 1 및 도 11을 참조하면, 메모리 패키지(510)는 제1 내지 제4 메모리 장치들(511~514)을 포함한다. 제1 내지 제4 메모리 장치들(511~514) 각각은 버퍼 유닛들(511A~514A) 각각을 포함할 수 있다. 버퍼 유닛들(511A~514A) 각각은 도 1 내지 도 9를 참조하여 설명된 버퍼 유닛이거나 또는 도 1 내지 도 9를 참조하여 설명된 동작을 수행할 수 있다.
예를 들어, 제1 메모리 장치(511)의 버퍼 유닛(511A)은 데이터 라인(DQ)을 통해 프로세서(11)와 연결되고, 제2 메모리 데이터 라인(MDQ2)을 통해 제2 메모리 장치(512)의 버퍼 유닛(512A)과 연결된다. 버퍼 유닛(512A)은 제3 메모리 데이터 라인(MDQ3)을 통해 제3 메모리 장치(513)의 버퍼 유닛(513A)과 연결된다. 버퍼 유닛(513A)은 제4 메모리 데이터 라인(MDQ4)을 통해 제4 메모리 장치(514)의 버퍼 유닛(514A)과 연결된다. 버퍼 유닛들(511A~514A) 각각은 내부 데이터 라인(미도시)을 통해 대응되는 메모리 장치들(511~514)과 데이터를 주고 받을 수 있다.
좀 더 상세한 예로서, 쓰기 동작에서, 제2 칩 선택 신호(CS2)가 활성화되고, 다른 칩 선택 신호들(CS1, CS3, CS4)은 비활성화된 것으로 가정한다. 이 경우, 제1 메모리 장치(511)의 버퍼 유닛(511A)은 데이터 라인(DQ)을 통해 프로세서(11)로부터 쓰기 데이터를 수신할 수 있다. 버퍼 유닛(511A)은 비활성화된 제1 칩 선택 신호(CS1)에 응답하여, 데이터를 제2 메모리 데이터 라인(MDQ2)을 통해 버퍼 유닛(512A)으로 제공할 수 있다. 버퍼 유닛(512A)은 활성화된 제2 칩 선택 신호(CS2)에 응답하여, 수신된 데이터를 제2 메모리 장치(512)에 포함된 내부 데이터 라인(IDQ, 도 2 참조)을 통해 제2 메모리 장치(512)의 입출력 회로로 제공하고, 제2 메모리 장치(512)는 쓰기 데이터를 메모리 셀 어레이에 기입할 수 있다.
상술된 바와 같이, 복수의 메모리 장치들(511~514) 각각의 버퍼 유닛들(511A~514A)은 칩 선택 신호들(CS1~CS4)에 응답하여, 대응하는 메모리 장치로 데이터를 제공하거나 또는 데이터 라인(MDQ)을 통해 다른 메모리 장치로 데이터를 제공할 수 있다.
예시적으로, 읽기 동작에서, 버퍼 유닛들(511A~514A)은 앞서 설명된 바와 유사하게 동작할 수 있다. 예를 들어, 읽기 동작에서, 제2 칩 선택 신호(CS2)가 활성화되고, 다른 칩 선택 신호들(CS1, CS3, CS4)이 비활성화된 경우, 제2 메모리 장치(512)의 버퍼 유닛(512A)은 제2 메모리 장치(512)로부터 읽혀진 읽기 데이터를 제2 메모리 데이터 라인(MDQ2)을 통해 제1 메모리 장치(511)의 버퍼 유닛(511A)으로 제공할 수 있다. 버퍼 유닛(511A)은 제2 메모리 데이터 라인(MDQ2)을 통해 수신된 읽기 데이터를 데이터 라인(DQ)을 통해 프로세서(11)로 제공할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 하나의 메모리 패키지에 포함된 복수의 메모리 장치들 중 적어도 하나의 메모리 장치는 버퍼 유닛을 포함한다. 버퍼 유닛은 프로세서(11)와 데이터 라인(DQ)을 통해 연결되고, 복수의 메모리 장치들과 메모리 데이터 라인(MDQ)을 통해 연결된다. 버퍼 유닛은 앞서 설명된 바와 같이, 데이터 라인(DQ) 및 메모리 데이터 라인(MDQ) 사이의 멀티플렉싱/디멀티플렉싱 동작을 수행할 수 있다. 또는 버퍼 유닛은 앞서 설명된 바와 같이, 데이터 라인(DQ) 및 메모리 데이터 라인(MDQ) 사이의 시리얼라이징/디시리얼라이징 동작을 수행할 수 있다. 상술된 버퍼 유닛에 의해 채널 로딩이 감소되므로, 데이터 전송 속도가 향상될 수 있을 뿐만 아니라, 메모리 패키지의 데이터 저장 용량이 증가될 수 있다.
도 12는 도 1의 메모리 패키지의 다른 예를 보여주는 블록도이다. 도 1 및 도 12를 참조하면, 메모리 패키지(610)는 복수의 메모리 장치들(611~614) 및 버퍼 유닛(615)을 포함할 수 있다. 복수의 메모리 장치들(611~614)은 도 1 내지 도 10을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
앞서 설명된 실시 예들과 달리, 도 11의 메모리 패키지(610)는 별도의 버퍼 유닛(615)을 포함할 수 있다. 즉, 도 1 내지 도 10의 실시 예들에서, 버퍼 유닛은 복수의 메모리 장치들 중 적어도 하나의 메모리 장치에 포함되었으나, 도 11의 실시 예에서, 버퍼 유닛(615)은 복수의 메모리 장치들(611~614)과 다른 별도의 반도체 다이, 또는 반도체 칩으로 구현될 수 있다.
버퍼 유닛(615)은 제1 내지 제4 메모리 데이터 라인들(MDQ1~MDQ4)을 통해 제1 내지 제4 메모리 장치들(611~614)과 각각 연결될 수 있다. 제1 내지 제4 메모리 장치들(611~614) 각각은 모듈 드라이버(101)로부터 커맨드/어드레스(CA)를 수신할 수 있다. 제1 내지 제4 메모리 장치들(611~614) 각각은 모듈 드라이버(101)로부터 제1 내지 제4 칩 선택 신호들(CS1~CS4)을 각각 수신할 수 있다.
버퍼 유닛(615)은 도 1 내지 도 11을 참조하여 설명된 동작들을 수행할 수 있다. 예시적으로, 버퍼 유닛(615)은 데이터 라인(DQ) 및 복수의 메모리 데이터 라인들(MDQ1~MDQ4) 사이의 멀티플렉싱/디멀티플렉싱 동작을 수행할 수 있다. 또는 버퍼 유닛(615)은 프로세서(11)와 송수신되는 데이터 및 메모리 장치들(611~614)과 송수신되는 데이터 사이의 시리얼라이징/디시리얼라이징 동작을 수행할 수 있다.
비록 도면에 도시되지는 않았으나, 도 1 내지 도 12를 참조하여 설명된 바와 유사하게, 메모리 장치들(611~614)은 하나의 칩 선택 신호를 공유하거나 또는 동일한 메모리 데이터 라인(MDQ)을 공유하도록 구성될 수 있다. 또한, 버퍼 유닛(615)은 앞서 설명된 바와 유사하게, 모듈 드라이버(101)로부터 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신하고, 수신된 신호들에 대한 버퍼 역할을 수행할 수 있다.
도 13은 도 1의 메모리 패키지에 포함된 메모리 장치들 및 버퍼 유닛 사이의 연결 구성을 보여주는 도면들이다. 간결한 설명을 위하여, 메모리 장치들 및 버퍼 유닛 사이의 연결 구성들 중 일부 예들이 도 13에 도시된다. 또한, 메모리 장치들 및 버퍼 유닛 사이의 연결 구성들은 본딩 와이어(bonding wire)를 통해 서로 연결되는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 연결 구성 및 연결되는 방식은 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다.
도 13을 참조하면, 메모리 패키지(710)는 복수의 메모리 장치들(711~714) 및 버퍼 유닛(715)을 포함한다. 복수의 메모리 장치들(711~714)은 제1 내지 제4 라인들(L01~L04)을 통해 버퍼 유닛(715)와 연결될 수 있다. 예를 들어, 도 13의 (a)에 도시된 바와 같이, 제1 메모리 장치(711)는 제1 라인(L01)을 통해 버퍼 유닛(715)과 연결되고, 제2 메모리 장치(712)는 제2 라인(L02)을 통해 제1 메모리 장치(711)와 연결되고, 제3 메모리 장치(713)는 제3 라인(L03)을 통해 제2 메모리 장치(712)와 연결되고, 제4 메모리 장치(714)는 제4 라인(L04)을 통해 제4 메모리 장치(714)와 연결된다. 다시 말해서, 제1 내지 제4 메모리 장치들(711~714)은 제1 내지 제4 라인들(L01~L04)을 서로 공유하며, 제1 내지 제4 라인들(L01~L04)을 통해 버퍼 유닛(715)과 연결될 수 있다.
또는, 도 13의 (b)에 도시된 바와 같이, 제1 메모리 장치(711)는 제1 라인(L01)을 통해 버퍼 유닛(715)과 연결된다. 제2 메모리 장치(712)는 제2 라인(L02)을 통해 제1 메모리 장치(711)와 연결된다. 즉, 제2 메모리 장치(712)는 제1 및 제2 라인(L01, L02)을 통해 버퍼 유닛(715)과 연결될 수 있다. 마찬가지로, 제3 메모리 장치(713)는 제3 라인(L03)을 통해 버퍼 유닛(715)과 연결되고, 제4 메모리 장치(714)는 제4 라인(L04)을 통해 버퍼 유닛(715)과 연결된다. 즉, 제4 메모리 장치(714)는 제3 및 제4 라인들(L03, L04)을 통해 버퍼 유닛(715)과 연결될 수 있다. 다시 말해서, 메모리 장치들(711~714)은 제1 및 제2 메모리 장치들(711, 712)을 포함하는 제1 그룹 및 제3 및 제4 메모리 장치들(713, 714)을 포함하는 제2 그룹으로 구분될 있다. 각 그룹들의 메모리 장치들은 서로 배선을 공유하도록 구성될 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 제1 그룹의 제1 메모리 장치(711) 및 제2 그룹의 제3 메모리 장치(713)는 동일한 제1 칩 선택 신호에 응답하여 동작할 수 있고, 제1 그룹의 제2 메모리 장치(712) 및 제2 그룹의 제4 메모리 장치(714)는 동일한 제2 칩 선택 신호에 응답하여 동작할 수 있다. 즉, 각 메모리 장치들(711~714)로 제공되는 칩 선택 신호들은 다양하게 변형될 수 있다.
즉, 메모리 장치들 및 버퍼 유닛 사이의 배선을 도 13의 (a) 및 (b)와 도시된 바와 같이 구성함으로써, 각 배선의 복잡성이 감소될 수 있다. 비록 도면에 도시되지는 않았으나, 배선 방식은 다양하게 변형될 수 있다. 예를 들어, 메모리 패키지(710)는 복수의 메모리 장치들을 더 포함할 수 있다. 복수의 메모리 장치들은 복수의 그룹들로 분할 수 있다. 이 때, 복수의 그룹들은 3 개 이상이거나 또는 복수의 그룹들 각각에 포함된 메모리 장치들은 2개 이상일 수 있다. 복수의 그룹들 각각의 메모리 장치들은 서로 동일한 배선을 통해 버퍼 유닛과 연결될 수 있다.
도 14는 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 보여주는 블록도이다. 도 14를 참조하면, 사용자 시스템(80)은 프로세서(81) 및 메모리 모듈(800)을 포함할 수 있다. 프로세서(81)는 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
메모리 모듈(800)은 복수의 메모리 패키지들(810~880) 및 모듈 드라이버(801)를 포함할 수 있다. 복수의 메모리 패키지들(810~880) 각각은 도 1 내지 도 13을 참조하여 설명된 메모리 패키지이거나 또는 도 1 내지 도 13을 참조하여 설명된 동작들을 수행할 수 있다.
도 1의 모듈 드라이버(101)와 달리, 도 14의 모듈 드라이버(801)는 복수의 신호 라인들을 통해 복수의 메모리 패키지들(810~880) 각각으로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공할 수 있다. 예를 들어, 모듈 드라이버(801)는 복수의 신호 라인들을 통해 제1 메모리 패키지(810)로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공할 수 있다. 모듈 드라이버(801)는 제1 메모리 패키지(810)와 연결된 복수의 신호 라인들과 다른 복수의 신호 라인들을 통해 제2 메모리 패키지(810)로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공할 수 있다. 즉, 모듈 드라이버(801)는 서로 다른 신호 라인들을 통해 복수의 메모리 패키지들(810~880) 각각으로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공할 수 있다.
다시 말하면, 도 1의 모듈 드라이버(101)와 비교하여 도 14의 모듈 드라이버(801)는 커맨드/어드레스(CA) 및 칩 선택 신호(CS)에 대한 분기(dividing) 개수가 많을 것이다. 예를 들어, 도 1의 모듈 드라이버(101)는 프로세서(11)로부터 수신된 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 2개로 분기하여 복수의 메모리 패키지들(110~180)로 제공할 수 있다. 이와 달리, 도 11의 모듈 드라이버(801)는 프로세서(81)로부터 수신된 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 8개로 분기하여 복수의 메모리 패키지들(810~880)로 제공할 수 있다.
예시적으로, 상술된 바와 같이, 모듈 드라이버(801)의 분기 개수 증가를 구현하기 위하여, 모듈 드라이버(801)는 신호 분기 개수를 증가하기 위한 기능 블록 또는 회로를 포함할 수 있다. 또는 모듈 드라이버(801)는 도 1의 모듈 드라이버(101)와 같은 회로를 복수 개 포함할 수 있다.
상술된 바와 같이, 모듈 드라이버(801)가 서로 다른 신호 라인들을 통해 복수의 메모리 패키지들(810~880) 각각으로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공함으로써, 커맨드/어드레스(CA) 및 칩 선택 신호(CS)에 대한 신호 라인들의 로딩이 감소될 수 있다. 따라서, 커맨드/어드레스(CA) 및 칩 선택 신호(CS)가 복수의 메모리 패키지들(810~880) 각각으로 정상적으로 제공될 수 있다.
도 15는 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 보여주는 블록도이다. 도 15를 참조하면, 사용자 시스템(90)은 메모리 모듈(900) 및 프로세서(91)를 포함하고, 메모리 모듈(900)은 복수의 메모리 패키지들(910~980) 및 모듈 드라이버(901)를 포함한다. 프로세서(91) 및 복수의 메모리 패키지들(910~980)은 도 13을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 14의 모듈 드라이버(801)와 달리, 도 15의 모듈 드라이버(901)는 복수의 메모리 패키지들(910~980) 각각으로 복수의 신호 라인들(L01~L0n, L11~L1m)을 통해 복수의 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공할 수 있다.
예를 들어, 모듈 드라이버(901)는 신호 라인들(L01~L0n) 각각을 통해 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제1 메모리 패키지(910)로 제공할 수 있다. 예시적으로, 제1 메모리 패키지(910)는 앞서 설명된 바와 같이 복수의 메모리 장치들을 포함하고, 복수의 메모리 장치들 각각은 복수의 신호 라인들(L01~L0n) 각각으로부터 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신할 수 있다. 좀 더 상세한 예로서, 제1 메모리 패키지(910)의 제1 메모리 장치는 제1 신호 라인(L01)을 통해 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신할 수 있다. 제1 메모리 패키지(910)의 제2 메모리 장치는 제2 신호 라인(L02)을 통해 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신할 수 있다. 마찬가지로, 복수의 메모리 장치들 각각은 복수의 신호 라인들(L01~L0n) 각각으로부터 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신할 수 있다.
유사하게, 다른 복수의 메모리 패키지들(920~980) 각각은 복수의 메모리 장치들을 포함할 수 있고, 복수의 메모리 장치들 각각은 복수의 신호 라인들(L01~L0n, L11~L1m) 각각을 통해 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 수신할 수 있다.
상술된 바와 같이, 복수의 신호 라인들(L01~L0n, L11~L1m)을 통해 복수의 메모리 장치들 각각으로 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공함으로써, 커맨드/어드레스(CA) 및 칩 선택 신호(CS)를 제공하기 위한 신호 라인들의 로딩이 감소될 수 있다. 이로 인하여, 용량 증가를 위하여 메모리 패키지들 또는 메모리 장치들의 개수가 증가하더라도, 정상적으로, 커맨드/어드레스(CA) 및 칩 선택 신호(CS)가 정상적으로 제공될 수 있다.
도 16은 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템(a0)을 보여준다. 도 16을 참조하면, 사용자 시스템(a0)은 메모리 모듈(a00) 및 프로세서(a1)를 포함한다. 즉, 메모리 모듈(a00)은 LRDIMM(load reduced DIMM)의 폼 팩터를 가질 수 있다. 메모리 모듈(a00)은 복수의 메모리 패키지들(a10~a80), 모듈 드라이버(a01) 및 복수의 데이터 버퍼들(DB)을 포함한다. 프로세서(a1), 복수의 메모리 패키지들(a10~a80), 및 모듈 드라이버(a01)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 16의 메모리 모듈(a00)은 앞서 설명된 메모리 모듈들과 달리, 복수의 데이터 버퍼들(DB)을 더 포함한다. 복수의 데이터 버퍼들(DB)은 데이터 라인들(DQ)을 통해 프로세서(a1)와 데이터를 주고 받을 수 있다. 즉, 메모리 복수의 데이터 버퍼들(DB) 각각은 신호 라인들을 통해 복수의 메모리 패키지들(a10~a80) 각각과 데이터를 주고 받을 수 있다. 예시적으로, 복수의 데이터 버퍼들(DB) 각각은 모듈 드라이버(a01)로부터의 버퍼 커맨드(BCOM)에 응답하여 동작할 수 있다. 복수의 데이터 버퍼들(DB) 각각은 버퍼 커맨드(BCOM)에 응답하여, 복수의 메모리 장치들(a10~a80) 각각으로부터 제공되는 데이터 또는 프로세서(a1)로부터 제공되는 데이터를 임시 저장하는 역할을 수행할 수 있다.
예시적으로, 복수의 데이터 버퍼들(DB) 각각은 프로세서(a1) 및 복수의 메모리 패키지들(a10~a80) 사이의 데이터를 임시 저장하기 위한 기능을 수행한다. 그러나, 앞서 설명된 바와 같이, 복수의 메모리 패키지들(a10~a80) 각각에 포함된 버퍼 유닛들은, 복수의 데이터 버퍼들(DB)과 달리, 앞서 설명된 데이터 멀티플렉싱/디멀티플렉싱, 시리얼라이징/디시리얼라이징 등과 같은 기능을 수행할 수 있다. 예시적으로, 복수의 메모리 패키지들(a10~a80) 각각에 포함된 버퍼 유닛들은 버퍼 커맨드(BCOM) 또는 버퍼 커맨드(BCOM)의 일부에 응답하여 상술된 동작들을 수행할 수 있다.
도 17은 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 사용자 시스템(1000)은 프로세서(1100), 메모리 모듈(1200), 칩셋(1300), 그래픽 처리 유닛(1400), 스토리지(1500), 및 입출력 인터페이스(1600)를 포함할 수 있다. 예시적으로, 사용자 시스템(1000)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
프로세서(1100)는 사용자 시스템(1000)의 제반 동작을 제어할 수 있다. 프로세서(1100)는 사용자 시스템(1000)에서 수행되는 다양한 연산 동작을 수행할 수 있다.
메모리 모듈(1200)은 프로세서(1100)와 직접적으로 연결될 수 있다. 예를 들어, 메모리 모듈(1200)은 듀얼 인-라인 메모리 모듈(DIMM, Dual In-line Memory Module) 형태를 가질 수 있고, 메모리 모듈(1200)은 프로세서(1100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다. 메모리 모듈(1200)은 사용자 시스템(1000)의 메인 메모리, 버퍼 메모리, 또는 캐시 메모리로써 사용될 수 있다. 예시적으로, 메모리 모듈(1200)은 도 1 내지 도 16을 참조하여 설명된 메모리 모듈일 수 있고, 도 1 내지 도 16을 참조하여 설명된 동작을 수행할 수 있다.
칩셋(1300)은 프로세서(1100)와 전기적으로 연결되고, 프로세서(1100)의 제어에 따라 사용자 시스템(1000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(1300)은 주요 버스들을 통해 GPU(140), 입출력 장치(150), 및 스토리지 장치(160) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.
GPU(1400)는 사용자 시스템(1000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(140)는 시스템-온-칩 형태로 프로세서(1100) 내에 실장될 수 있다.
입출력 인터페이스(1500)는 사용자 시스템(1000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자, 온도 센서, 생체 인식 센서 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.
스토리지 장치(1600)는 사용자 시스템(1000)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(1600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다. 예시적으로, 스토리지 장치(1600)는 도 1 내지 도 16을 참조하여 설명된 메모리 모듈의 메모리 패키지들 중 적어도 하나를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 사용자 시스템
11: 프로세서
100: 메모리 모듈
110~180: 메모리 패키지들
101: 모듈 드라이버
DQ: 데이터 라인
CA: 커맨드/어드레스
CS: 칩 선택 신호
MDQ: 메모리 데이터 라인
IDQ: 내부 데이터 라인
111~114: 메모리 장치들
111A: 버퍼 유닛

Claims (20)

  1. 외부 장치로부터의 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제1 메모리 장치;
    상기 외부 장치로부터의 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제2 메모리 장치; 및
    상기 외부 장치로부터의 제3 칩 활성화 신호에 응답하여 동작하도록 구성되는 제3 메모리 장치를 포함하되,
    상기 제3 메모리 장치는,
    내부 데이터 라인을 통해 상기 제3 메모리 장치와 연결되고, 제1 메모리 데이터 라인을 통해 상기 제1 메모리 장치와 연결되고, 제2 메모리 데이터 라인을 통해 상기 제2 메모리 장치와 연결되고, 데이터 라인을 통해 상기 외부 장치와 연결되도록 구성된 버퍼 유닛을 포함하는 메모리 패키지.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3 메모리 장치들 각각은 서로 다른 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory) 칩인 메모리 패키지.
  3. 제 1 항에 있어서,
    상기 버퍼 유닛은 상기 제1 내지 제3 칩 활성화 신호들을 수신하고, 상기 수신된 제1 내지 제3 칩 활성화 신호들에 응답하여 상기 데이터 라인을 통해 수신된 데이터를 상기 제1 내지 제3 메모리 장치들 중 어느 하나로 제공하도록 구성되는 메모리 패키지.
  4. 제 1 항에 있어서,
    상기 버퍼 유닛은 상기 제1 내지 제3 칩 활성화 신호들을 수신하고, 상기 수신된 제1 내지 제3 칩 활성화 신호에 응답하여, 상기 제1 내지 제3 메모리 장치들 중 어느 하나로부터 수신된 데이터를 상기 외부 장치로 제공하도록 구성되는 메모리 패키지.
  5. 제 1 항에 있어서,
    상기 버퍼 유닛은 상기 제1 내지 제3 메모리 장치들로부터의 데이터를 시리얼라이징하여 상기 데이터 라인을 통해 상기 외부 장치로 제공하도록 구성되는 메모리 패키지.
  6. 제 1 항에 있어서,
    상기 버퍼 유닛은 상기 외부 장치로부터 제공되는 데이터를 디시리얼라이징하여 상기 제1 내지 제3 메모리 장치들로 제공하도록 구성되는 메모리 패키지.
  7. 제 1 항에 있어서,
    상기 버퍼 유닛은 외부 모듈 드라이버로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스를 제1 내지 제3 메모리 장치들로 제공하는 메모리 패키지.
  8. 제 1 항에 있어서,
    상기 제1 내지 제3 메모리 장치들 각각은 외부 모듈 드라이버로부터 상기 제1 내지 제3 칩 선택 신호들을 각각 수신하도록 구성되고, 상기 외부 모듈 드라이버로부터 커맨드 및 어드레스를 수신하도록 구성되는 메모리 패키지.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 데이터 라인들은 동일한 메모리 데이터 라인인 메모리 패키지.
  10. 제 1 항에 있어서,
    상기 제1 내지 제3 칩 선택 신호는 동일한 칩 선택 신호인 메모리 패키지.
  11. 제 1 항에 있어서,
    상기 제1 내지 제3 메모리 장치들은 상기 메모리 패키지의 기판과 수직한 방향으로 적층되는 메모리 패키지.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 데이터 라인들은 본딩 와이어 또는 실리콘 관통 전극인 메모리 패키지.
  13. 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제1 메모리 장치, 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제2 메모리 장치를 포함하는 제1 메모리 패키지;
    상기 제1 칩 활성화 신호에 응답하여 동작하도록 구성되는 제3 메모리 장치, 및 상기 제2 칩 활성화 신호에 응답하여 동작하도록 구성되는 제4 메모리 장치를 포함하는 제2 메모리 패키지; 및
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 어드레스를 상기 제1 및 제2 메모리 패키지들로 제공하는 모듈 드라이버를 포함하고,
    상기 제1 메모리 장치는 제1 데이터 라인을 통해 상기 외부 장치와 연결되고, 제1 메모리 데이터 라인을 통해 상기 제2 메모리 장치와 연결되고, 제1 내부 데이터 라인을 통해 상기 제1 메모리 장치와 연결되도록 구성되는 제1 버퍼 유닛을 포함하고,
    상기 제3 메모리 장치는 제2 데이터 라인을 통해 상기 외부 장치와 연결되고, 제2 메모리 데이터 라인을 통해 상기 제4 메모리 장치와 연결되고, 제2 내부 데이터 라인을 통해 상기 제3 메모리 장치와 연결되도록 구성되는 제2 버퍼 유닛을 포함하는 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 제1 메모리 패키지는 제3 메모리 데이터 라인을 통해 상기 제1 버퍼 유닛과 연결된 제5 메모리 장치를 더 포함하고,
    상기 제2 메모리 패키지는 제4 메모리 데이터 라인을 통해 상기 제2 버퍼 유닛과 연결된 제6 메모리 장치를 더 포함하는 메모리 모듈.
  15. 제 14 항에 있어서,
    상기 제1, 제2, 및 제5 메모리 장치들은 상기 제1 메모리 패키지의 기판과 수직한 방향으로 적층되고,
    상기 제3, 제4, 및 제6 메모리 장치들은 상기 제2 메모리 패키지의 기판과 수직한 방향으로 적층되는 메모리 모듈.
  16. 제 13 항에 있어서,
    상기 제1 버퍼 유닛은 상기 제1 데이터 라인을 통해 수신된 데이터를 상기 제1 및 제2 메모리 장치들 중 어느 하나로 제공하고, 상기 제1 및 제2 메모리 장치들 중 어느 하나로부터 제공되는 데이터를 상기 제1 데이터 라인을 통해 상기 외부 장치로 제공하도록 구성되고,
    상기 제2 버퍼 유닛은 상기 제2 데이터 라인을 통해 수신된 데이터를 상기 제3 및 제4 메모리 장치들 중 어느 하나로 제공하고, 상기 제3 및 제4 메모리 장치들 중 어느 하나로부터 제공되는 데이터를 상기 제2 데이터 라인을 통해 상기 외부 장치로 제공하도록 구성되는 메모리 모듈.
  17. 제 13 항에 있어서,
    상기 제1 버퍼 유닛은 상기 제1 데이터 라인을 통해 제공되는 데이터를 디시리얼라이징하여 상기 제1 및 제2 메모리 장치들로 제공하고, 상기 제1 및 제2 메모리 장치들로부터 제공되는 데이터를 시리얼라이징하여 상기 제1 데이터 라인을 통해 상기 외부 장치로 제공하고,
    상기 제2 버퍼 유닛은 상기 제2 데이터 라인을 통해 제공되는 데이터를 디시리얼라이징하여 상기 제3 및 제4 메모리 장치들로 제공하고, 상기 제3 및 제4 메모리 장치 들로부터 제공되는 데이터를 시리얼라이징하여 상기 제2 데이터 라인을 통해 상기 외부 장치로 제공하는 메모리 모듈.
  18. 제 13 항에 있어서,
    상기 모듈 드라이버는 제1 라인을 통해 상기 제1 및 제3 메모리 장치들로 상기 커맨드 및 어드레스를 제공하고, 제2 라인을 통해 상기 제2 및 제4 메모리 장치들로 상기 커맨드 및 어드레스를 제공하는 메모리 모듈.
  19. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드라인들을 통해 상기 메모리 셀 어레이와 연결되도록 구성되고, 외부 모듈 드라이버로부터의 어드레스와 대응되는 워드라인을 선택하고, 선택된 워드라인을 제어하도록 구성되는 로우 디코더;
    비트라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 외부 모듈 드라이버로부터의 어드레스와 대응되는 비트라인들을 선택하도록 구성되는 컬럼 디코더;
    상기 선택된 비트라인들의 전압을 감지하고, 상기 선택된 비트라인들의 전압을 제어하도록 구성되는 감지 증폭기 및 쓰기 드라이버;
    상기 감지 증폭 및 쓰기 드라이버와 데이터를 주고 받는 입출력 회로; 및
    데이터 라인을 통해 외부 장치와 연결되고, 메모리 데이터 라인을 통해 복수의 외부 메모리 장치들과 연결되고, 내부 데이터 라인을 통해 입출력 회로와 연결되도록 구성되는 버퍼 유닛을 포함하는 메모리 장치.
  20. 제 19 항에 있어서,
    상기 버퍼 유닛은 상기 외부 모듈 드라이버로부터의 복수의 칩 선택 신호에 응답하여, 상기 데이터 라인을 통해 상기 외부 장치로부터 제공되는 데이터를 상기 내부 데이터 라인을 통해 상기 입출력 회로로 제공하거나 또는 상기 메모리 데이터 라인을 통해 상기 복수의 외부 메모리 장치들 중 적어도 하나로 제공하는 메모리 장치.
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CN201710485044.1A CN107545920B9 (zh) 2016-06-29 2017-06-23 存储器设备、包括其的存储器封装以及包括其的存储器模块

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190089268A (ko) * 2018-01-22 2019-07-31 삼성전자주식회사 스토리지 장치, 스토리지 시스템 및 스토리지 장치의 동작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687304A (zh) * 2014-12-19 2021-04-20 拉姆伯斯公司 用于存储器模块的动态随机存取存储器(dram)部件
US10832745B1 (en) * 2019-07-26 2020-11-10 Micron Technology, Inc. Apparatuses and methods for performing operations using sense amplifiers and intermediary circuitry
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11011221B1 (en) * 2020-01-30 2021-05-18 Micron Technology, Inc. Apparatuses and methods for signal line buffer timing control
KR20210145480A (ko) * 2020-05-25 2021-12-02 삼성전자주식회사 디스플레이 구동 장치 및 디스플레이 구동 장치를 포함하는 디스플레이 장치

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442282A (en) * 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
KR940009733B1 (ko) * 1992-09-21 1994-10-17 삼성전자 주식회사 디지탈 신호 처리장치
JPH0934784A (ja) * 1995-07-14 1997-02-07 Sony Corp データ書込み回路、データ読出し回路及びデータ伝送装置
US7953931B2 (en) * 1999-08-04 2011-05-31 Super Talent Electronics, Inc. High endurance non-volatile memory devices
US8037234B2 (en) * 2003-12-02 2011-10-11 Super Talent Electronics, Inc. Command queuing smart storage transfer manager for striping data to raw-NAND flash modules
US6862653B1 (en) * 2000-09-18 2005-03-01 Intel Corporation System and method for controlling data flow direction in a memory system
US6625702B2 (en) * 2001-04-07 2003-09-23 Hewlett-Packard Development Company, L.P. Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7224595B2 (en) * 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
US7289383B2 (en) * 2004-08-23 2007-10-30 Apple Inc. Reducing the number of power and ground pins required to drive address signals to memory modules
US7395476B2 (en) * 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
US7266639B2 (en) * 2004-12-10 2007-09-04 Infineon Technologies Ag Memory rank decoder for a multi-rank Dual Inline Memory Module (DIMM)
JP4808414B2 (ja) * 2005-01-31 2011-11-02 富士通株式会社 コンピュータシステム及びメモリシステム
US7590796B2 (en) 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8438328B2 (en) * 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8619452B2 (en) * 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
WO2007026392A1 (ja) 2005-08-30 2007-03-08 Spansion Llc 半導体装置およびその製造方法
US7533212B1 (en) * 2005-10-20 2009-05-12 Sun Microsystems, Inc. System memory board subsystem using DRAM with integrated high speed point to point links
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
DE102007020005B3 (de) * 2007-04-27 2008-10-09 Texas Instruments Deutschland Gmbh Integrierte Schaltung zur Takterzeugung für Speicherbausteine
US8209479B2 (en) * 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8094504B2 (en) 2008-01-04 2012-01-10 Integrated Device Technology Inc. Buffered DRAM
KR101416319B1 (ko) * 2008-03-19 2014-07-09 삼성전자주식회사 메모리 칩들이 적층되는 메모리 모듈을 포함하는 반도체메모리 장치
KR101462604B1 (ko) * 2008-06-23 2014-11-20 삼성전자주식회사 반도체 장치 및 멀티-칩 패키지
US7710144B2 (en) * 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
US8236413B2 (en) * 2008-07-02 2012-08-07 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Combination structural support and thermal protection system
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US8370712B2 (en) * 2009-07-23 2013-02-05 International Business Machines Corporation Memory management in a non-volatile solid state memory device
US8539145B1 (en) * 2009-07-28 2013-09-17 Hewlett-Packard Development Company, L.P. Increasing the number of ranks per channel
JP2011112411A (ja) 2009-11-25 2011-06-09 Elpida Memory Inc 半導体装置
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR20110133308A (ko) * 2010-06-04 2011-12-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 집적회로
WO2012082480A2 (en) * 2010-12-14 2012-06-21 Rambus Inc. Multi-die dram banks arrangement and wiring
US9160346B2 (en) * 2011-03-15 2015-10-13 Rambus Inc. Area and power efficient clock generation
KR20130011138A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 모노 랭크와 멀티 랭크로 호환 가능한 메모리 장치
US9093129B2 (en) 2011-09-01 2015-07-28 Chengdu Haicun Ip Technology Llc Discrete three-dimensional memory comprising dice with different BEOL structures
US20130103889A1 (en) * 2011-10-25 2013-04-25 Ocz Technology Group Inc. Page-buffer management of non-volatile memory-based mass storage devices
WO2013071399A1 (en) 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US9075712B2 (en) * 2011-11-30 2015-07-07 International Business Machines Corporation Scheduling requests in a solid state memory device
US8737108B2 (en) * 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
US9059163B2 (en) 2013-10-17 2015-06-16 International Business Machines Corporation Structure for logic circuit and serializer-deserializer stack
KR102192546B1 (ko) * 2014-04-22 2020-12-18 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160025945A (ko) 2014-08-28 2016-03-09 삼성전자주식회사 전자부품이 내장된 반도체 패키지
US9443561B1 (en) * 2015-05-21 2016-09-13 Advanced Micro Devices, Inc. Ring networks for intra- and inter-memory I/O including 3D-stacked memories
KR102571176B1 (ko) * 2015-08-28 2023-08-28 에스케이하이닉스 주식회사 듀얼 클럭 전송을 사용하는 반도체 장치 및 시스템
US9910728B2 (en) * 2015-12-23 2018-03-06 Intel Corporation Method and apparatus for partial cache line sparing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190089268A (ko) * 2018-01-22 2019-07-31 삼성전자주식회사 스토리지 장치, 스토리지 시스템 및 스토리지 장치의 동작 방법

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