KR940009733B1 - 디지탈 신호 처리장치 - Google Patents

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Abstract

내용 없음.

Description

디지탈 신호 처리장치
제 1 도는 본 발명에 따른 디지탈 신호 처리장치를 나타낸 블록도면.
제 2 도는 제 1 도의 회로 동작 타이밍도를 나타낸 것이다.
본 발명은 디지탈 신호 처리기(DSP : Digital Signal Processor)에 관한 것으로, 특히 단일의 고속 DSP의 한 싸이클의 시스템 클럭으로 시스템 속도보다 시간 지연이 큰 메모리를 파이프라인(pipeline)방식의 시간분할 동작으로 메모리 정보를 효율적으로 억세스하도록 한 고속의 개선된 디지탈 신호 처리장치에 관한 것이다.
아날로그 시스템의 신호흐름을 디지탈적으로 처리하도록 하기 위해서 준비된 신호처리 시스템은 디지탈량의 더하기, 곱셈등의 연산과 설계된바 계수값의 저장을 위한 메모리 장치등으로 구성된다. 적절한 계수값과 디지탈 변환된 입력신호과의 곱셈 또는 결과치의 더하기등으로 소정의 시스템의 동작된 바 결과를 얻을 수 있기 때문에 통상은 메모리 장치와 연산장치가 구비된 범용 디지탈 신호처리기가 제공되고 있다. 그러나 연산장치의 신호지연 보다도 메모리내의 데이터 값을 억세스하는 시간 지연이 비교적 크기 때문에 전체 수행속도가 항상 제한받게 된다.
종래의 DSP 장치는 한개의 DSP 장치에 하나의 메모리를 구비한 것이 보통이고 따라서 구비된 메모리 장치의 데이타 억세스 시간 지연에 기준하여 DSP 장치의 시스템 클럭이 설정되므로 메모리 장치의 데이타 억세스 시간 지연보다 긴 시스템 클럭이 사용된다.
그러나 DSP 처리기로 구현되는 신호처리 시스템에 있어서는 방대한 량의 연산을 실시간 처리해야 하는 것이기 때문에 시간 지연이 큰 메모리 장치의 영향으로 실시간 처리용 DSP 장치의 구현이 어렵고 제한을 받게 된다. 이러한 이유 때문에 그 동안에는 여러개의 DSP 장치를 병렬로 결합하는 방식을 채용하고 있었다.
본 발명에서는 이미 존재하는 소정의 지연시간을 갖는 메모리 장치를 사용하되 종래보다 빠르게 신호처리할 수 있는 개선된 DSP 장치를 제공하고자 한다.
본 발명의 목적은 DSP 장치에서 많은 시간 지연을 가지는 블록중 하나인 메모리를 빠른 시간내에 효율적으로 사용하는 방법이 전체 시스템 성능의 중요 요소로 작용하므로 하나의 DSP 장치로 병렬 구조를 갖는 메모리 장치를 구비시켜 메모리에 의한 시간 지연이 없는 효율적인 메모리 사용과 이로 인한 고속의 DSP 장치를 제공하고자 하는 것이다.
본 발명의 목적에 따른 DSP 장치 구성은 연산 장치를 갖는 신호처리 블록과 기억장치를 포함하는 디지탈 신호 장치에 있어서, 시스템 클럭에 맞추어 신호처리 블록으로부터 메모리 억세스 번지값을 받아 차례대로 전달하는 디멀티플렉서와, 멀리플렉서 출력 각각에 연결된 다수의 메모리 장치와, 메모리 억세스 시간후부터 시스템 클럭마다 각각의 메모리 장치로부터 출력되는 데이타를 받아 하나씩 출력하는 멀티플렉서와, 멀리플렉서의 출력되는 메모리 데이타를 일시 저장하는 레지스터군과, 레지스터의 데이타를 받아 신호처리하는 신호처리 블록으로 구성되어 메모리 억세스 시간보다 빠른 시스템클럭에 맞추어 동작됨을 특징으로 한다.
상기 구성에서 보듯이 기존의 DSP 처리 장치에서 메모리 부분을 효과적으로 사용하므로서 고속의 장치를 얻을 수 있으며 더우기 메모리 사용 갯수에 명확한 설계 조건을 부여하여 효율적인 시스템 설계를 제공한다. 메모리 억세스 타임으로 인해 제한되었던 시스템 효능이 본 발명에 따라서 요구하는 실시한 처리 가능한 고속의 장치가 얻어진다.
이하 본 발명에 대해서 구체적인 예를 통해 보다 상세히 설명한다.
제 1 도는 본 발명에 따라 설계된 바람직한 하나의 실시예를 나타낸 것이며, 제 2 도는 제 1 도로 회로 동작 타이밍도이다.
본 발명에 따라 다수개의 메모리 장치가 병렬로 구성되어 있음이 도시되어 있고 본 예에서는 5개의 메모리가 구성된 것을 예로 하고 있다. 그러나 단순한 일예가 아니며 메모리 갯수 설정은 정해지는 것이다. 즉, 사용할 메모리의 데이타 억세스 시간 지연을, 사용할 DSP 장치의 시스템 클럭 시간으로 나눈 값으로부터 정해진다. 즉 요구하는 DSP장치 처리속도가 이미 한정되어 있을때 이보다 긴 메모리 억세스 시간 지연량을 메모리 갯수로 나누어 동작되는 데에서 메모리 갯수가 정해진다. 그 이유는 이하 작용 설명에서 분명해진다.
따라서 본 예는 100ns 의 억세스 지연시간을 갖는 메모리가 채용되고 20ns의 처리 속도를 갖는 DSP 장치를 구현시킬 경우 5개의 메모리가 설치됨을 뜻하고 있다.
메모리가 없는 그외의 필요한 회로 블록을 갖는 DSP 장치(1)에서는 20ns의 시스템 클럭에 따라 어드레스 값이 연속하여 나오고 있다. 시스템 클럭은 제 2a 도에 도시되어 있다.
제 2 도 타이밍도에서 첫번째 시스템 클럭중 유효한 어드레스는 제1메모리(3A)의 어드레스 값(1A)이고 이어서 두번째 시스템 클럭중 유효한 어드레스는제2메모리 (3B)의 어드레스 값(1B)이다. 어드레스는 클럭에 따라 연이어 출력된다. 제 2b∼f 도는 제1메모리부터 제5메모리(3A∼3E)까지 메모리에 연속하여 어드레스가 억세스됨을 보여주고 있다.
메모리 없는 DSP 장치(1)의 어드레스 값은 1×5 디멀티플렉스(2)를 거쳐 차례대로 순번하여 출력되도록, 즉 겹쳐 출력되지 않도록 하여 먼저 제1메모리(3A)가 억세스 된다. 그러나 제1메모리 어드레스가 지정되었지만 100ns후에 데이타가 출력된다. 그럼에도 불구하고 100ns이내에 제2, 제3…의 메모리는 데이타를 억세스하도록 어드레스 값을 받아들인다.
5개의 메모리에 5번째 메모리(3E)가 억세스 된 후에, 즉 100ns후에 비로서 첫번째 메모리(3A)의 데이타가 5×1 멀티플렉스를 거쳐 제1레지스터(5A)에 데이타가 저장된다. 그런데 첫번째 메모리 억세스 후 20ns에 다른 메모리인 제2메모리(3B)가 억세스 되었으므로 제1메모리(3A)의 데이타가 출력되고 20ns후에 제2메모리(3B)의 데이타가 출력된다. 따라서 레지스터(5)에는 20ns마다 데이타가 차례대로 들어오고 저장되는 것이다. 데이타를 순서대로 선택하여 출력하는 멀티플렉서(4)는 스위칭 타임이 시스템 클럭과 같고 이는 디멀티플렉서(2)와 같다.
레지스터(5)에 저장된 5개의 데이타는 메모리 없는 DSP 장치(1)에 입력되어 처리될 것이다.
5개의 데이타(D1∼D4)억세스후 연이어 어드레스(1'A, 1'B, …)가 지정되고 따라서 계속하여 데이타(D'1, D'2,…)가 얻어질 것이다.
제 2g∼k 도는 t1의 시간부터 시작하여 20nsec보다 데이타가 출력됨을 보이는 타이밍도이다.
고속의 메모리 장치가 얻어진다면 메모리 갯수는 이보다 줄어들 것이나 효과는 동일하다.
본 발명에서는 비교적 느린 메모리라도 사용할 수 있도록 하며, DSP 장치의 시스템 클럭 주기가시간이고 메모리 억세스 시간 지연이 β시간이라 할때 제1어드레스 값은시간에 유효하고 연이는 제2어드레스 값은 2, 제3어드레스는 3, 제4어드레스는 4시간에 각각 유효하게 되고 각각의 어드레스에 따른 메모리 정보의 유효한 시간은 제1데이타가 한개의 메모리 시간 지연인 β, 제2데이타는+ β시간, 제3데이타는 2+β, 제4데이타는 3+β시간 후에 유효하므로 한개의 시스템 클럭인시간안에서 이보다 시간 지연이 훨씬 큰 β시간인 메모리를 억세스할 수 있음을 알 수 있다.
이와같이 이 발명의 실시예를 통한 동작에서 알 수 있듯이 적정 갯수의 메모리를 병렬로 사용하므로써 한개의 DSP 장치로 한 사이클의 시스템 클럭으로 메모리 정보를 억세스함에 따라 DSP 장치 중에서 시간 지연이 큰 메모리의 효율적 사용을 가능케하며 느린 메모리 억세스 시간 지연에도 불구하고 빠른 디지탈 신호처리 장치의 구현이 가능하다.
본 발명의 이러한 장점은 짧은 시간에 많은 정보량을 처리하고 메모리 사용을 집중적으로 이용하는 DSP 장치에서 특히 적합하게 사용될 수 있다.

Claims (3)

  1. 연산장치를 갖는 신호처리 블록과 기억장치를 포함하는 디지탈 신호 처리 장치에 있어서, 시스템 클럭에 맞추어 신호처리 블록으로부터 메모리 억세스 번지값을 받아 차례대로 전달하는 디멀티플렉서와, 디멀티플렉서 출력 각각에 연결된 다수의 메모리 장치와, 메모리 억세스 시간후부터 시스템 클럭마다 각각의 메모리 장치로부터 출력되는 데이타를 받아 하나씩 출력하는 멀티플렉서와, 멀티플렉서의 출력되는 메모리 데이타를 일시 저장하는 레지스터군과, 레지스터의 데이타를 받아 신호처리하는 신호처리 블록으로 구성되어 메모리 억세스 시간보다 빠른 시스템 클럭에 맞추어 동작됨을 특징으로 하는 디지탈 신호 처리장치.
  2. 제 1 항에 있어서, 요구된 디지탈 신호 처리 속도인 시스템 클럭 주기는 메모리 억세스 시간 지연량을 메모리 갯수로 나누어 동작되는 값에서 메모리 갯수가 설정됨을 특징으로 하는 디지탈 신호 처리장치.
  3. 제 1 항에 있어서, 디멀티플렉서와 멀티플렉서는 시스템 클럭에 맞추어 동작됨을 특징으로 하는 디지탈 신호처리장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960013903B1 (ko) * 1992-12-01 1996-10-10 나가타 세이키 가부시키가이샤 양말편직기의 피커장치
US5751999A (en) * 1994-06-23 1998-05-12 Matsushita Electric Industrial Co., Ltd. Processor and data memory for outputting and receiving data on different buses for storage in the same location
US5713005A (en) * 1995-02-10 1998-01-27 Townsend And Townsend And Crew Llp Method and apparatus for pipelining data in an integrated circuit
US5659695A (en) * 1995-06-02 1997-08-19 Motorola, Inc. Method and apparatus utilizing simultaneous memory reads for increasing memory access bandwidth in a digital signal processor
US5826092A (en) * 1995-09-15 1998-10-20 Gateway 2000, Inc. Method and apparatus for performance optimization in power-managed computer systems
US5787454A (en) * 1995-12-27 1998-07-28 Intel Corporation Recorder buffer with interleaving mechanism for accessing a multi-parted circular memory array
FR2748595B1 (fr) * 1996-05-10 1998-07-10 Sgs Thomson Microelectronics Memoire a acces parallele
US5951659A (en) * 1997-04-07 1999-09-14 Ncr Corporation Communications-oriented computer system backplane including a PCI input/output bus for transmission of address, data, and control information, and a time-domain multiplexed signal bus (TDMSB) for transmission of high-speed digitized signal information
US6247101B1 (en) 1998-07-01 2001-06-12 Lsi Logic Corporation Tagged access synchronous bus architecture
TW587374B (en) * 2003-06-03 2004-05-11 Acer Labs Inc Method and related apparatus for generating high frequency signals by a plurality of low frequency signals with multiple phases
US20070014137A1 (en) * 2005-07-18 2007-01-18 Mellinger Todd W Banked cache with multiplexer
EP2097827A1 (en) * 2006-12-28 2009-09-09 Nokia Corporation Memory unit access
KR20180002939A (ko) * 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4415991A (en) * 1981-06-22 1983-11-15 The United States Of America As Represented By The Secretary Of The Navy Multiplexed MOS multiaccess memory system
US4918587A (en) * 1987-12-11 1990-04-17 Ncr Corporation Prefetch circuit for a computer memory subject to consecutive addressing
ATE173348T1 (de) * 1989-10-03 1998-11-15 Advanced Micro Devices Inc Speichervorrichtung

Also Published As

Publication number Publication date
EP0589662A3 (en) 1995-12-27
DE69330587D1 (de) 2001-09-20
US5544351A (en) 1996-08-06
EP0589662A2 (en) 1994-03-30
DE69330587T2 (de) 2002-05-23
KR940007649A (ko) 1994-04-27
EP0589662B1 (en) 2001-08-16
JPH06295257A (ja) 1994-10-21

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