JPH02216551A - データ発生回数アナライザ - Google Patents
データ発生回数アナライザInfo
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- JPH02216551A JPH02216551A JP1335270A JP33527089A JPH02216551A JP H02216551 A JPH02216551 A JP H02216551A JP 1335270 A JP1335270 A JP 1335270A JP 33527089 A JP33527089 A JP 33527089A JP H02216551 A JPH02216551 A JP H02216551A
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- 238000003491 array Methods 0.000 abstract 1
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 3
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/18—Complex mathematical operations for evaluating statistical data, e.g. average values, frequency distributions, probability functions, regression analysis
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明Ｇ戴 コンピュータの性能を分析し、データ変
換を試験するデータ発生回数アナライザ、特に、コンピ
ュータ・システム内の通信バス又はアナログ・デジタル
変換器の出力に現れる異なるデータ・パターンの発生を
計数するデータ発生回数アナライザに関する。
換を試験するデータ発生回数アナライザ、特に、コンピ
ュータ・システム内の通信バス又はアナログ・デジタル
変換器の出力に現れる異なるデータ・パターンの発生を
計数するデータ発生回数アナライザに関する。
［従来の技術及び発明が解決しようとする課題］プログ
ラムを実行する際のコンピュータ・システムの性能を分
析したり、アナログ・デジタル変換器の′性能を分析す
る際に、バスや変換器の出力に現れる種々の異なるデジ
タル・パターンの各々が発生する回数を計数することが
、しばしば望まれる。多くの場合、望ましい計数広 デ
ータ・パターンの期間と共に、その最初の発生を考慮し
なければならない６種々のかかるデータ・パターンが急
に発生する場合で、且つ、それらを識別して、特定の各
パターンの発生を計数する必要のある場合、最少のハー
ドウェアで、できるだけ高速にそのパターンをソートし
て計数できる装置が必要である。
ラムを実行する際のコンピュータ・システムの性能を分
析したり、アナログ・デジタル変換器の′性能を分析す
る際に、バスや変換器の出力に現れる種々の異なるデジ
タル・パターンの各々が発生する回数を計数することが
、しばしば望まれる。多くの場合、望ましい計数広 デ
ータ・パターンの期間と共に、その最初の発生を考慮し
なければならない６種々のかかるデータ・パターンが急
に発生する場合で、且つ、それらを識別して、特定の各
パターンの発生を計数する必要のある場合、最少のハー
ドウェアで、できるだけ高速にそのパターンをソートし
て計数できる装置が必要である。
この問題を解決する従来方法には、種々のものがある。
ハードウェアによる直接的なアプローチ＆上 各パター
ンを認識し、そのパターンが存在する期間中に生じるデ
ータの有効信号を計数するために、ワード・リコグナイ
ザ及びカウンタを用いる。かかるパターンが非常に多い
と、関心のある各パターンに対して回路が必要となるた
め、このアプローチは非常に高価になる。
ンを認識し、そのパターンが存在する期間中に生じるデ
ータの有効信号を計数するために、ワード・リコグナイ
ザ及びカウンタを用いる。かかるパターンが非常に多い
と、関心のある各パターンに対して回路が必要となるた
め、このアプローチは非常に高価になる。
この技術を改良したちのＣＬ 総での計数をたった１
個のカウンタで行うが、関心のある異なるパターンの各
々の合計を別々に保持しなければならない、この技術４
１１９７９年に発行されたＩ ＥＥＥＣｏｌｌｐｃｏｎ
に掲載されたスチイーブン・カーマンの論文ｒマイクロ
プロセッサ・システムの性能分析の容易化（Ａ Ｆａｃ
ｉｌｉｔｙ ｆｏｒ ＡｎａｌｙｚｉｎｇＭｉｃｒｏｐ
ｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ Ｐｅｒｆｏｒｍａｎ
ｃｅ ） Ｊに開示されている。このシステムでＧＬ
１個のカウンタ及び１個のランダム・アクセス・メモ
リが、非常に多くのカウンタをシミュレーションする。
個のカウンタで行うが、関心のある異なるパターンの各
々の合計を別々に保持しなければならない、この技術４
１１９７９年に発行されたＩ ＥＥＥＣｏｌｌｐｃｏｎ
に掲載されたスチイーブン・カーマンの論文ｒマイクロ
プロセッサ・システムの性能分析の容易化（Ａ Ｆａｃ
ｉｌｉｔｙ ｆｏｒ ＡｎａｌｙｚｉｎｇＭｉｃｒｏｐ
ｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ Ｐｅｒｆｏｒｍａｎ
ｃｅ ） Ｊに開示されている。このシステムでＧＬ
１個のカウンタ及び１個のランダム・アクセス・メモ
リが、非常に多くのカウンタをシミュレーションする。
各イベントの発生する期間中、カウンタはクロック・パ
ルスを計数し、その計数した値をメモリ内の蓄積値に加
算する。同じ加算器を連続的に用いて、多くの異なるメ
モリ・ロケーションを更新する。
ルスを計数し、その計数した値をメモリ内の蓄積値に加
算する。同じ加算器を連続的に用いて、多くの異なるメ
モリ・ロケーションを更新する。
このアプローチＧＡ 多くのカウンタを用いるよりも
効率的であるが、依へ ハードウェア指向であり、加算
器の動作時間のため、望ましい速度よりも遅い、動作速
度が遅いため、実時間アプリケーションでのデータ発生
回数アナライザの有効性が大幅に制限される。
効率的であるが、依へ ハードウェア指向であり、加算
器の動作時間のため、望ましい速度よりも遅い、動作速
度が遅いため、実時間アプリケーションでのデータ発生
回数アナライザの有効性が大幅に制限される。
この技術を更に改良したちの４４１９８８年９月２７日
に発行されたアーノルド・フリッシュの米国特許第４７
７４６８１号「ヒストグラムを与える方法及び装置（Ｍ
ｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒＰｒ
ｏｖｉｄｉｎｇ ａ Ｈｉｓｔｏｇｒａｍ ） Ｊに開
示されている。
に発行されたアーノルド・フリッシュの米国特許第４７
７４６８１号「ヒストグラムを与える方法及び装置（Ｍ
ｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒＰｒ
ｏｖｉｄｉｎｇ ａ Ｈｉｓｔｏｇｒａｍ ） Ｊに開
示されている。
このフリッシュの発明Ｌ 加算器をなくし、従来のカ
ウンタの代わりに線形帰還シフト・レジスタを用いて、
上述のカーマンの方法を改善している。
ウンタの代わりに線形帰還シフト・レジスタを用いて、
上述のカーマンの方法を改善している。
加算器をなくすことにより、時間を大幅に短縮でき、達
成可能な最大動作速度を早くすることができる。同様に
、従来のカウンタの代わりに線形帰還シフト・レジスタ
を用いることにより、いくらかの時間短縮もできる。
成可能な最大動作速度を早くすることができる。同様に
、従来のカウンタの代わりに線形帰還シフト・レジスタ
を用いることにより、いくらかの時間短縮もできる。
それにもかかわらず、フリッシュが開示したこの方法に
Ｌ まだ改善の余地がある。フリッシュのこのアプロ
ーチで＆ふ シフト・レジスタをロード及びアンロード
するのに時間がかかり、特別な改善技術により達成可能
な最大速度にも限界がある。
Ｌ まだ改善の余地がある。フリッシュのこのアプロ
ーチで＆ふ シフト・レジスタをロード及びアンロード
するのに時間がかかり、特別な改善技術により達成可能
な最大速度にも限界がある。
したがって、本発明の目的法 多くの異なるデジタル・
パターンの各々が存在する回数を、より高速に且つより
効率的に計数するデータ発生回数アナライザの提供にあ
る。
パターンの各々が存在する回数を、より高速に且つより
効率的に計数するデータ発生回数アナライザの提供にあ
る。
［課題を解決するための手段及び作用］本発明法 非常
に多くのデジタル・パターンの各々が１組の信号ライン
に現れる回数を追跡する改善された装置（データ発生回
数アナライザ）である、このアナライザ＆社 複数のラ
ンダム・アクセス・メモリ（ＲＡＭ）と、線形帰還シフ
ト・レジスタ配列で構成するように配置された帰還経路
とを具えている。解析すべきデータをＲＡＭのアドレス
入力端に供給して、この配列内の線形帰還シフト・レジ
スタの１個を選択する。このデータに関連した「データ
有効」信号ＤＶにより、選択された線形帰還シフト・レ
ジスタは擬似ランダム計数により増分（又は減少）する
０分析期間が終了した後、各アドレスの値を読出して、
線形帰還シフト・レジスタの擬似ランダム・コードから
意味のある数に変換する。そして、この結果を例えばヒ
ストグラムで表示する。な＆ ＲＡＭの各アドレス・
ロケーション（記憶位置）と帰還手段とにより各線形帰
還シフト・レジスタが構成さ瓢これらの集合が線形帰還
シフト・レジスタ配列となる。
に多くのデジタル・パターンの各々が１組の信号ライン
に現れる回数を追跡する改善された装置（データ発生回
数アナライザ）である、このアナライザ＆社 複数のラ
ンダム・アクセス・メモリ（ＲＡＭ）と、線形帰還シフ
ト・レジスタ配列で構成するように配置された帰還経路
とを具えている。解析すべきデータをＲＡＭのアドレス
入力端に供給して、この配列内の線形帰還シフト・レジ
スタの１個を選択する。このデータに関連した「データ
有効」信号ＤＶにより、選択された線形帰還シフト・レ
ジスタは擬似ランダム計数により増分（又は減少）する
０分析期間が終了した後、各アドレスの値を読出して、
線形帰還シフト・レジスタの擬似ランダム・コードから
意味のある数に変換する。そして、この結果を例えばヒ
ストグラムで表示する。な＆ ＲＡＭの各アドレス・
ロケーション（記憶位置）と帰還手段とにより各線形帰
還シフト・レジスタが構成さ瓢これらの集合が線形帰還
シフト・レジスタ配列となる。
［実施例］
第１図法 本発明のブロック図である。この第１図にお
いて、線形帰還シフト・レジスタ配列５４を形成するよ
うに、ランダム・アクセス・メモリ配列（ＲＡＭ配列）
５０及び帰還手段５２を配置する。解析すべきデータを
ＲＡＭ配列５０のアドレス入力端に供給し、線形帰還シ
フト・レジスタの１個を選択する。 「データ有効」信
号ＤＶ。
いて、線形帰還シフト・レジスタ配列５４を形成するよ
うに、ランダム・アクセス・メモリ配列（ＲＡＭ配列）
５０及び帰還手段５２を配置する。解析すべきデータを
ＲＡＭ配列５０のアドレス入力端に供給し、線形帰還シ
フト・レジスタの１個を選択する。 「データ有効」信
号ＤＶ。
及びこれを遅延手段１２により遅延させた「コード有効
」信号Ｃｖにより、選択された線形帰還シフト；レジス
タ法 その擬似ランダム計数を増分（又は減少）させる
、な＆ＲＡＭ配列５０の端子Ｃ８及びＷＥ迄 チップ選
択端子及び書込みイネーブル端子である０分析期間が終
わると、変換手段５６を用いて、線形帰還シフト・レジ
スタの各々の擬似ランダム・コードを意味のある計数値
に変換する。すなわち、ＲＡＭ配列５０の同じアドレス
の各アドレス・ロケーションと、帰還手段５２とにより
、各線形帰還シフト・レジスタが構成される。よって、
ＲＡＭ配列５０及び帰還手段５２は、全体として複数の
線形帰還シフト・レジスタの集合である線形帰還シフト
・レジスタ配列となる。また、各デジタル・データ・パ
ターンに対応するデータ値によりＲＡＭ配列５０内に蓄
積された各計数コードをアドレス指定することにより、
そのデジタル・データ・パターンの発生回数の計数値が
得られる。
」信号Ｃｖにより、選択された線形帰還シフト；レジス
タ法 その擬似ランダム計数を増分（又は減少）させる
、な＆ＲＡＭ配列５０の端子Ｃ８及びＷＥ迄 チップ選
択端子及び書込みイネーブル端子である０分析期間が終
わると、変換手段５６を用いて、線形帰還シフト・レジ
スタの各々の擬似ランダム・コードを意味のある計数値
に変換する。すなわち、ＲＡＭ配列５０の同じアドレス
の各アドレス・ロケーションと、帰還手段５２とにより
、各線形帰還シフト・レジスタが構成される。よって、
ＲＡＭ配列５０及び帰還手段５２は、全体として複数の
線形帰還シフト・レジスタの集合である線形帰還シフト
・レジスタ配列となる。また、各デジタル・データ・パ
ターンに対応するデータ値によりＲＡＭ配列５０内に蓄
積された各計数コードをアドレス指定することにより、
そのデジタル・データ・パターンの発生回数の計数値が
得られる。
第２図は、本発明に用いる線形帰還シフト・レジスタ配
列５４を形成するように配置されたＲＡＭ配列及び帰還
路のブロック図である。８本が１組の信号線１を介して
伝達されるデータ・ビット０〜７を８個の１ビットＲＡ
Ｍ２〜９のアドレス入力端ＡＯ〜Ａ７に供給する。第ｌ
ＲＡＭ２を除いて、ＲＡＭ３〜９の各々のデータ入力端
ＤＩＮを前段のＲＡＭのデータ出力端Ｄｏに接続する。
列５４を形成するように配置されたＲＡＭ配列及び帰還
路のブロック図である。８本が１組の信号線１を介して
伝達されるデータ・ビット０〜７を８個の１ビットＲＡ
Ｍ２〜９のアドレス入力端ＡＯ〜Ａ７に供給する。第ｌ
ＲＡＭ２を除いて、ＲＡＭ３〜９の各々のデータ入力端
ＤＩＮを前段のＲＡＭのデータ出力端Ｄｏに接続する。
第ｌＲＡＭ２のデータ入力端ＤＩＮ番＆ その入力信
号を排他的オア（ＸＯＲ）ゲート１０の出力端から受け
る。ＲＡＭ２〜９の全部ではないがいくつかのデータ出
力端Ｄｏは、ＸＯＲゲート１０の入力端にも接続さ瓢
線形シフト・レジスタの配列に対する帰還を行う。
号を排他的オア（ＸＯＲ）ゲート１０の出力端から受け
る。ＲＡＭ２〜９の全部ではないがいくつかのデータ出
力端Ｄｏは、ＸＯＲゲート１０の入力端にも接続さ瓢
線形シフト・レジスタの配列に対する帰還を行う。
ＲＡＭ２〜９の各々のチップ選択端／Ｃ３は、データ有
効信号の反転信号／ＤＶの線１３に接続される。この／
ＤＶＭ１３を遅延手段１２にも接続して、信号線１４に
コード有効信号の反転信号／ＣＶをＪｌする。／ＣＶ！
１４をＲＡＭ２〜９の各々の書込みイネーブル入力端／
ＷＥに接続する。
効信号の反転信号／ＤＶの線１３に接続される。この／
ＤＶＭ１３を遅延手段１２にも接続して、信号線１４に
コード有効信号の反転信号／ＣＶをＪｌする。／ＣＶ！
１４をＲＡＭ２〜９の各々の書込みイネーブル入力端／
ＷＥに接続する。
動作において、データ有効信号／ＤＶが低になって、
「データが今、有効である」状態を表すと、データ・ビ
ットＯ〜７がＲＡＭ２〜９をアドレス指定し、そのアド
レスが表す各ＲＡＭのロケーション（記憶位置）のデー
タがそのＲＡＭのデータ出力端Ｄｏに発生する。遅延手
段１２の遅延時間後に、コード有効信号／Ｃｖが低にな
ると、ＸＯＲゲート１０を介しての帰還路からの入力デ
ータを取り込む第ｌＲＡＭ２の場合を除いて、各ＲＡＭ
からの出力データは、次段のＲＡＭの同じアドレス・ロ
ケーションに蓄積される。データ有効信号／ＤＶが低で
ある期間は、遅延手段１２の遅延時間よりも長くなけれ
ばならない。
「データが今、有効である」状態を表すと、データ・ビ
ットＯ〜７がＲＡＭ２〜９をアドレス指定し、そのアド
レスが表す各ＲＡＭのロケーション（記憶位置）のデー
タがそのＲＡＭのデータ出力端Ｄｏに発生する。遅延手
段１２の遅延時間後に、コード有効信号／Ｃｖが低にな
ると、ＸＯＲゲート１０を介しての帰還路からの入力デ
ータを取り込む第ｌＲＡＭ２の場合を除いて、各ＲＡＭ
からの出力データは、次段のＲＡＭの同じアドレス・ロ
ケーションに蓄積される。データ有効信号／ＤＶが低で
ある期間は、遅延手段１２の遅延時間よりも長くなけれ
ばならない。
上述の如く、各データ有効／コード有効シーケンスにと
って、ＲＡＭを基本とした線形帰還シフト・レジスタの
アドレスは、その擬似ランダム計数において増分される
。データ・ビットＯ〜７がデータ有効／コード有効シー
ケンスの間で変化する際、その計数処理の結果は、ＲＡ
Ｍ２〜９内のそのアドレスに既に蓄積されており、他の
アドレスの擬似ランダム計数が代わりに増分する。
って、ＲＡＭを基本とした線形帰還シフト・レジスタの
アドレスは、その擬似ランダム計数において増分される
。データ・ビットＯ〜７がデータ有効／コード有効シー
ケンスの間で変化する際、その計数処理の結果は、ＲＡ
Ｍ２〜９内のそのアドレスに既に蓄積されており、他の
アドレスの擬似ランダム計数が代わりに増分する。
適切な期間にわたって信号線のデータが解析された後、
ＲＡＭ２〜９内の各アドレスに蓄積された値である計数
コード４１ ルックアップ・テーブル（ここでは図示
しないが、第１図の変換手段５６に対応する）に送り、
表示用の意味のある数に変換する。そして、これら計数
値を、ヒストグラムの如き表示の基本とする。データ有
効信号の発生回数にとって、この分析期間は、線形帰還
シフト・レジスタの最大計数よりも長くなることはない
。第２図に示す８個のＲＡＭを用いた線形帰還シフト・
レジスタの最大計数値は、２５５（２”−１、ＮはＲＡ
Ｍの数）であるが、同じ原理でそれ以上のＲＡＭに対し
ても動作する。
ＲＡＭ２〜９内の各アドレスに蓄積された値である計数
コード４１ ルックアップ・テーブル（ここでは図示
しないが、第１図の変換手段５６に対応する）に送り、
表示用の意味のある数に変換する。そして、これら計数
値を、ヒストグラムの如き表示の基本とする。データ有
効信号の発生回数にとって、この分析期間は、線形帰還
シフト・レジスタの最大計数よりも長くなることはない
。第２図に示す８個のＲＡＭを用いた線形帰還シフト・
レジスタの最大計数値は、２５５（２”−１、ＮはＲＡ
Ｍの数）であるが、同じ原理でそれ以上のＲＡＭに対し
ても動作する。
第３図では、第２図に示した線形帰還シフト・レジスタ
配列５４を変更して、改良している。第２図の配列の如
き従来の線形帰還シフト・レジスタや、ＸＯＲゲートの
みを用いる場合に（ふ 避けられない欠点が生じる。総
てのビットがゼロのとき、第ｌＲＡＭ２への入力はゼロ
であり、線形帰還シフト・レジスタは常に総てがゼロの
状態になる。最上位ビットを除いた総てのビットの論理
和の反転をＸＯＲゲートｌＯの他の入力として供給する
ＮＯＲゲート１５を付加すると、メイン・シーケンスに
戻す総てゼロの状態をなくして、この問題を解決できる
。
配列５４を変更して、改良している。第２図の配列の如
き従来の線形帰還シフト・レジスタや、ＸＯＲゲートの
みを用いる場合に（ふ 避けられない欠点が生じる。総
てのビットがゼロのとき、第ｌＲＡＭ２への入力はゼロ
であり、線形帰還シフト・レジスタは常に総てがゼロの
状態になる。最上位ビットを除いた総てのビットの論理
和の反転をＸＯＲゲートｌＯの他の入力として供給する
ＮＯＲゲート１５を付加すると、メイン・シーケンスに
戻す総てゼロの状態をなくして、この問題を解決できる
。
動作において、この変更した線形帰還シフト・レジスタ
Ｇｔ、 次のように動作する。すなわち、ＲＡＭ２〜
８の出力のいくつかが１ならＧｆ、ＮＯＲゲート１５の
出力は低であり、第３図の回路番上第２図の回路と同じ
に動作する。しかし、ＲＡＭ２〜８の出力が総てゼロな
らば、２つの可能性がある。ＲＡＭ９の出力が高ならば
、ＸＯＲゲート１０の出力は低であり、次のコード値も
総てゼロである。しかし、総てがゼロｉＬ 今、ＲＡ
Ｍ９の出力が低であることを意味するので、ＮＯＲゲー
ト１５が依然出力する高により、ＸＯＲゲート１０の出
力が高になり、次のコード値が１にな翫これ４１ 完
全な２ｗ計数（Ｎｉｌ ＲＡＭチップの数）を行う、
また、シーケンスは総ての可能な状態を含むので、ハン
グアップを避けるための初期化は必要ない、第２図に初
期化回路を示さなかったが、総ての線形帰還シフト・レ
ジスタが既知の状態から計数を開始するのを確実にする
帰還手段形式の初期化回路が必要である。
Ｇｔ、 次のように動作する。すなわち、ＲＡＭ２〜
８の出力のいくつかが１ならＧｆ、ＮＯＲゲート１５の
出力は低であり、第３図の回路番上第２図の回路と同じ
に動作する。しかし、ＲＡＭ２〜８の出力が総てゼロな
らば、２つの可能性がある。ＲＡＭ９の出力が高ならば
、ＸＯＲゲート１０の出力は低であり、次のコード値も
総てゼロである。しかし、総てがゼロｉＬ 今、ＲＡ
Ｍ９の出力が低であることを意味するので、ＮＯＲゲー
ト１５が依然出力する高により、ＸＯＲゲート１０の出
力が高になり、次のコード値が１にな翫これ４１ 完
全な２ｗ計数（Ｎｉｌ ＲＡＭチップの数）を行う、
また、シーケンスは総ての可能な状態を含むので、ハン
グアップを避けるための初期化は必要ない、第２図に初
期化回路を示さなかったが、総ての線形帰還シフト・レ
ジスタが既知の状態から計数を開始するのを確実にする
帰還手段形式の初期化回路が必要である。
第４図Ｇ−Ｌ 本発明に用いる線形帰還シフト・レジ
スタ配列の他の例のブロック図である。マルチプレクサ
（ＭＵＸ）５８４１ 帰還手段の一部であり、この配
列内の線形帰還シフト・レジスタ法マルチプレクサ５８
への制御線アップ／ダウンの状態に応じて、カウント・
アップ（上昇計数）又はカウンタ・ダウン（下降計数）
を行う、ＲＡＭのビット数が７であり、線形帰還シフト
・レジスタのこの配列Ｌ モジュロ１２７である。メ
モリ配列５０がイネーブルされた後（メモリ配列５０の
チップ選択端Ｃ３への信号が高になった後）、このメモ
リ配列５０はアクセスさ瓢 書込み制御信号が供給され
ると（メモリ配列５０のＷＥ端への信号が高になると）
、書込みが行われる。なム第２及び第３図の場合と同様
に、データ有効信号ＤＶは、遅延時間より長く存在しな
ければならない。
スタ配列の他の例のブロック図である。マルチプレクサ
（ＭＵＸ）５８４１ 帰還手段の一部であり、この配
列内の線形帰還シフト・レジスタ法マルチプレクサ５８
への制御線アップ／ダウンの状態に応じて、カウント・
アップ（上昇計数）又はカウンタ・ダウン（下降計数）
を行う、ＲＡＭのビット数が７であり、線形帰還シフト
・レジスタのこの配列Ｌ モジュロ１２７である。メ
モリ配列５０がイネーブルされた後（メモリ配列５０の
チップ選択端Ｃ３への信号が高になった後）、このメモ
リ配列５０はアクセスさ瓢 書込み制御信号が供給され
ると（メモリ配列５０のＷＥ端への信号が高になると）
、書込みが行われる。なム第２及び第３図の場合と同様
に、データ有効信号ＤＶは、遅延時間より長く存在しな
ければならない。
上述ＧＬ 本発明の好適な実施例について説明したカ
ー 種々の変更及び変形が可能である１例えば上述で＆
上 信号線に生じた総てのデータ・パターンの組合わせ
を独立に計数しなければならなかったカ＼ 高位ビット
をアドレス入力データとして用い、′個々のデータ・パ
ターンを計数する代わりにデータ・パターンのある範囲
内に入るデータの発生回数を計数することも可能である
。
ー 種々の変更及び変形が可能である１例えば上述で＆
上 信号線に生じた総てのデータ・パターンの組合わせ
を独立に計数しなければならなかったカ＼ 高位ビット
をアドレス入力データとして用い、′個々のデータ・パ
ターンを計数する代わりにデータ・パターンのある範囲
内に入るデータの発生回数を計数することも可能である
。
［発明の効果］
上述の如く、本発明によれば、多くの異なるデジタル・
パターンの各々が存在する回数を、より高速に且つより
効率的に計数できる。
パターンの各々が存在する回数を、より高速に且つより
効率的に計数できる。
第１図は本発明のブロック図、第２図は本発明に用いる
線形帰還シフト・レジスタの一例のブロック図、第３図
は本発明に用いる線形帰還シフト・レジスタの他の例の
ブロック図、第４図は本発明に用いる線形帰還シフト・
レジスタの更に他の例のブロック図である。 ２〜９： ランダム・アクセス・メモリ１２： 遅延手
段 ５０： メモリ配列 ５２： 帰還手段 ５４：線形帰還シフト・レジスタ ５６： 変換手段
線形帰還シフト・レジスタの一例のブロック図、第３図
は本発明に用いる線形帰還シフト・レジスタの他の例の
ブロック図、第４図は本発明に用いる線形帰還シフト・
レジスタの更に他の例のブロック図である。 ２〜９： ランダム・アクセス・メモリ１２： 遅延手
段 ５０： メモリ配列 ５２： 帰還手段 ５４：線形帰還シフト・レジスタ ５６： 変換手段
Claims (1)
- 【特許請求の範囲】 １組の信号線に異なるデジタル・データ・パターンが
発生する回数を計数するデータ発生回数アナライザであ
って、 ランダム・アクセス・メモリを有し、上記１組の信号線
が上記ランダム・アクセス・メモリのアドレス入力端に
接続されて構成された複数の線形帰還シフト・レジスタ
を有し、上述デジタル・データ・パターンによりアクテ
ィブとなる上記線形帰還シフト・レジスタの１つを選択
する線形帰還シフト・レジスタ配列と、 該線形帰還シフト・レジスタ配列の上記ランダム・アク
セス・メモリの各アドレスにおけるデータ出力を上記デ
ジタル・データ・パターンの各々の計数値に変換する変
換手段と を具えたデータ発生回数アナライザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US290553 | 1988-12-27 | ||
| US07/290,553 US5097428A (en) | 1988-12-27 | 1988-12-27 | Data occurrence frequency analyzer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216551A true JPH02216551A (ja) | 1990-08-29 |
Family
ID=23116535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335270A Pending JPH02216551A (ja) | 1988-12-27 | 1989-12-26 | データ発生回数アナライザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5097428A (ja) |
| JP (1) | JPH02216551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104865346A (zh) * | 2015-04-22 | 2015-08-26 | 北京交通大学 | 对车载尾气检测系统的采集数据进行验证的方法和装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634137B2 (ja) * | 1993-01-27 | 1997-07-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ユーザ・インターフェースシステム及び方法 |
| US6026397A (en) * | 1996-05-22 | 2000-02-15 | Electronic Data Systems Corporation | Data analysis system and method |
| US5946473A (en) * | 1997-06-17 | 1999-08-31 | International Business Machines Corporation | LFSR implementation using split-table lookup |
| US7181637B2 (en) * | 2003-12-02 | 2007-02-20 | International Business Machines Corporation | Packet processing system and method for a data transfer node with time-limited packet buffering in a central queue |
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| JPS61208167A (ja) * | 1985-03-11 | 1986-09-16 | テクトロニツクス・インコーポレイテツド | ヒストグラムデータ発生装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3978413A (en) * | 1975-02-07 | 1976-08-31 | Hewlett-Packard Company | Modulus counter circuit utilizing serial access |
| JPS55141823A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Data read-out circuit |
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| US4860236A (en) * | 1987-10-26 | 1989-08-22 | University Of Manitoba | Cellular automaton for generating random data |
-
1988
- 1988-12-27 US US07/290,553 patent/US5097428A/en not_active Expired - Lifetime
-
1989
- 1989-12-26 JP JP1335270A patent/JPH02216551A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132145A (en) * | 1978-04-06 | 1979-10-13 | Nec Corp | False random code generator |
| JPS61208167A (ja) * | 1985-03-11 | 1986-09-16 | テクトロニツクス・インコーポレイテツド | ヒストグラムデータ発生装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104865346A (zh) * | 2015-04-22 | 2015-08-26 | 北京交通大学 | 对车载尾气检测系统的采集数据进行验证的方法和装置 |
| CN104865346B (zh) * | 2015-04-22 | 2017-02-01 | 北京交通大学 | 对车载尾气检测系统的采集数据进行验证的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5097428A (en) | 1992-03-17 |
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