JPH0963300A - 半導体メモリ試験装置のフェイル解析装置 - Google Patents
半導体メモリ試験装置のフェイル解析装置Info
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- JPH0963300A JPH0963300A JP7237792A JP23779295A JPH0963300A JP H0963300 A JPH0963300 A JP H0963300A JP 7237792 A JP7237792 A JP 7237792A JP 23779295 A JP23779295 A JP 23779295A JP H0963300 A JPH0963300 A JP H0963300A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体メモリ試験装置において、
メモリ試験中にフェイル数を計数可能なフェイル解析装
置を実現する。 【構成】 論理比較器１３からのフェイル信号を受け、
フェイルビットメモリの保存データを読みだして受け
て、フェイルビットメモリの保存データが”０”で、か
つフェイル信号Ｆａｉｌ０〜Ｆａｉｌｎが”１”の場合
にのみフェイル計数信号を出力するＡＮＤゲート４０ａ
〜４０ｎを設け、この出力信号をフェイル数として計数
する手段。
メモリ試験中にフェイル数を計数可能なフェイル解析装
置を実現する。 【構成】 論理比較器１３からのフェイル信号を受け、
フェイルビットメモリの保存データを読みだして受け
て、フェイルビットメモリの保存データが”０”で、か
つフェイル信号Ｆａｉｌ０〜Ｆａｉｌｎが”１”の場合
にのみフェイル計数信号を出力するＡＮＤゲート４０ａ
〜４０ｎを設け、この出力信号をフェイル数として計数
する手段。
Description
【０００１】
【産業上の利用分野】本発明は、フェイル解析装置を備
えた半導体メモリ試験装置において、フェイル数の計数
の高速化に関する。
えた半導体メモリ試験装置において、フェイル数の計数
の高速化に関する。
【０００２】
【従来の技術】従来の半導体メモリ試験装置の構成は、
図３に示す半導体メモリ試験装置のブロック図のよう
に、タイミング発生器１０と、パターン発生器１１と、
波形整形器１２と、論理比較器１３と、フェイルメモリ
１４とで構成している。
図３に示す半導体メモリ試験装置のブロック図のよう
に、タイミング発生器１０と、パターン発生器１１と、
波形整形器１２と、論理比較器１３と、フェイルメモリ
１４とで構成している。
【０００３】パターン発生器１１より発生した信号( ア
ドレス、データ）のデータが、波形整形器１２により整
形されて被試験メモリ（ＭＵＴ）に印加される。論理比
較器１３は、ＭＵＴより読みだされたデータと、パター
ン発生器１１から出力される期待値とを比較して、パス
・フェイルの判定をおこなう。フェイルメモリ１４は、
論理比較器１３より出力されるフェイル信号と、パター
ン発生器１１より出力されるアドレス信号により、各ア
ドレス毎のフェイル情報を格納する。これらの一連の動
作はすべてタイミング発生器１０から各部に印加される
システムクロックに同期して行われる。
ドレス、データ）のデータが、波形整形器１２により整
形されて被試験メモリ（ＭＵＴ）に印加される。論理比
較器１３は、ＭＵＴより読みだされたデータと、パター
ン発生器１１から出力される期待値とを比較して、パス
・フェイルの判定をおこなう。フェイルメモリ１４は、
論理比較器１３より出力されるフェイル信号と、パター
ン発生器１１より出力されるアドレス信号により、各ア
ドレス毎のフェイル情報を格納する。これらの一連の動
作はすべてタイミング発生器１０から各部に印加される
システムクロックに同期して行われる。
【０００４】図４にフェイルメモリ１４のブロック図を
示し、図５にフェイルビットメモリ３０ａ〜３０ｎがフ
ェイル情報を格納する際に行うモード／モデファイ／ラ
イトのタイミングチャートを示す。リード／モデファイ
／ライト動作により、一つの番地に対するリードとライ
トの動作を１サイクルの中で行って、以前の保存データ
とで論理ＯＲしたものを書き込むことでフェイル情報を
累積保存する。フェイルビットメモリ３０ａ〜３０ｎ
は、本構成例ではビット数ｎでパラレル動作する多ビッ
トメモリ構成であり、少なくともＭＵＴと同じ容量をも
ち、アドレスは全て共通で入力され、１本の／ＷＥ信号
で書き込み制御する。
示し、図５にフェイルビットメモリ３０ａ〜３０ｎがフ
ェイル情報を格納する際に行うモード／モデファイ／ラ
イトのタイミングチャートを示す。リード／モデファイ
／ライト動作により、一つの番地に対するリードとライ
トの動作を１サイクルの中で行って、以前の保存データ
とで論理ＯＲしたものを書き込むことでフェイル情報を
累積保存する。フェイルビットメモリ３０ａ〜３０ｎ
は、本構成例ではビット数ｎでパラレル動作する多ビッ
トメモリ構成であり、少なくともＭＵＴと同じ容量をも
ち、アドレスは全て共通で入力され、１本の／ＷＥ信号
で書き込み制御する。
【０００５】この多ビットメモリの／ＷＥ信号は１本な
ので、複数ビット同時書き込み時にはＯＲ加算手段によ
りフェイル情報を累積させている。即ち、図５のフェイ
ル加算のタイミングチャートに示すように、システムク
ロックの１サイクルの中で、書き込みアドレスのデータ
（Ｄｏｕｔ）を読みだし、新たなフェイル情報である書
き込みデータ（Ｆａｉｌ）とで、ＯＲゲートにより論理
加算してＤｉｎに与えて書き込みすることで、以前のフ
ェイル情報も保持更新している。
ので、複数ビット同時書き込み時にはＯＲ加算手段によ
りフェイル情報を累積させている。即ち、図５のフェイ
ル加算のタイミングチャートに示すように、システムク
ロックの１サイクルの中で、書き込みアドレスのデータ
（Ｄｏｕｔ）を読みだし、新たなフェイル情報である書
き込みデータ（Ｆａｉｌ）とで、ＯＲゲートにより論理
加算してＤｉｎに与えて書き込みすることで、以前のフ
ェイル情報も保持更新している。
【０００６】図４に示すアドレス選択器２１は、パター
ン発生器１１より出力される試験中のフェイル取り込み
用のアドレス信号か、システムバスからの試験結果のリ
ード／ライト用のアドレスかの選択回路である。ＭＵＴ
試験中は、パターン発生器１１からのアドレス信号をフ
ェイルビットメモリ３０ａ〜３０ｎに供給する。試験終
了後においては、アドレス選択器２１を切り替えてシス
テムバスより印加されるアドレスにより、トータルのフ
ェイルを加算したり、フェイルビットメモリ３０ａ〜３
０ｎの内容を読みだしたり等をする。。ＷＥコントロー
ル部２４は、論理比較器１３から出力されるフェイル信
号から、フェイルビットメモリ３０ａ〜３０ｎへの書き
込み信号をつくる。フェイル加算器２３は、試験終了後
にフェイルビットメモリ３０ａ〜３０ｎから読み出され
たフェイル情報個数を加算して総フェイル数を計数す
る。
ン発生器１１より出力される試験中のフェイル取り込み
用のアドレス信号か、システムバスからの試験結果のリ
ード／ライト用のアドレスかの選択回路である。ＭＵＴ
試験中は、パターン発生器１１からのアドレス信号をフ
ェイルビットメモリ３０ａ〜３０ｎに供給する。試験終
了後においては、アドレス選択器２１を切り替えてシス
テムバスより印加されるアドレスにより、トータルのフ
ェイルを加算したり、フェイルビットメモリ３０ａ〜３
０ｎの内容を読みだしたり等をする。。ＷＥコントロー
ル部２４は、論理比較器１３から出力されるフェイル信
号から、フェイルビットメモリ３０ａ〜３０ｎへの書き
込み信号をつくる。フェイル加算器２３は、試験終了後
にフェイルビットメモリ３０ａ〜３０ｎから読み出され
たフェイル情報個数を加算して総フェイル数を計数す
る。
【０００７】論理比較器１３から出力されるフェイル信
号（Ｆａｉｌ０〜ｎ）は、フェイルを格納するフェイル
ビットメモリ３０ａ〜３０ｎのデータ入力（Ｄｉｎ０〜
Ｄｉｎｎ）に印加されると共に、フェイルビットメモリ
３０ａ〜３０ｎへの書き込み信号を制御するＷＥコント
ロール部２４に供給される。パターン発生器１１から出
力されるアドレス信号と、システムバスより伝送される
Ｒ／Ｗ用アドレスとは、アドレス選択器２１によりマル
チプレクスされて、フェイルビットメモリ３０ａ〜３０
ｎのアドレス入力（Ａｉｎ）に印加される。ＷＥコント
ロール部２４では、フェイルの発生したサイクルだけ書
き込み信号（／ＷＥ）を発生して、フェイルビットメモ
リ３０ａ〜３０ｎのＷＥ０〜ＷＥｎ端に印加される。
号（Ｆａｉｌ０〜ｎ）は、フェイルを格納するフェイル
ビットメモリ３０ａ〜３０ｎのデータ入力（Ｄｉｎ０〜
Ｄｉｎｎ）に印加されると共に、フェイルビットメモリ
３０ａ〜３０ｎへの書き込み信号を制御するＷＥコント
ロール部２４に供給される。パターン発生器１１から出
力されるアドレス信号と、システムバスより伝送される
Ｒ／Ｗ用アドレスとは、アドレス選択器２１によりマル
チプレクスされて、フェイルビットメモリ３０ａ〜３０
ｎのアドレス入力（Ａｉｎ）に印加される。ＷＥコント
ロール部２４では、フェイルの発生したサイクルだけ書
き込み信号（／ＷＥ）を発生して、フェイルビットメモ
リ３０ａ〜３０ｎのＷＥ０〜ＷＥｎ端に印加される。
【０００８】フェイルの加算は、試験終了後に行い、各
アドレス毎にフェイルビットメモリ３０ａ〜３０ｎの出
力が〔１〕のビットの個数を、システムクロックに同期
してフェイル加算器２３で加算していく。
アドレス毎にフェイルビットメモリ３０ａ〜３０ｎの出
力が〔１〕のビットの個数を、システムクロックに同期
してフェイル加算器２３で加算していく。
【０００９】
【発明が解決しようとする課題】上記説明のように、従
来のメモリ試験においては、トータルのフェイル数や、
データビット毎のフェイルの数を計数するのは、すべて
試験終了後でなければおこなえなかった。なぜなら、メ
モリの試験では同じアドレスに対して複数回の書き込み
／読み出し試験がおこなわれるからである。もし従来の
回路構成のままで試験を行いながらフェイル加算する
と、同じアドレスが複数回発生する為にフェイルビット
を多重加算してしまい、正しい結果が得られない不具合
を生じてしまう。
来のメモリ試験においては、トータルのフェイル数や、
データビット毎のフェイルの数を計数するのは、すべて
試験終了後でなければおこなえなかった。なぜなら、メ
モリの試験では同じアドレスに対して複数回の書き込み
／読み出し試験がおこなわれるからである。もし従来の
回路構成のままで試験を行いながらフェイル加算する
と、同じアドレスが複数回発生する為にフェイルビット
を多重加算してしまい、正しい結果が得られない不具合
を生じてしまう。
【００１０】そこで、本発明が解決しようとする課題
は、半導体メモリ試験装置において、メモリ試験中にフ
ェイル数を同時に計数可能なフェイル解析装置を実現す
ることを目的とする。
は、半導体メモリ試験装置において、メモリ試験中にフ
ェイル数を同時に計数可能なフェイル解析装置を実現す
ることを目的とする。
【００１１】
【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、論理比較器１３からのフェイル
信号（Ｆａｉｌ０〜Ｆａｉｌｎ）を受け、パターン発生
器１１からのアドレス信号でフェイルビットメモリ３０
ａ〜３０ｎの保存データを読みだして受けて、フェイル
ビットメモリ３０ａ〜３０ｎの読みだしデータが”０”
で、かつフェイル信号Ｆａｉｌ０〜Ｆａｉｌｎが”１”
の場合にのみフェイル計数信号を出力するＡＮＤゲート
４０ａ〜４０ｎを設け、ＡＮＤゲート４０ａ〜４０ｎの
単一あるいは複数の出力信号を加算計数するフェイル加
算手段（即ちフェイル加算器２３）を設け、以上によ
り、被試験メモリデバイスの試験結果のフェイル格納と
並行してフェイル数を計数することを特徴とした半導体
メモリ試験装置のフェイル解析装置構成手段にする。こ
れにより、論理比較器１３からのフェイル信号（Ｆａｉ
ｌ０〜Ｆａｉｌｎ）を受けてフェイルビットメモリ３０
ａ〜３０ｎにフェイル信号を格納する半導体メモリ試験
装置のフェイル解析装置において、メモリ試験中にフェ
イル数を計数可能なフェイル解析装置を実現する。
に、本発明の構成では、論理比較器１３からのフェイル
信号（Ｆａｉｌ０〜Ｆａｉｌｎ）を受け、パターン発生
器１１からのアドレス信号でフェイルビットメモリ３０
ａ〜３０ｎの保存データを読みだして受けて、フェイル
ビットメモリ３０ａ〜３０ｎの読みだしデータが”０”
で、かつフェイル信号Ｆａｉｌ０〜Ｆａｉｌｎが”１”
の場合にのみフェイル計数信号を出力するＡＮＤゲート
４０ａ〜４０ｎを設け、ＡＮＤゲート４０ａ〜４０ｎの
単一あるいは複数の出力信号を加算計数するフェイル加
算手段（即ちフェイル加算器２３）を設け、以上によ
り、被試験メモリデバイスの試験結果のフェイル格納と
並行してフェイル数を計数することを特徴とした半導体
メモリ試験装置のフェイル解析装置構成手段にする。こ
れにより、論理比較器１３からのフェイル信号（Ｆａｉ
ｌ０〜Ｆａｉｌｎ）を受けてフェイルビットメモリ３０
ａ〜３０ｎにフェイル信号を格納する半導体メモリ試験
装置のフェイル解析装置において、メモリ試験中にフェ
イル数を計数可能なフェイル解析装置を実現する。
【００１２】また本発明の構成では、論理比較器１３か
らのフェイル信号（Ｆａｉｌ０〜Ｆａｉｌｎ）を受け、
パターン発生器１１からのアドレス信号でフェイルビッ
トメモリ３０ａ〜３０ｎの保存データを読みだして受け
て、フェイルビットメモリ３０ａ〜３０ｎの読みだしデ
ータが”０”で、かつフェイル信号Ｆａｉｌ０〜Ｆａｉ
ｌｎが”１”の場合にのみフェイル計数信号を出力する
ＡＮＤゲート４０ａ〜４０ｎを設け、ＡＮＤゲート４０
ａ〜４０ｎの出力信号か、フェイルビットメモリ３０ａ
〜３０ｎの読みだしデータかを選択して出力するフェイ
ル選択手段即ちフェイル選択器５０を設け、前記フェイ
ル選択手段からの単一あるいは複数のフェイル信号を加
算計数するフェイル加算手段を設け、以上により、被試
験メモリデバイスの試験結果のフェイル格納と並行して
フェイル数を計数することを特徴とした半導体メモリ試
験装置のフェイル解析装置構成手段がある。このフェイ
ル選択器５０を設けることにより、利用するアプリケー
ションによって、試験中／試験後の両用のフェイル計数
も可能にした構成手段を実現する。
らのフェイル信号（Ｆａｉｌ０〜Ｆａｉｌｎ）を受け、
パターン発生器１１からのアドレス信号でフェイルビッ
トメモリ３０ａ〜３０ｎの保存データを読みだして受け
て、フェイルビットメモリ３０ａ〜３０ｎの読みだしデ
ータが”０”で、かつフェイル信号Ｆａｉｌ０〜Ｆａｉ
ｌｎが”１”の場合にのみフェイル計数信号を出力する
ＡＮＤゲート４０ａ〜４０ｎを設け、ＡＮＤゲート４０
ａ〜４０ｎの出力信号か、フェイルビットメモリ３０ａ
〜３０ｎの読みだしデータかを選択して出力するフェイ
ル選択手段即ちフェイル選択器５０を設け、前記フェイ
ル選択手段からの単一あるいは複数のフェイル信号を加
算計数するフェイル加算手段を設け、以上により、被試
験メモリデバイスの試験結果のフェイル格納と並行して
フェイル数を計数することを特徴とした半導体メモリ試
験装置のフェイル解析装置構成手段がある。このフェイ
ル選択器５０を設けることにより、利用するアプリケー
ションによって、試験中／試験後の両用のフェイル計数
も可能にした構成手段を実現する。
【００１３】また、フェイル加算手段としては、複数ｎ
ビットのフェイル信号を受けて、これをエンコードして
累積加算してフェイル数の計数を行う１個のフェイル計
数手段、あるいは、複数ｎビットに対応して、ｎ個のフ
ェイル計数手段を設けて個別に計数する半導体メモリ試
験装置のフェイル解析装置構成手段がある。
ビットのフェイル信号を受けて、これをエンコードして
累積加算してフェイル数の計数を行う１個のフェイル計
数手段、あるいは、複数ｎビットに対応して、ｎ個のフ
ェイル計数手段を設けて個別に計数する半導体メモリ試
験装置のフェイル解析装置構成手段がある。
【００１４】
【実施例】本発明の実施例のフェイルメモリ１４の構成
は、図１に示すように、従来のフェイルメモリ１４構成
に対して、ＡＮＤゲート４０ａ〜４０ｎと、フェイル選
択器５０を追加した構成で成る。他のアドレス選択器２
１と、フェイルビットメモリ３０ａ〜３０ｎと、フェイ
ル加算器２３と、ＷＥコントロール部２４は、従来と同
様であり、フェイル格納時のリード／モデファイ／ライ
ト動作も同様である。
は、図１に示すように、従来のフェイルメモリ１４構成
に対して、ＡＮＤゲート４０ａ〜４０ｎと、フェイル選
択器５０を追加した構成で成る。他のアドレス選択器２
１と、フェイルビットメモリ３０ａ〜３０ｎと、フェイ
ル加算器２３と、ＷＥコントロール部２４は、従来と同
様であり、フェイル格納時のリード／モデファイ／ライ
ト動作も同様である。
【００１５】フェイル選択器５０は、メモリ試験中はＡ
ＮＤゲート４０ａ〜４０ｎの出力を選択し、試験完了後
はフェイルビットメモリ３０ａ〜３０ｎのデータ出力を
選択するセレクタである。これを切り替えて、メモリ試
験中にフェイル計数する高速モードで動作させることが
でき、又、試験終了後に、従来と同様の手段によるトー
タルフェイルの計数解析の両用が可能になる。
ＮＤゲート４０ａ〜４０ｎの出力を選択し、試験完了後
はフェイルビットメモリ３０ａ〜３０ｎのデータ出力を
選択するセレクタである。これを切り替えて、メモリ試
験中にフェイル計数する高速モードで動作させることが
でき、又、試験終了後に、従来と同様の手段によるトー
タルフェイルの計数解析の両用が可能になる。
【００１６】具体的な動作を以下に説明する。図２のタ
イミングチャートに示すように、フェイルビットメモリ
３０ａ〜３０ｎへのリード／モデファイ／ライト動作は
従来と同様である。
イミングチャートに示すように、フェイルビットメモリ
３０ａ〜３０ｎへのリード／モデファイ／ライト動作は
従来と同様である。
【００１７】ＡＮＤゲート４０ａ〜４０ｎは、フェイル
ビットメモリへの書き込み動作と同時に、このフェイル
情報を計数すべきか否かのゲート回路であり、このＡＮ
Ｄゲートの一端は反転入力端となっている。このＡＮＤ
ゲート４０ａ〜４０ｎの一端には、フェイルビットメモ
リ３０ａ〜３０ｎの読みだしデータを反転して与え、他
端には、論理比較器１３からのフェイルデータが与えら
れてＡＮＤ論理をとる。このＡＮＤゲートの出力が
〔１〕となる条件は、フェイルビットメモリ３０ａ〜３
０ｎの読みだしデータが
ビットメモリへの書き込み動作と同時に、このフェイル
情報を計数すべきか否かのゲート回路であり、このＡＮ
Ｄゲートの一端は反転入力端となっている。このＡＮＤ
ゲート４０ａ〜４０ｎの一端には、フェイルビットメモ
リ３０ａ〜３０ｎの読みだしデータを反転して与え、他
端には、論理比較器１３からのフェイルデータが与えら
れてＡＮＤ論理をとる。このＡＮＤゲートの出力が
〔１〕となる条件は、フェイルビットメモリ３０ａ〜３
０ｎの読みだしデータが
〔０〕、即ち以前に一度もフェ
イル発生無く、かつ入力フェイルデータが〔１〕の場合
のみであり、このとき出力〔１〕を発生する。この信号
をフェイル加算器２３で加算計数する。これ以外の条件
においては、常に
イル発生無く、かつ入力フェイルデータが〔１〕の場合
のみであり、このとき出力〔１〕を発生する。この信号
をフェイル加算器２３で加算計数する。これ以外の条件
においては、常に
〔０〕であるから、多重計数を防止で
き、正しくフェイル数を計数できることとなる。
き、正しくフェイル数を計数できることとなる。
【００１８】上記実施例の説明では、１つのフェイル加
算器２３で全フェイル数を計数する場合で説明していた
が、所望によりビット数ｎ個に対応してｎ個、あるいは
複数個のフェイル加算器２３を設けて、各ビット単位個
別、あるいは複数ビット単位個別に加算計数する構成手
段としても良く、同様にして実施可能である。
算器２３で全フェイル数を計数する場合で説明していた
が、所望によりビット数ｎ個に対応してｎ個、あるいは
複数個のフェイル加算器２３を設けて、各ビット単位個
別、あるいは複数ビット単位個別に加算計数する構成手
段としても良く、同様にして実施可能である。
【００１９】上記実施例の説明では、フェイル選択器５
０を設けて試験中／試験後の両用のフェイル計数可能に
した構成例で説明していたが、所望により、試験終了後
のフェイル計数機能が不要な場合にはこのフェイル選択
器５０を削除した構成としても良く、同様にして実施で
きる。
０を設けて試験中／試験後の両用のフェイル計数可能に
した構成例で説明していたが、所望により、試験終了後
のフェイル計数機能が不要な場合にはこのフェイル選択
器５０を削除した構成としても良く、同様にして実施で
きる。
【００２０】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。Ａ
ＮＤゲート４０ａ〜４０ｎにより、被試験メモリにおい
て発生したフェイルのうち、同じアドレスで発生したフ
ェイルは複数回フェイル計数することが無くなる作用を
持つため、メモリ試験と同時にフェイルの計数実施可能
になる効果が得られる。このことから、試験途中におい
て、随時フェイル数を読み出して、リペア救済不可能な
フェイル数以上のフェイルが発生した場合は、直ちに試
験の中断処理することも可能になり、従来のように最後
迄試験実施する必要が無くすることも可能になる為メモ
リ試験のスループットを一層向上させる効果も得られ
る。
ているので、下記に記載されるような効果を奏する。Ａ
ＮＤゲート４０ａ〜４０ｎにより、被試験メモリにおい
て発生したフェイルのうち、同じアドレスで発生したフ
ェイルは複数回フェイル計数することが無くなる作用を
持つため、メモリ試験と同時にフェイルの計数実施可能
になる効果が得られる。このことから、試験途中におい
て、随時フェイル数を読み出して、リペア救済不可能な
フェイル数以上のフェイルが発生した場合は、直ちに試
験の中断処理することも可能になり、従来のように最後
迄試験実施する必要が無くすることも可能になる為メモ
リ試験のスループットを一層向上させる効果も得られ
る。
【００２１】
【図１】本発明のフェイルメモリのブロック図である。
【図２】本発明のフェイル加算のタイミングチャートで
ある。
ある。
【図３】半導体メモリ試験装置の装置構成図である。
【図４】従来のフェイルメモリのブロック図である。
【図５】従来のフェイル加算のタイミングチャートであ
る。
る。
１０ タイミング発生器 １１ パターン発生器 １２ 波形整形器 １３ 論理比較器 １４ フェイルメモリ ２１ アドレス選択器 ２３ フェイル加算器 ２４ ＷＥコントロール部 ３０ａ〜３０ｎ フェイルビットメモリ ４０ａ〜４０ｎ ＡＮＤゲート ５０ フェイル選択器
Claims (3)
- 【請求項１】 論理比較器（１３）からのフェイル信号
を受けてフェイルビットメモリにフェイル信号を格納す
る半導体メモリ試験装置のフェイル解析装置のフェイル
数計数において、 論理比較器（１３）からのフェイル信号を受け、パター
ン発生器（１１）からのアドレス信号でフェイルビット
メモリの保存データを読みだして受けて、フェイルビッ
トメモリの読みだしデータが”０”で、かつフェイル信
号が”１”の場合にのみフェイル計数信号を出力するＡ
ＮＤゲートを設け、 ＡＮＤゲートの単一あるいは複数の出力信号を加算計数
するフェイル加算手段を設け、 以上により、被試験メモリデバイスの試験結果のフェイ
ル格納と並行してフェイル数を計数することを特徴とし
た半導体メモリ試験装置のフェイル解析装置。 - 【請求項２】 論理比較器（１３）からのフェイル信号
を受けてフェイルビットメモリにフェイル信号を格納す
る半導体メモリ試験装置のフェイル解析装置のフェイル
数計数において、 論理比較器（１３）からのフェイル信号を受け、パター
ン発生器（１１）からのアドレス信号でフェイルビット
メモリの保存データを読みだして受けて、フェイルビッ
トメモリの読みだしデータが”０”で、かつフェイル信
号が”１”の場合にのみフェイル計数信号を出力するＡ
ＮＤゲートを設け、 ＡＮＤゲートの出力信号か、フェイルビットメモリの読
みだしデータかを選択して出力するフェイル選択手段を
設け、 前記フェイル選択手段からの単一あるいは複数のフェイ
ル信号を加算計数するフェイル加算手段を設け、 以上により、被試験メモリデバイスの試験結果のフェイ
ル格納と並行してフェイル数を計数することを特徴とし
た半導体メモリ試験装置のフェイル解析装置。 - 【請求項３】 フェイル加算手段は、複数ｎビットのフ
ェイル信号を受けて、これをエンコードして累積加算し
てフェイル数の計数を行う１個のフェイル計数手段、あ
るいは、複数ｎビットに対応して、ｎ個のフェイル計数
手段を設けて個別に計数する請求項１、２記載の半導体
メモリ試験装置のフェイル解析装置。
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|---|---|---|---|
| JP7237792A JPH0963300A (ja) | 1995-08-22 | 1995-08-22 | 半導体メモリ試験装置のフェイル解析装置 |
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| DE19633915A DE19633915A1 (de) | 1995-08-22 | 1996-08-22 | Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem |
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|---|---|---|---|
| JP7237792A JPH0963300A (ja) | 1995-08-22 | 1995-08-22 | 半導体メモリ試験装置のフェイル解析装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539922B2 (en) | 2004-11-04 | 2009-05-26 | Samsung Electronics Co., Ltd. | Bit failure detection circuits for testing integrated circuit memories |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR987000574A (ko) * | 1995-09-22 | 1998-03-30 | 오오우라 히로시 | 메모리 시험장치 |
| US6009536A (en) * | 1996-09-20 | 1999-12-28 | Micron Electronics, Inc. | Method for using fuse identification codes for masking bad bits on memory modules |
| US6314527B1 (en) | 1998-03-05 | 2001-11-06 | Micron Technology, Inc. | Recovery of useful areas of partially defective synchronous memory components |
| US6332183B1 (en) | 1998-03-05 | 2001-12-18 | Micron Technology, Inc. | Method for recovery of useful areas of partially defective synchronous memory components |
| US6381708B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | Method for decoding addresses for a defective memory array |
| US6381707B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | System for decoding addresses for a defective memory array |
| US6496876B1 (en) | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
| US6442724B1 (en) | 1999-04-02 | 2002-08-27 | Teradyne, Inc. | Failure capture apparatus and method for automatic test equipment |
| TW473728B (en) * | 1999-07-22 | 2002-01-21 | Koninkl Philips Electronics Nv | A method for testing a memory array and a memory-based device so testable with a fault response signalizing mode for when finding predetermined correspondence between fault patterns signalizing one such fault pattern only in the form of a compressed resp |
| US6536005B1 (en) | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| WO2001056038A1 (fr) * | 2000-01-28 | 2001-08-02 | Hitachi, Ltd. | Systeme a semi-conducteur |
| US6578157B1 (en) | 2000-03-06 | 2003-06-10 | Micron Technology, Inc. | Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components |
| US7269765B1 (en) | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
| JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
| KR100529743B1 (ko) * | 2000-10-19 | 2005-11-17 | 가부시키가이샤 아드반테스트 | 메모리의 불량구제해석 처리방법 및 이 방법을 실시하는메모리 시험장치 |
| US20020091965A1 (en) * | 2000-12-22 | 2002-07-11 | Mark Moshayedi | System and method for early detection of impending failure of a data storage system |
| JP2003123499A (ja) * | 2001-10-16 | 2003-04-25 | Mitsubishi Electric Corp | 半導体試験装置および半導体装置の試験方法、並びに半導体装置の製造方法 |
| EP1376381A1 (en) * | 2003-02-12 | 2004-01-02 | Agilent Technologies Inc | Method and system for data sampling |
| CN100345269C (zh) * | 2003-03-03 | 2007-10-24 | 富士通株式会社 | 半导体器件测试装置 |
| JP4119789B2 (ja) * | 2003-05-23 | 2008-07-16 | 横河電機株式会社 | メモリ試験装置及びメモリ試験方法 |
| US7607060B2 (en) * | 2006-09-12 | 2009-10-20 | International Business Machines Corporation | System and method for performing high speed memory diagnostics via built-in-self-test |
| US7870454B2 (en) * | 2006-09-12 | 2011-01-11 | International Business Machines Corporation | Structure for system for and method of performing high speed memory diagnostics via built-in-self-test |
| US10643734B2 (en) | 2018-06-27 | 2020-05-05 | Micron Technology, Inc. | System and method for counting fail bit and reading out the same |
Family Cites Families (3)
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|---|---|---|---|---|
| DE3751002T2 (de) * | 1986-10-20 | 1995-10-05 | Nippon Telegraph & Telephone | Halbleiterspeicher. |
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JPH0778499A (ja) * | 1993-09-10 | 1995-03-20 | Advantest Corp | フラッシュメモリ試験装置 |
-
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539922B2 (en) | 2004-11-04 | 2009-05-26 | Samsung Electronics Co., Ltd. | Bit failure detection circuits for testing integrated circuit memories |
Also Published As
| Publication number | Publication date |
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| KR970012791A (ko) | 1997-03-29 |
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