DE19633915A1 - Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem - Google Patents

Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem

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DE19633915A1
DE19633915A1 DE19633915A DE19633915A DE19633915A1 DE 19633915 A1 DE19633915 A1 DE 19633915A1 DE 19633915 A DE19633915 A DE 19633915A DE 19633915 A DE19633915 A DE 19633915A DE 19633915 A1 DE19633915 A1 DE 19633915A1
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Description

Die Erfindung betrifft eine Fehleranalyseeinrichtung zur Verwendung in einem Halbleiterspeicherprüfsystem, und ins­ besondere eine Fehleranalyseeinrichtung, die mit hoher Ge­ schwindigkeit eine Anzahl von Fehlern in einem zu prüfenden Speicher zählen kann, die durch ein Halbleiterspeicherprüfsy­ stem erfaßt werden.
Beim Prüfen eines Halbleiterspeicherbausteins durch ein Halbleiterspeicherprüfsystem werden an den zu prüfenden Spei­ cher Prüfmustersignale angelegt, und die resultierenden Aus­ gangssignale werden mit erwarteten Daten verglichen, um fest­ zustellen, ob der Speicher richtig funktioniert oder nicht. In einem Blockschaltbild von Fig. 3 ist eine Grundstruktur eines Halbleiterspeicherprüfsystems dargestellt, die einen Taktgene­ rator 10, einen Mustergenerator 11, einen Wellenformformatie­ rer 12, einen logischen Komparator 13 und einen Fehlerspeicher 14 aufweist.
Adressendaten und Prüfdaten in einem vom Mustergenera­ tor 11 erzeugten Signalmuster werden nach der Wellenformung durch den Wellenformformatierer 12 an einen zu prüfenden Spei­ cher (MUT) angelegt. Der logische Komparator 13 stellt fest, ob die von jeder Adresse des zu prüfenden Speichers (MUT) aus­ gegebenen Daten den Test bestehen oder nicht bestehen, indem er die Ausgabedaten mit erwarteten Daten vergleicht, die vom Mustergenerator 11 erzeugt werden. Besteht eine Nichtüberein­ stimmung zwischen den Ausgabedaten des zu prüfenden Speichers und den erwarteten Daten, dann erzeugt der Komparator ein Feh­ lersignal. Der Fehlerspeicher 14 speichert die Fehlerinforma­ tion für jede Adresse des zu prüfenden Speichers auf der Basis des Fehlersignals vom logischen Komparator 13 und der Adres­ sendaten vom Mustergenerator 11. Alle vorerwähnten Operationen werden synchron zu einem Systemtakt ausgeführt, der vom Takt­ generator erzeugt und jedem Block des Prüfsystems zugeführt wird.
Fig. 4 zeigt ein Blockschaltbild, das ein Beispiel für eine herkömmliche Fehleranalyseeinrichtung mit einem Fehler­ speicher darstellt. Fig. 5 zeigt eine Zeitdiagramm, das einen Arbeitsablauf der Fehleranalyseeinrichtung gemäß Fig. 4 dar­ stellt, wenn die Fehlerinformation durch Fehlerbitspeicher 30 a-30 n gespeichert wird. Die Fehleranalyseeinrichtung weist einen Fehlerspeicher auf, der in mehrere Fehlerbitspeicher 30 a-30 n, mehrere ODER-Gatter 32 a-32 n, einen Adressenwähler 21, eine Schreibfreigabesteuerung 24 und einen Fehlerzähler 23 un­ tergliedert ist. In diesem Beispiel wird die Fehlerinformation durch eine Lese-/Modifizier-/Schreiboperation in den Fehler­ bitspeichern 30 a-30 n gespeichert.
Bei der Lese-/Modifizier-/Schreiboperation werden in­ nerhalb einer Systemtaktperiode bezüglich jeder Adresse des Fehlerbitspeichers eine Leseoperation und eine Schreibopera­ tion ausgeführt. Bei der Schreiboperation wird entweder die durch die Leseoperation erhaltene gespeicherte Information oder die vom logischen Komparator 13 gerade bereitgestellte Fehlerinformation im Fehlerbitspeicher 30 gespeichert. Eine derartige ODER-Funktion wird in jedem der ODER-Gatter 32 a-32 n ausgeführt, die am Eingang des Fehlerbitspeichers 30 vorgese­ hen sind. Daher werden die Fehlerinformationen im Speicher 30 akkumuliert.
In diesem Beispiel bilden die Fehlerbitspeicher 30 a-30 n einen Mehrbitspeicher, der gleichzeitig n Bits parallel verar­ beitet und eine Speicherkapazität aufweist, die mindestens gleich der Kapazität des zu prüfenden Speichers ist. Die Adressendaten werden gemeinsam für die Fehlerbitspeicher 30 a-30 n bereitgestellt, deren Speicheroperationen gemeinsam durch ein Schreibfreigabesignal /WE gesteuert werden. Das Schreib­ freigabesignal /WE wird auf der Basis der Fehlersignale vom logischen Komparator 13 durch die Schreibfreigabesteuerung 24 erzeugt.
Wie in Fig. 4 dargestellt, werden die Fehlersignale (Faila-Failn) vom logischen Komparator 13 an die Dateneingänge (Dina-Dinn) der Fehlerbitspeicher 30 a-30 n und außerdem an die Schreibfreigabesteuerung 24 angelegt, welche die Schreibopera­ tion der Fehlerbitspeicher 30 a-30 n steuert. Das Adressensignal vom Mustergenerator 11 und die Lese-/Schreibadresse vom Sy­ stembus werden durch den Adressenwähler 21 multiplexiert, und die gewählte Adresse wird gemeinsam den Adresseneingängen Ain der Fehlerbitspeicher 30 a-30 n zugeführt. Die Schreibfreigabe­ steuerung 24 erzeugt das Schreibfreigabesignal /WE nur für die Periode, in welcher der Fehler durch den logischen Komparator 13 erfaßt wird. Das Schreibfreigabesignal /WE wird den Fehler­ bitspeichern 30 a-30 n zugeführt, um über die ODER-Gatter 32 a-32 n die Eingabedaten in die Speicher 30 a-30 n einzuschreiben.
Durch das Schreibfreigabesignal /WE werden die mehreren Bits der Fehlerinformationen über die ODER-Gatter 32 a-32 n gleichzeitig im Fehlerbitspeicher 30 (Fehlerspeicher 14) akkumuliert. Fig. 5 zeigt diese Operation, die in der Fehler­ analyseeinrichtung gemäß Fig. 4 stattfindet. Durch die Adres­ sendaten von Fig. 5B, die durch den Mustergenerator 11 in dem vom Systemtakt gemäß Fig. 5A vorgegebenen Zeittakt erzeugt werden, werden die Daten aus dem Fehlerbitspeicher 30 ausgele­ sen, wie in Fig. 5C dargestellt.
Die Fehlerdaten gemäß Fig. 5D vom logischen Komparator 13 werden dem ODER-Gatter 32 zugeführt, dessen anderer Eingang mit den in Fig. 5C dargestellten Ausgabedaten des Fehlerbit­ speichers 30 gespeist wird. Das ODER-Gatter führt die ODER-Ver­ knüpfung der Fehlerdaten gemäß Fig. 5D und der Ausgabedaten gemäß Fig. 5C aus und erzeugt Eingabedaten gemäß Fig. 5E, die in dem Fehlerbitspeicher 30 zu speichern sind. Durch das Schreibfreigabesignal /WE gemäß Fig. 5F von der Schreibfreiga­ beschaltung 24 werden die in Fig. 5F dargestellten Eingabeda­ ten im Fehlerbitspeicher 30 unter der durch die Adressendaten gemäß Fig. 5B definierten Adresse gespeichert. Wie aus dem vorstehenden Arbeitsablauf ersichtlich, werden die Fehlerda­ ten im Fehlerbitspeicher durch die neu ankommenden Fehlerdaten aktualisiert.
Der Adressenwähler 21 wählt entweder die Adressendaten vom Mustergenerator 11 oder Adressendaten von einem Adressen­ datenbus. Die Adressendaten vom Mustergenerator 11 dienen zum Speichern der Fehlerdaten während der Prüfung des zu prüfenden Speichers, während die Adressendaten vom Systembus zum Lesen und Schreiben der Fehlerdaten nach der Prüfung dienen.
Während der Prüfung des zu prüfenden Speichers werden die Adressendaten vom Mustergenerator 11 gemeinsam für die Fehlerbitspeicher 30 a-30 n bereitgestellt. Nach der Prüfung wählt der Adressenwähler 21 die Adressendaten vom Systembus, um zum Zweck einer Fehleranalyse auf die Fehlerbitspeicher 30 a-30 n zuzugreifen, d. h. beispielsweise um die Gesamtzahl der Fehler zu zählen oder um die Fehlerdaten in jeder Adresse des Fehlerspeichers zur Aufstellung eines Fehlerverzeichnisses des zu prüfenden Speichers auszulesen.
Der Fehlerzähler 23 zählt die Fehlerinformationen von den Fehlerbitspeichern 30 a-30 n, um eine Gesamtzahl der Fehler bezüglich des zu prüfenden Speichers zu ermitteln. Zum Bei­ spiel akkumuliert der Fehlerzähler 23 die Anzahl von Datenwer­ ten "1" in den Ausgabedaten der Fehlerbitspeicher 30 a-30 n Wie oben dargelegt, muß beim herkömmlichen Speicher­ prüfsystem der Zählprozeß der Fehlerzahl für jedes Datenbit oder für die gesamten Adressen des zu prüfenden Speichers nach dessen Prüfung ausgeführt werden. Dies ist darauf zurückzufüh­ ren, daß beim Prüfen eines Halbleiterspeichers bei der Anwen­ dung eines algorithmischen Prüfmusters zwei oder mehrere Zu­ griffe auf die gleiche Adresse des zu prüfenden Speichers er­ folgen. Wenn während der Prüfung in der herkömmlichen Schal­ tungsanordnung alle Fehler gezählt werden, dann werden für die gleiche Adresse des zu prüfenden Speichers mehrere Fehler ad­ diert. Daher ist es nicht möglich, die Gesamtzahl der Fehler in dem zu prüfenden Speicher während der Prüfung genau zu zäh­ len.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Fehleranalyseeinrichtung zu schaffen, die mit hoher Ge­ schwindigkeit und Genauigkeit eine Anzahl von Fehlern in einem zu prüfenden Speicher zählen kann, die durch ein Halbleiter­ prüfsystem während der Prüfung des Speichers erfaßt werden.
Die erfindungsgemäße Fehleranalysevorrichtung zählt die Fehlerzahl während des Ablaufs der Speicherprüfung anstatt nach der Speicherprüfung. Das heißt, die Fehlerzahl wird ge­ zählt, während die Prüfsignale an dem zu prüfenden Speicher anliegen und die resultierenden Ausgangssignale aus dem zu prüfenden Speicher mit den erwarteten Daten verglichen werden.
Erfindungsgemäß weist die Fehleranalyseeinrichtung für ein Halbleiterspeicherprüfsystem auf: einen Fehlerspeicher zum Speichern von Fehlerdaten für den zu prüfenden Speicher unter einer durch Adressendaten vom Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator im Speicher­ prüfsystem ein Fehlersignal erfaßt wird; eine ODER-Schaltung zur Bereitstellung von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind; eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zugeführt wird; eine UND-Schaltung, die mit dem Fehlersignal vom logischen Komparator und mit den Daten gespeist wird, die im Fehlerspei­ cher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten noch nicht unter der Adresse gespeichert sind; sowie einen Fehlerzähler zum Zählen der Anzahl der Fehlersignale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Speicherprüfsystem übertragen werden.
Erfindungsgemäß kann die Fehleranalyseeinrichtung mit hoher Geschwindigkeit und Genauigkeit die Anzahl der Fehler in einem zu prüfenden Speicher zählen, die während der Prüfung des Speichers durch ein Halbleiterspeicherprüfsystem erfaßt werden. Der Grund dafür ist, daß das Fehlersignal durch den Fehlerzähler nur dann gezählt wird, wenn die Fehlerdaten unter der betreffenden Adresse des Fehlerbitspeichers nicht aufge­ funden werden. Im Ergebnis wird auch dann, wenn während der Speicherprüfung mehrmals auf die gleiche Adresse des zu prü­ fenden Speichers zugegriffen wird und folglich bei jedem Zu­ griff auf die fehlerhafte Adresse des zu prüfenden Speichers die Fehlersignale durch den logischen Komparator erzeugt wer­ den, für diese Adresse nur ein Fehler erkannt und durch die Fehleranalyseeinrichtung gezählt.
Die Erfindung wird nachstehend anhand von Beispielen und unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild, das ein Beispiel für eine Schaltungskonfiguration einer erfindungsgemäßen Fehleranalyse­ einrichtung darstellt;
Fig. 2 ein Zeitdiagramm, das einen Arbeitsablauf zum Zählen der Fehlerzahl durch die erfindungsgemäße Fehleranaly­ seeinrichtung darstellt;
Fig. 3 ein Schaltschema zur Darstellung einer allgemei­ nen Struktur eines Halbleiterspeicherprüfsystems;
Fig. 4 ein Blockschaltbild, das eine herkömmliche Schaltungskonfiguration der Fehleranalyseeinrichtung dar­ stellt; und
Fig. 5 ein Zeitdiagramm, das einen Arbeitsablauf zum Zählen der Fehlerzahl durch die herkömmliche Fehleranalyseein­ richtung gemäß Fig. 4 darstellt.
Fig. 1 zeigt ein Beispiel für die erfindungsgemäße Feh­ leranalyseeinrichtung, wobei einander entsprechende Teile der Fehleranalyseeinrichtung durch die gleichen Bezugszeichen wie in Fig. 3 und 4 bezeichnet werden. Wie in Fig. 1 dargestellt, weist die erfindungsgemäße Fehleranalyseeinrichtung zusätzlich UND-Gatter 40 a-40 n und einen Fehlerwähler 50 auf.
Die anderen Schaltungselemente, wie z. B. der Adressen­ wähler 21, die Fehlerbitspeicher 30 a-30 n, der Fehlerzähler 23 und die Schreibfreigabesteuerung 24, sind die gleichen wie bei der in Fig. 4 gezeigten herkömmlichen Einrichtung. Ebenso wie bei der herkömmlichen Einrichtung führt die erfindungsgemäße Fehleranalyseeinrichtung beim Speichern der Fehlerinformatio­ nen die Lese-/Modifizier-/Schreiboperation aus.
Die Eingänge der UND-Gatter 40 a-40 n sind mit dem logi­ schen Komparator 13 verbunden, um die Fehlersignale direkt vom logischen Komparator 13 zu empfangen. Die anderen Eingänge der UND-Gatter 40 a-40 n sind mit den Fehlerbitspeichern 30 a-30 n verbunden. Der Fehlerwähler 50 wird mit den Ausgabedaten von den Fehlerbitspeichern 30 a-30 n und den Ausgangssignalen der UND-Gatter 40 a-40 n gespeist. Der Fehlerwähler 50 wählt die Ausgangssignale der UND-Gatter 40 a-40 n während der Speicher­ prüfung und die Ausgabedaten der Fehlerbitspeicher 30 a-30 n nach der Speicherprüfung. Die gewählten Ausgabedaten vom Feh­ lerwähler 50 werden dem Fehlerzähler 23 zugeführt, in welchem die Anzahl der Fehler gezählt wird.
Auf diese Weise wird durch Zählen der Ausgabedaten vom Fehlerwähler die Fehlerzahl mit hoher Geschwindigkeit während der Speicherprüfung gezählt, d. h. während das Prüfsignal an den zu prüfenden Speicher angelegt wird und die resultierenden Ausgabedaten des zu prüfenden Speichers mit den erwarteten Da­ ten verglichen werden. Ebenso wie beim herkömmlichen Fehler­ analyseverfahren kann die erfindungsgemäße Fehleranalyseein­ richtung auch die Fehler im Fehlerspeicher 14 zählen und er­ mittelt die Gesamtzahl der Fehler nach der Speicherprüfung.
Diese Arbeitsweise wird im folgenden näher erläutert. Die UND-Gatter 40 a-40 n dienen dazu, festzustellen, ob das Feh­ lersignal vom logischen Komparator beim Einschreiben der Fehlerdaten in die Fehlerbitspeicher 30 a-30 n zu zählen ist. Wie in Fig. 1 gezeigt, ist in diesem Beispiel ein Eingang je­ des UND-Gatters 40 ein invertierender Anschluß. Die Ausgabeda­ ten vom Fehlerbitspeicher 30 werden an den invertierenden An­ schluß des UND-Gatters 40 angelegt.
Wenn daher das UND-Gatter 40 das Fehlersignal "1" vom logischen Komparator 13 empfängt, wird festgestellt, ob die Fehlerdaten bereits unter der gleichen Adresse des Fehler­ bitspeichers 30 existieren. Wenn der Fehlerdatenwert "1" aus dem Fehlerbitspeicher 30 ausgelesen wird, dann wird wegen des invertierenden Anschlusses des UND-Gatters 40 das Ausgangssi­ gnal des UND-Gatters nicht dem Fehlerwähler 50 zugeführt. Wenn umgekehrt das UND-Gatter 40 das Fehlersignal "1" vom logischen Komparator 13 empfängt, aber der entsprechende Ausgabedaten­ wert vom Fehlerbitspeicher 30 gleich "0" ist, dann wird das UND-Gatter geöffnet, so daß das Fehlersignal dem Fehlerwähler 50 zugeführt wird.
Auf diese Weise wird das Fehlersignal vom Fehlerzähler 23 nur dann gezählt, wenn die Fehlerdaten unter der ent­ sprechenden Adresse des Fehlerbitspeichers 30 nicht aufgefun­ den worden sind. Im Ergebnis wird für diese Adresse die Fehlerzahl auch dann mit eins gezählt, wenn während der Spei­ cherprüfung mehrmals auf die gleiche Adresse des zu prüfenden Speichers zugegriffen und folglich bei jedem Zugriff auf diese Adresse des zu prüfenden Speichers das Fehlersignal durch den logischen Komparator 13 erzeugt wird.
Fig. 2 zeigt ein Zeitdiagramm, das den Arbeitsablauf der erfindungsgemäßen Fehleranalyseeinrichtung darstellt. Durch die Adressendaten gemäß Fig. 2B, die vom Mustergenerator entsprechend dem Systemtakt gemäß Fig. 2A erzeugt werden, wer­ den die Daten aus dem Fehlerbitspeicher 30 ausgelesen, wie in Fig. 2C dargestellt. Die aus dem Fehlerbitspeicher 30 ausgele­ senen Daten werden dem UND-Gatter 40 und dem ODER-Gatter 32 zugeführt.
Die Fehlerdaten gemäß Fig. 2D vom logischen Komparator 13 werden dem ODER-Gatter 32 zugeführt, dessen anderer Eingang mit den in Fig. 5c dargestellten Ausgabedaten des Fehlerbit­ speichers 30 gespeist wird. Das ODER-Gatter 32 führt die ODER-Ver­ knüpfung der Fehlerdaten gemäß Fig. 2D und der Ausgabedaten gemäß Fig. 2C aus und erzeugt Eingabedaten, die in dem Fehler­ bitspeicher 30 zu speichern sind. Durch das Schreibfreigabesi­ gnal /WE, das durch die Schreibfreigabesteuerung 24 gemäß Fig. 1 erzeugt wird, werden die Eingabedaten vom ODER-Gatter 32 im Fehlerbitspeicher 30 unter der durch die Adressendaten gemäß Fig. 2B definierten Adresse gespeichert. Wie aus dem vorste­ henden Arbeitsablauf ersichtlich, werden die Fehlerdaten im Fehlerbitspeicher 30 durch die neuen Fehlerdaten aktualisiert.
Wenn der Datenwert gemäß Fig. 2C vom Fehlerbitspeicher 30 gleich "1" ist, dann wird am Ausgang des UND-Gatters 40 nicht das Fehlersignal vom logischen Komparator 13 für den Fehlerzähler 23 bereitgestellt, wie in Fig. 2E gezeigt, da die Fehlerdaten bereits im Speicher 30 gespeichert sind. Wenn der Ausgabewert vom Fehlerbitspeicher 30 gleich "0" ist, dann sind folglich keine Fehlerdaten unter der Adresse gespeichert, und das Fehlersignal von Fig. 2D wird am Ausgang des UND-Gatters 40 bereitgestellt, wie in Fig. 2F gezeigt, und vom Fehlerzäh­ ler 23 gezählt, wie in Fig. 2G dargestellt.
Vorstehend wurde erläutert, daß der Fehlerzähler 23 dazu dient, die Gesamtfehlerzahl zu ermitteln. Der Fehlerzäh­ ler wird außerdem zum Zählen der vorgegebenen Fehlerzahl ver­ wendet. Wenn z. B. die Fehlerzahl in dem zu prüfenden Speicher eine bestimmte Zahl "n" erreicht, kann das Halbleiterspeicher­ prüfsystem entscheiden, daß der zu prüfende Speicher nicht mehr reparierbar ist. Bei der vorliegenden Erfindung ist es auch möglich, zwei oder mehrere Fehlerzähler einzubauen, bei­ spielsweise für jeden Fehlerbitspeicher 30.
Wie vorstehend beschrieben, kann gemäß der vorliegenden Erfindung die Fehleranalyseeinrichtung mit hoher Geschwindig­ keit und Genauigkeit die Zahl der Fehler in einem zu prüfenden Speicher zählen, die während der Prüfung des Speichers durch ein Halbleiterspeicherprüfsystem erfaßt werden. Der Grund da­ für ist, daß das Fehlersignal nur dann vom Fehlerzähler ge­ zählt wird, wenn die Fehlerdaten unter der betreffenden Adresse des Fehlerbitspeichers nicht aufgefunden worden sind. Im Ergebnis wird auch dann, wenn während der Speicherprüfung mehrmals auf die gleiche Adresse des zu prüfenden Speichers zugegriffen wird und folglich die Fehlersignale bei jedem Zu­ griff auf die fehlerhafte Adresse des zu prüfenden Speichers erzeugt werden, durch die Fehleranalyseeinrichtung für diese Adresse nur ein Fehler erkannt und gezählt.

Claims (6)

1. Fehleranalyseeinrichtung zur Verwendung in einem Halbleiterspeicherprüfsystem für die Analyse von Fehlerinfor­ mationen eines zu prüfenden Speichers, wobei die Einrichtung aufweist:
einen Fehlerspeicher zum Speichern von Fehlerdaten be­ züglich des zu prüfenden Speichers unter einer durch Adressen­ daten vom Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator in dem Speicherprüfsystem ein Feh­ lersignal erzeugt wird;
eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten de­ finierten Adresse gespeichert sind;
eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;
eine UND-Schaltung, die mit dem Fehlersignal vom logi­ schen Komparator und mit den Daten gespeist wird, die im Feh­ lerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Feh­ lerdaten unter der Adresse noch nicht gespeichert sind; und
einen Fehlerzähler zum Zählen der Anzahl der Fehlersi­ gnale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
2. Fehleranalyseeinrichtung nach Anspruch 1, die ferner aufweist:
einen Adressenwähler zur Wahl entweder von Adressen­ daten, die während der Prüfung gleichzeitig für den zu prüfen­ den Speicher bereitgestellt werden, oder von nach der Prüfung bereitgestellten Adressendaten, wobei der Adressenwähler die gewählten Adressendaten dem Fehlerspeicher zuführt; und
einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
3. Fehleranalyseeinrichtung nach Anspruch 1, wobei der Fehlerspeicher von mehreren Fehlerbitspeichern zum parallelen Empfang mehrerer Eingabedatenbits gebildet wird, und wobei die ODER-Schaltung bzw. die UND-Schaltung von mehreren, den mehre­ ren Fehlerbitspeichern entsprechenden ODER-Gattern bzw. UND-Gat­ tern gebildet werden.
4. Fehleranalyseeinrichtung zur Analyse von Fehlerin­ formationen eine zu prüfenden Speichers, welche aufweist:
einen Mustergenerator zum Erzeugen von Adressendaten, die dem zu prüfenden Speicher zuzuführen sind, von Prüfdaten, die in den zu prüfenden Speicher einzugeben sind, und von er­ warteten Daten, die mit einem Ausgangssignal von dem zu prü­ fenden Speicher zu vergleichen sind;
einen logischen Komparator für den Vergleich des Aus­ gangssignals von dem zu prüfenden Speicher mit den erwarteten Daten und zum Erzeugen eines Fehlersignals, wenn das Ausgangs­ signal und die erwarteten Daten nicht miteinander übereinstim­ men;
einen Fehlerspeicher zum Speichern von Fehlerdaten be­ züglich des zu prüfenden Speichers unter einer durch Adressen­ daten vom Mustergenerator definierten Adresse, wenn durch den logischen Komparator das Fehlersignal erzeugt wird;
eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal und Daten, die im Fehlerspeicher un­ ter einer durch die Adressendaten definierten Adresse gespei­ chert sind;
eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;
eine UND-Schaltung, die mit dem Fehlersignal vom logi­ schen Komparator und mit den Daten gespeist wird, die im Feh­ lerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten unter der Adresse noch nicht gespeichert sind; und
einen Fehlerzähler zum Zählen der Anzahl der Fehlersi­ gnale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
5. Fehleranalyseeinrichtung nach Anspruch 4, die ferner aufweist:
einen Adressenwähler zur selektiven Zuführung entweder von durch den Mustergenerator erzeugten Adressendaten während der Prüfung des Speichers oder von Adressendaten, die über den Systembus eines Halbleiterspeicherprüfsystems nach der Prüfung bereitgestellt werden; und
einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
6. Fehleranalyseeinrichtung nach Anspruch 4 oder 5, wo­ bei der Fehlerspeicher von mehreren Fehlerbitspeichern zum parallelen Empfang mehrerer Fehlersignalbits vom logischen Komparator gebildet wird, und wobei die ODER-Schaltung bzw. die UND-Schaltung von mehreren, den mehreren Fehlerbitspei­ chern entsprechenden ODER-Gattern bzw. UND-Gattern gebildet werden.
DE19633915A 1995-08-22 1996-08-22 Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem Withdrawn DE19633915A1 (de)

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