KR970012791A - 반도체 메모리 시험 장치의 페일 해석 장치 - Google Patents

반도체 메모리 시험 장치의 페일 해석 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 시험 장치에 있어서 메모리 시험중에 페일수를 계수(計數) 가능한 페일 해석 장치를 실현한다. 이것을 위해 논리 비교기(13)로부터의 페일 신호를 수신하며 페일 비트 메모리의 보존 데이타를 독출하고 페일 비트 메모리의 보존 데이타가 "0"이고 또한 페일 신호(fai10~fai1N)가 "1"인 경우에만 페일 계수 신호를 출력하는 AND 게이트(41a~40n)를 설치하여 이 출력 신호를 페일수로서 계수하는 수단을 설치한다.

Description

반도체 메모리 시험 장치의 페일 해석 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 페일 메모리의 블록도.

Claims (6)

  1. 논리 비교기(13)로부터의 페일 신호를 수신하여 페일 비트 메모리에 상기 페일 신호를 격납하는 반도체 메모리 시험 장치의 페일 해석 장치에 있어서, 논리 비교기(13)로부터의 페일 신호를 수신하며 패턴 발생기(11)로부터의 어드레스 신호로 페일 비트 메모리의 보존 데이타를 독출하고 페일 비트 메모리의 독출 데이타가 0이고 페일 신호가 1인 경우에만 페일 계수 신호를 출력하는 AND 게이트와; AND 게이트의 단일 또는 복수의 출력 신호를 가산 계수하는 페일 가산 수단을 설치하며; 피시험 메모리 디바이스의 시험 결과의 페일 격납과 병행하여 페일수를 계수하는 것을 특징으로 하는 반도체 메모리 시험 장치의 페일 해석 장치.
  2. 논리 비교기(13)로부터의 페일 신호를 수신하여 페일 비트 메모리에 페일 신호를 격납하는 반도체 메모리 시험 장치의 페일 해석 장치에 있어서, 논리 비교기(13)로부터의 페일 신호를 수신하며 패턴 발생기(11)로부터의 어드레스 신호로 페일 비트 메모리의 보존 데이타를 독출하고 페일 비트 메모리의 독출 데이타가 0이고 페일 신호가 1인 경우에만 페일 계수 신호를 출력하는 AND 게이트와; AND 게이트의 출력 신호 또는 페일 비트 메모리의 판독 데이타를 선택하여 출력하는 페일 선택 수단과; 상기 페일 선택 수단으로부터의 단일 또는 복수의 페일 신호를 가산 계수하는 페일 가산 수단을 설치하며; 피시험 메모리 디바이스의 시험 결과의 페일 격납과 병행하여 페일수를 계수하는 것을 특징으로 하는 반도체 메모리 시험 장치의 페일 해석 장치.
  3. 제1항에 있어서, 상기 페일 가산 수단은 복수의 n비트에 대응하여 n개의 페일 계수 수단을 설치하여 개별로 계수하는 것을 특징으로 하는 반도체 메모리 시험장치의 페일 해석 장치.
  4. 제1항에 있어서, 상기 페일 가산 수단은 복수의 n비트 페일 신호를 수신하여 부호화하고 누적 가산하여 페일수의 계수를 행하는 1개의 페일 계수 수단을 설치하여 개별로 계수하는 것을 특징으로 하는 반도체 메모리 시험 장치의 페일 해석 장치.
  5. 제2항에 있어서, 상기 페일 가산 수단은 복수의 n비트에 대응하는 n개의 페일 계수 수단을 설치하여 개별로 계수하는 것을 특징으로 하는 반도체 메모리 시험 장치의 페일 해석 장치.
  6. 제2항에 있어서, 상기 페일 가산 수단은 복수의 n비트 페일 신호를 수신하여 부호화하고 누적 가산하여 페일수의 계수를 행하는 1개의 페일 계수 수단을 설치하여 개별로 개수하는 것을 특징으로 하는 반도체 메모리 시험 장치의 페일 해석 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960034165A 1995-08-22 1996-08-19 반도체 메모리 시험 장치의 페일 해석 장치 KR100238931B1 (ko)

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