JP4111955B2 - 半導体装置の試験装置 - Google Patents
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Description
本発明は半導体装置の試験装置に関し、特に複数の半導体装置の試験を同時に試験する半導体装置の試験装置に関する。
現在、半導体装置は、ＡＳＩＣなどによりユーザの要求仕様に応じて設計、製造されることが多くなってきた。このような半導体装置は、設計、製造側ももちろん、納入側においても受け入れ検査などの試験が実施されることがある。
半導体装置は一般に大量生産される。そのため、半導体装置の試験効率を向上させるため、１台で複数個の半導体装置を同時試験する試験装置がある（例えば、特許文献１参照。）。このような、半導体装置の試験装置は、主に半導体装置の設計、製造側が不良解析に用いるものであり、どの部分が不良であるかを解析するための装置である。
しかし、納入側では、半導体装置の良否を判別することができればよく、高機能な試験機能は不要である。そのため、簡単な構成で半導体装置を同時試験することができる半導体装置の試験装置が望まれていた。
特開平１１−６４４５４号公報（第４頁、第１図、第２図）
半導体装置は一般に大量生産される。そのため、半導体装置の試験効率を向上させるため、１台で複数個の半導体装置を同時試験する試験装置がある（例えば、特許文献１参照。）。このような、半導体装置の試験装置は、主に半導体装置の設計、製造側が不良解析に用いるものであり、どの部分が不良であるかを解析するための装置である。
しかし、納入側では、半導体装置の良否を判別することができればよく、高機能な試験機能は不要である。そのため、簡単な構成で半導体装置を同時試験することができる半導体装置の試験装置が望まれていた。
本発明はこのような点に鑑みてなされたものであり、簡単な構成で半導体装置を同時試験することができる半導体装置の試験装置を提供することを目的とする。
本発明では上記課題を解決するために、図１に示すような、複数の半導体装置を同時に試験する半導体装置の試験装置において、同一の試験信号が入力された複数の被試験半導体装置（ＤＵＴ）１２ａ〜１２ｄから出力される出力信号をラッチするラッチ回路１３ａ〜１３ｄと、ラッチされた出力信号及び試験信号に対して複数の被試験半導体装置１２ａ〜１２ｄが出力すべき信号の期待値をラッチ期間内に順に出力する出力回路と、ラッチされた出力信号と期待値とを比較する比較回路と、出力信号と期待値とが一致しない場合、出力回路から出力される出力信号及び期待値が記憶されるメモリ１８と、メモリ１８に記憶された出力信号及び期待値から複数の被試験半導体装置１２ａ〜１２ｄの良否を判定する判定回路１９と、を有することを特徴とする半導体装置の試験装置が提供される。
このような半導体装置の試験装置によれば、ラッチ回路１３ａ〜１３ｄによって、同一の試験信号が入力された複数の被試験半導体装置１２ａ〜１２ｄから出力される出力信号をラッチし、出力回路によって、ラッチされた出力信号及び期待値をラッチ期間内に順に出力し、比較回路によって、期待値と出力信号とを比較する。そして、出力信号と期待値とが一致しなかった場合、メモリ１８によって、出力回路から出力される出力信号及び期待値が記憶され、判定回路１９によって、メモリ１８に記憶された出力信号及び期待値から被試験半導体装置１２ａ〜１２ｄの良否を判定するので、構成が簡単となる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
本発明では上記課題を解決するために、図１に示すような、複数の半導体装置を同時に試験する半導体装置の試験装置において、同一の試験信号が入力された複数の被試験半導体装置（ＤＵＴ）１２ａ〜１２ｄから出力される出力信号をラッチするラッチ回路１３ａ〜１３ｄと、ラッチされた出力信号及び試験信号に対して複数の被試験半導体装置１２ａ〜１２ｄが出力すべき信号の期待値をラッチ期間内に順に出力する出力回路と、ラッチされた出力信号と期待値とを比較する比較回路と、出力信号と期待値とが一致しない場合、出力回路から出力される出力信号及び期待値が記憶されるメモリ１８と、メモリ１８に記憶された出力信号及び期待値から複数の被試験半導体装置１２ａ〜１２ｄの良否を判定する判定回路１９と、を有することを特徴とする半導体装置の試験装置が提供される。
このような半導体装置の試験装置によれば、ラッチ回路１３ａ〜１３ｄによって、同一の試験信号が入力された複数の被試験半導体装置１２ａ〜１２ｄから出力される出力信号をラッチし、出力回路によって、ラッチされた出力信号及び期待値をラッチ期間内に順に出力し、比較回路によって、期待値と出力信号とを比較する。そして、出力信号と期待値とが一致しなかった場合、メモリ１８によって、出力回路から出力される出力信号及び期待値が記憶され、判定回路１９によって、メモリ１８に記憶された出力信号及び期待値から被試験半導体装置１２ａ〜１２ｄの良否を判定するので、構成が簡単となる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図１は、本発明の第１の実施の形態に係る半導体装置の試験装置の回路構成図である。
図２は、図１の半導体装置の試験装置のタイミングチャートを示す図である。
図３は、本発明の第２の実施の形態に係る半導体装置の試験装置の回路構成図である。
図４は、図３のウエーハ及び冶具ウエーハの詳細を示した図である。
図５は、本発明の第３の実施の形態に係る半導体装置の試験装置の回路構成図である。
図２は、図１の半導体装置の試験装置のタイミングチャートを示す図である。
図３は、本発明の第２の実施の形態に係る半導体装置の試験装置の回路構成図である。
図４は、図３のウエーハ及び冶具ウエーハの詳細を示した図である。
図５は、本発明の第３の実施の形態に係る半導体装置の試験装置の回路構成図である。
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態に係る半導体装置の試験装置の回路構成図である。図に示すように、半導体装置の試験装置は、試験信号入力端子１１ａ、期待値入力端子１１ｂ、クロック入力端子１１ｃ、被試験半導体装置（ＤＵＴ）１２ａ〜１２ｄ、ラッチ回路１３ａ〜１３ｄ、逓倍回路１４、パラレル−シリアル（Ｐ−Ｓ）変換回路１５、エンコーダ回路１６、アドレスデコーダ１７、メモリ１８、及び判定回路１９を有している。
試験信号入力端子１１ａには、ＤＵＴ１２ａ〜１２ｄの機能試験を行うための試験信号ｔｅｓｔが入力される。機能試験とは、ＤＵＴ１２ａ〜１２ｄにＨ状態及びＬ状態の信号を入力し、その信号がＤＵＴ１２ａ〜１２ｄの有する機能に応じた状態で出力されるか否かを調べる試験である。試験信号入力端子１１ａは、ＤＵＴ１２ａ〜１２ｄの入力と接続されるようになっており、試験信号ｔｅｓｔは、ＤＵＴ１２ａ〜１２ｄに出力される。
期待値入力端子１１ｂには、期待値信号ｅｘｐが入力される。期待値信号ｅｘｐとは、ＤＵＴ１２ａ〜１２ｄに試験信号ｔｅｓｔを入力した場合に、ＤＵＴ１２ａ〜１２ｄが応答して出力すべき信号である。期待値入力端子１１ｂに入力された期待値信号ｅｘｐは、Ｐ−Ｓ変換回路１５、エンコーダ回路１６に出力される。
クロック入力端子１１ｃには、クロックＣＬＫが入力される。クロックＣＬＫは、試験信号ｔｅｓｔ、期待値信号ｅｘｐの同期信号である。クロック入力端子１１ｃに入力されたクロックＣＬＫは、ラッチ回路１３ａ〜１３ｄ、逓倍回路１４に出力される。
ＤＵＴ１２ａ〜１２ｄは、機能試験される半導体装置である。ＤＵＴ１２ａ〜１２ｄは、パッケージ化されており、図示してないが、例えば半導体装置の試験装置が備えるソケットに挿入される。ソケットへの挿入によって、ＤＵＴ１２ａ〜１２ｄの試験信号ｔｅｓｔが入力される入力端子は、試験信号入力端子１１ａと接続される。ＤＵＴ１２ａ〜１２ｄの試験信号ｔｅｓｔに応答する出力信号を出力する出力端子は、ラッチ回路１３ａ〜１３ｄに接続される。
ラッチ回路１３ａ〜１３ｄは、クロックＣＬＫに同期して、ＤＵＴ１２ａ〜１２ｄから出力される出力信号をラッチし、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４をＰ−Ｓ変換回路１５、エンコーダ回路１６に出力する。クロックＣＬＫは、前述したように、試験信号ｔｅｓｔの同期信号である。従って、ラッチ回路１３ａ〜１３ｄは、試験信号ｔｅｓｔの一状態の間、ＤＵＴ１２ａ〜１２ｄが出力した出力信号をラッチする。
逓倍回路１４は、クロックＣＬＫを逓倍し、逓倍クロックｍｕｌＣＬＫを出力する。逓倍回路１４は、試験が行われるＤＵＴの個数に１を加算した数、クロックＣＬＫを逓倍する。図１においては、ＤＵＴ１２ａ〜１２ｄの個数は４である。よって、逓倍回路１４は、クロックＣＬＫを５逓倍した逓倍クロックｍｕｌＣＬＫを出力する。逓倍クロックｍｕｌＣＬＫは、Ｐ−Ｓ変換回路１５、アドレスデコーダ１７に出力される。
Ｐ−Ｓ変換回路１５は、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が並列に同時入力される。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫに同期して、入力された期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を１つの出力ポートから順に出力する。逓倍クロックｍｕｌＣＬＫは、前述したように、試験が行われるＤＵＴの個数に１を加算した数、クロックＣＬＫを逓倍したクロックである。従って、Ｐ−Ｓ変換回路１５は、ラッチ回路１３ａ〜１３ｄがクロックＣＬＫに同期して出力信号をラッチしている期間内に、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順に出力する。Ｐ−Ｓ変換回路１５は、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を変換信号Ｐ−Ｓｏｕｔとして、メモリ１８に出力する。
エンコーダ回路１６は、期待値入力端子１１ｂに入力される期待値信号ｅｘｐ及びラッチ回路１３ａ〜１３ｄから出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が入力される。エンコーダ回路１６は、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４の各々とを比較する。エンコーダ回路１６は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のうち１つでも期待値信号ｅｘｐと一致していなかった場合、その旨を示すライト信号／Ｗをメモリ１８に出力する。
なお、図１においては、エンコーダ回路１６は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のうち１つでも期待値信号ｅｘｐと一致していなかった場合、Ｌ状態のライト信号／Ｗを出力するとする。
アドレスデコーダ１７は、逓倍クロックｍｕｌＣＬＫに同期して、メモリ１８のアドレスをカウントアップしていく。
メモリ１８は、エンコーダ回路１６からのライト信号／Ｗを受けるライトイネーブル端子／ＷＥを有している。メモリ１８は、エンコーダ回路１６から、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が期待値信号ｅｘｐと一致していなかった旨のライト信号／Ｗをライトイネーブル端子／ＷＥに受けると、Ｐ−Ｓ変換回路１５から出力されている変換信号Ｐ−Ｓｏｕｔを記憶する。メモリ１８のアドレスは、アドレスデコーダ１７により、逓倍クロックｍｕｌＣＬＫに同期してカウントアップされているので、Ｐ−Ｓ変換回路１５から順に出力される期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４（変換信号Ｐ−Ｓｏｕｔ）は、１アドレスに１つずつ記憶される。メモリ１８は、全アドレスにおいて、同じ値が初期値として記憶されている。
なお、図１においては、メモリ１８は、ライトイネーブル端子／ＷＥにＬ状態のライト信号／Ｗが入力されると、Ｐ−Ｓ変換回路１５から出力されている変換信号Ｐ−Ｓｏｕｔを記憶する。
判定回路１９は、メモリ１８に記憶されている期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較し、期待値信号ｅｘｐと一致していなかったラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４に対応するＤＵＴ１２ａ〜１２ｄを不良品であると判定する。メモリ１８は、前述したように全アドレスにおいて、同じ値が初期値として記憶されている。そして、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が期待値信号ｅｘｐと異なった場合に、メモリ１８は、アドレスデコーダ１７によってカウントアップされるアドレスに、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が１つずつ記憶される。従って、判定回路１９は、アドレスを参照しながら期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較することにより、どのＤＵＴ１２ａ〜１２ｄが不良品であるかを判定できる。
以下、図１に示す半導体装置の試験装置の動作を、タイミングチャートを用いて説明する。図２は、図１の半導体装置の試験装置のタイミングチャートを示す図である。
図に示すＣＬＫは、クロック入力端子１１ｃに入力されるクロックＣＬＫを示す。ｍｕｌＣＬＫは、逓倍回路１４によって逓倍された逓倍クロックｍｕｌＣＬＫを示す。逓倍クロックｍｕｌＣＬＫに示す数字は、逓倍クロックｍｕｌＣＬＫのクロック数を示す。図１では、逓倍回路１４は、試験を行うＤＵＴの個数４に１を加算した数、クロックＣＬＫを逓倍するので、逓倍クロックｍｕｌＣＬＫは、クロックＣＬＫの５逓倍となっている。ｅｘｐは、期待値入力端子１１ｂに入力される期待値信号ｅｘｐを示している。Ｄｏｕｔ１〜Ｄｏｕｔ４は、ラッチ回路１３ａ〜１３ｄから出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を示している。Ｐ−Ｓｏｕｔは、Ｐ−Ｓ変換回路１５から出力される変換信号Ｐ−Ｓｏｕｔを示している。／Ｗは、エンコーダ回路１６から出力されるライト信号／Ｗを示している。
試験信号入力端子１１ａに入力された試験信号ｔｅｓｔは、ＤＵＴ１２ａ〜１２ｄに入力される。ＤＵＴ１２ａ〜１２ｄは、入力された試験信号ｔｅｓｔに応じて、出力信号を出力する。
ラッチ回路１３ａ〜１３ｄは、図２に示すように、クロックＣＬＫの１周期間、ＤＵＴ１２ａ〜１２ｄから出力される出力信号をラッチし、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を出力する。
ラッチ回路１３ａ〜１３ｄから出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は、Ｐ−Ｓ変換回路１５、エンコーダ回路１６に出力される。Ｐ−Ｓ変換回路１５、エンコーダ回路１６には、期待値入力端子１１ｂに入力された期待値信号ｅｘｐも入力されている。
Ｐ−Ｓ変換回路１５は、逓倍回路１４から出力される逓倍クロックｍｕｌＣＬＫに同期して、入力されている期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順に出力する。図２において、Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの１クロック目に期待値信号ｅｘｐを変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの２クロック目にラッチ信号Ｄｏｕｔ１を変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの３クロック目にラッチ信号Ｄｏｕｔ２を変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの４クロック目にラッチ信号Ｄｏｕｔ３を変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの５クロック目にラッチ信号Ｄｏｕｔ４を変換信号Ｐ−Ｓｏｕｔとして出力している。以下同様にして、Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫに同期して、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順に、変換信号Ｐ−Ｓｏｕｔとして出力する。
エンコーダ回路１６は、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４の各々とを比較する。エンコーダ回路１６は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のうち１つでも期待値信号ｅｘｐと一致していなかった場合、Ｌ状態のライト信号／Ｗをメモリ１８に出力する。図２において、逓倍クロックｍｕｌＣＬＫの１〜５クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は一致しているので、ライト信号／ＷはＨ状態となっている。逓倍クロックｍｕｌＣＬＫの６〜１０クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ４は一致していないので、ライト信号／ＷはＬ状態となっている。逓倍クロックｍｕｌＣＬＫの１１〜１５クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ３は一致していないので、ライト信号／ＷはＬ状態となっている。逓倍クロックｍｕｌＣＬＫの１６〜２０クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は一致しているので、ライト信号／ＷはＨ状態となっている。
メモリ１８は、エンコーダ回路１６からＬ状態のライト信号／Ｗを受けると、Ｐ−Ｓ変換回路１５から出力されている変換信号Ｐ−Ｓｏｕｔ（期待値信号ｅｘｐ、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４）を記憶する。すなわち、メモリ１８は、ＤＵＴ１２ａ〜１２ｄが期待値信号ｅｘｐと異なる出力信号を出力したときのみ、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が記憶される。メモリ１８のアドレスは、アドレスデコーダ１７により逓倍クロックｍｕｌＣＬＫに同期してカウントアップされているので、１アドレスに期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のそれぞれが記憶される。
判定回路１９は、メモリ１８に記憶されている期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較し、ＤＵＴ１２ａ〜１２ｄが不良品であるか否かを判定する。例えば、図２では、逓倍クロックｍｕｌＣＬＫの６〜１０クロック間においては、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ４は一致していないので、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は、メモリ１８に記憶されている。判定回路１９は、メモリ１８に記憶された期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較し、ラッチ信号Ｄｏｕｔ４に対応する出力信号を出力したＤＵＴ１２ｄを不良品として判定する。同様にして、判定回路１９は、逓倍クロックｍｕｌＣＬＫの１１〜１５クロック間で、期待値信号ｅｘｐと異なった出力信号（ラッチ信号Ｄｏｕｔ３）を出力しているＤＵＴ１２ｃを不良品として判定する。
このように、ラッチ回路１３ａ〜１３ｄによって、ＤＵＴ１２ａ〜１２ｄから出力される出力信号をラッチし、Ｐ−Ｓ変換回路１５によって、ラッチ回路１３ａ〜１３ｄがラッチ出力するラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４及び期待値信号ｅｘｐを順に出力し（変換信号Ｐ−Ｓｏｕｔ）、エンコーダ回路１６によって、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４と期待値信号ｅｘｐを比較する。そして、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４と期待値信号ｅｘｐが一致しなかったとき、メモリ１８によって、Ｐ−Ｓ変換回路１５から出力される変換信号Ｐ−Ｓｏｕｔが記憶され、判定回路１９によって、メモリ１８に記憶されたラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４及び期待値信号ｅｘｐからＤＵＴ１２ａ〜１２ｄの良否を判定するようにした。よって、簡単な構成で複数のＤＵＴ１２ａ〜１２ｄを同時試験することができる。
また、半導体装置の試験装置を簡単な構成にすることにより、半導体装置の試験装置のコストが低減され、半導体装置の試験コスト低減につながる。
なお、図２において、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は、１ビットの信号であるが、多ビットの信号であってもよい。この場合、Ｐ−Ｓ変換回路１５は、多ビットのラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を１つずつ順にパラレルに出力する。メモリ１８は、１アドレスに多ビットのラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が１つずつ記憶される。
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態に係る半導体装置の試験装置の回路構成図である。第２の実施の形態では、ウエーハ上に形成された半導体装置の不良品を判定する。図３において、図１と同じものには同じ符号を付し、その説明を省略する。
図３にはウエーハ２１、冶具ウエーハ２２が示してある。ウエーハ２１には、試験される半導体装置（ＤＵＴ）が形成されている。冶具ウエーハ２２は、ウエーハ２１に重ね合わされることによって、ＤＵＴの入力端子、出力端子に接触する端子を有している。冶具ウエーハ２２のＤＵＴの入力端子と接触する端子は、試験信号入力端子１１ａと接続され、ＤＵＴの出力端子と接触する端子は、ラッチ回路１３ａ〜１３ｄの各々と接続される。図４は、図３のウエーハ及び冶具ウエーハの詳細を示した図である。
図に示すように、ウエーハ２１には、ＤＵＴ２１ａ〜２１ｄが形成されている。ＤＵＴ２１ａ〜２１ｄは、試験信号ｔｅｓｔが入力される入力端子２１ａａ，２１ｂａ，２１ｃａ，２１ｄａを有している。また、ＤＵＴ２１ａ〜２１ｄは、試験信号ｔｅｓｔに応答した出力信号を出力する出力端子２１ａｂ，２１ｂｂ，２１ｃｂ，２１ｄｂを有している。
冶具ウエーハ２２は、ウエーハ２１に重ね合わされることにより、ＤＵＴ２１ａ〜２１ｄの入力端子２１ａａ〜２１ｄａと接触する試験入力端子２２ａ〜２２ｄを有している。また、冶具ウエーハ２２は、ウエーハ２１に重ね合わされることにより、ＤＵＴ２１ａ〜２１ｄの出力端子２１ａｂ〜２１ｄｂと接触する試験出力端子２２ａａ〜２２ｄａを有している。
冶具ウエーハ２２の試験入力端子２２ａ〜２２ｄは、各々と短絡されている。従って、例えば、図３の試験信号入力端子１１ａと接続されたプローブを、試験入力端子２２ａ〜２１ｄのどれかに接続することにより、試験入力端子２２ａ〜２１ｄのすべてに試験信号ｔｅｓｔが入力される。
また、例えば、図３のラッチ回路１３ａ〜１３ｄの入力と接続されたプローブを、試験出力端子２２ａａ〜２２ｄａのそれぞれに接続することにより、ＤＵＴ２１ａ〜２１ｄの出力信号をラッチ回路１３ａ〜１３ｄに出力することができる。
このように、冶具ウエーハ２２をウエーハ２１に重ね合わせることにより、ＤＵＴ２１ａ〜２１ｄの入力端子２１ａａ〜２１ｄａと冶具ウエーハ２２の短絡された試験入力端子２２ａ〜２２ｄを接触させる。ＤＵＴ２１ａ〜２１ｄの出力端子２１ａｂ〜２１ｄｂと冶具ウエーハ２２の試験出力端子２２ａａ〜２２ｄａを接触させる。そして、試験信号入力端子１１ａと冶具ウエーハ２２の試験入力端子２２ａ〜２２ｄのいずれかを接続して試験信号ｔｅｓｔを入力し、ラッチ回路１３ａ〜１３ｄの入力と冶具ウエーハ２２の試験出力端子２２ａａ〜２２ｄａａの各々を接続して、ＤＵＴ２１ａ〜２１ｄの出力信号をラッチ回路１３ａ〜１３ｄに出力させるようにした。これにより、容易に試験信号ｔｅｓｔをウエーハ２１に形成されたＤＵＴ２１ａ〜２１ｄに入力することができ、ＤＵＴ２１ａ〜２１ｄから出力される出力信号をラッチ回路１３ａ〜１３ｄに出力することができる。また、ウエーハ２１の損傷を防止できる。
なお、上記では、冶具ウエーハ２２にプローブを接続することにより、冶具ウエーハ２２と、試験信号入力端子１１ａ及びラッチ回路１３ａ〜１３ｄとが接続されるよう説明したが、冶具ウエーハ２２と、試験信号入力端子１１ａ及びラッチ回路１３ａ〜１３ｄは、リード線で接続固定されていてもよい。
次に、本発明の第３の実施の形態について説明する。図５は、本発明の第３の実施の形態に係る半導体装置の試験装置の回路構成図である。第３の実施の形態では、予め良品として判定された半導体装置に、被試験半導体装置と同じ試験信号ｔｅｓｔを入力する。そして、良品の半導体装置から出力される出力信号を期待値信号ｅｘｐとして用いる。図５において、図１と同じものには同じ符号を付し、その説明を省略する。
図５に示す半導体装置の試験装置は、図１の期待値入力端子１１ｂの替わりに、良品と判定されたＳＭＰＤＵＴ３１、ＳＭＰＤＵＴ３１から出力される出力信号をラッチするラッチ回路３２を有している。
ＳＭＰＤＵＴ３１の入力は、試験信号入力端子１１ａと接続され、ＤＵＴ１２ａ〜１２ｄと同じ試験信号ｔｅｓｔが入力される。ＳＭＰＤＵＴ３１は、良品の半導体装置なので、ＳＭＰＤＵＴ３１が出力する出力信号は、ＤＵＴ１２ａ〜１２ｄが試験信号ｔｅｓｔに応答して出力すべき信号の期待値となる。
ラッチ回路３２は、クロック入力端子１１ｃに入力されるクロックＣＬＫに同期して、ＳＭＰＤＵＴ３１から出力される出力信号をラッチする。ラッチ回路３２から出力される信号は、期待値信号ｅｘｐとして、Ｐ−Ｓ変換回路１５、エンコーダ回路１６に出力される。
Ｐ−Ｓ変換回路１５は、図１で説明したのと同様にして、ラッチ回路３２から出力される期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順にメモリ１８に出力する。
エンコーダ回路１６は、図１で説明したのと同様にして、ラッチ回路３２から出力される期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４の各々とを比較し、比較結果をメモリ１８に出力する。
このように、試験されるＤＵＴ１２ａ〜１２ｄと同様に、予め良品と判定されたＳＭＰＤＵＴ３１に試験信号ｔｅｓｔを入力し、ＳＭＰＤＵＴ３１から出力される出力信号を期待値信号ｅｘｐとするようにした。これによっても、簡単な構成でＤＵＴ１２ａ〜１２ｄを同時試験することができる。
以上説明したように本発明では、ラッチ回路によって、同一の試験信号が入力された複数の被試験半導体装置から出力される出力信号をラッチし、出力回路によって、ラッチされた出力信号及び期待値をラッチ期間内に順に出力し、比較回路によって、期待値と出力信号とを比較する。そして、出力信号と期待値とが一致しなかった場合、メモリによって、出力回路から出力される出力信号及び期待値が記憶され、判定回路によって、メモリに記憶された出力信号及び期待値から被試験半導体装置の良否を判定するようにした。よって、簡単な構成で複数の半導体装置を同時試験することができる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
試験信号入力端子１１ａには、ＤＵＴ１２ａ〜１２ｄの機能試験を行うための試験信号ｔｅｓｔが入力される。機能試験とは、ＤＵＴ１２ａ〜１２ｄにＨ状態及びＬ状態の信号を入力し、その信号がＤＵＴ１２ａ〜１２ｄの有する機能に応じた状態で出力されるか否かを調べる試験である。試験信号入力端子１１ａは、ＤＵＴ１２ａ〜１２ｄの入力と接続されるようになっており、試験信号ｔｅｓｔは、ＤＵＴ１２ａ〜１２ｄに出力される。
期待値入力端子１１ｂには、期待値信号ｅｘｐが入力される。期待値信号ｅｘｐとは、ＤＵＴ１２ａ〜１２ｄに試験信号ｔｅｓｔを入力した場合に、ＤＵＴ１２ａ〜１２ｄが応答して出力すべき信号である。期待値入力端子１１ｂに入力された期待値信号ｅｘｐは、Ｐ−Ｓ変換回路１５、エンコーダ回路１６に出力される。
クロック入力端子１１ｃには、クロックＣＬＫが入力される。クロックＣＬＫは、試験信号ｔｅｓｔ、期待値信号ｅｘｐの同期信号である。クロック入力端子１１ｃに入力されたクロックＣＬＫは、ラッチ回路１３ａ〜１３ｄ、逓倍回路１４に出力される。
ＤＵＴ１２ａ〜１２ｄは、機能試験される半導体装置である。ＤＵＴ１２ａ〜１２ｄは、パッケージ化されており、図示してないが、例えば半導体装置の試験装置が備えるソケットに挿入される。ソケットへの挿入によって、ＤＵＴ１２ａ〜１２ｄの試験信号ｔｅｓｔが入力される入力端子は、試験信号入力端子１１ａと接続される。ＤＵＴ１２ａ〜１２ｄの試験信号ｔｅｓｔに応答する出力信号を出力する出力端子は、ラッチ回路１３ａ〜１３ｄに接続される。
ラッチ回路１３ａ〜１３ｄは、クロックＣＬＫに同期して、ＤＵＴ１２ａ〜１２ｄから出力される出力信号をラッチし、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４をＰ−Ｓ変換回路１５、エンコーダ回路１６に出力する。クロックＣＬＫは、前述したように、試験信号ｔｅｓｔの同期信号である。従って、ラッチ回路１３ａ〜１３ｄは、試験信号ｔｅｓｔの一状態の間、ＤＵＴ１２ａ〜１２ｄが出力した出力信号をラッチする。
逓倍回路１４は、クロックＣＬＫを逓倍し、逓倍クロックｍｕｌＣＬＫを出力する。逓倍回路１４は、試験が行われるＤＵＴの個数に１を加算した数、クロックＣＬＫを逓倍する。図１においては、ＤＵＴ１２ａ〜１２ｄの個数は４である。よって、逓倍回路１４は、クロックＣＬＫを５逓倍した逓倍クロックｍｕｌＣＬＫを出力する。逓倍クロックｍｕｌＣＬＫは、Ｐ−Ｓ変換回路１５、アドレスデコーダ１７に出力される。
Ｐ−Ｓ変換回路１５は、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が並列に同時入力される。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫに同期して、入力された期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を１つの出力ポートから順に出力する。逓倍クロックｍｕｌＣＬＫは、前述したように、試験が行われるＤＵＴの個数に１を加算した数、クロックＣＬＫを逓倍したクロックである。従って、Ｐ−Ｓ変換回路１５は、ラッチ回路１３ａ〜１３ｄがクロックＣＬＫに同期して出力信号をラッチしている期間内に、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順に出力する。Ｐ−Ｓ変換回路１５は、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を変換信号Ｐ−Ｓｏｕｔとして、メモリ１８に出力する。
エンコーダ回路１６は、期待値入力端子１１ｂに入力される期待値信号ｅｘｐ及びラッチ回路１３ａ〜１３ｄから出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が入力される。エンコーダ回路１６は、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４の各々とを比較する。エンコーダ回路１６は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のうち１つでも期待値信号ｅｘｐと一致していなかった場合、その旨を示すライト信号／Ｗをメモリ１８に出力する。
なお、図１においては、エンコーダ回路１６は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のうち１つでも期待値信号ｅｘｐと一致していなかった場合、Ｌ状態のライト信号／Ｗを出力するとする。
アドレスデコーダ１７は、逓倍クロックｍｕｌＣＬＫに同期して、メモリ１８のアドレスをカウントアップしていく。
メモリ１８は、エンコーダ回路１６からのライト信号／Ｗを受けるライトイネーブル端子／ＷＥを有している。メモリ１８は、エンコーダ回路１６から、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が期待値信号ｅｘｐと一致していなかった旨のライト信号／Ｗをライトイネーブル端子／ＷＥに受けると、Ｐ−Ｓ変換回路１５から出力されている変換信号Ｐ−Ｓｏｕｔを記憶する。メモリ１８のアドレスは、アドレスデコーダ１７により、逓倍クロックｍｕｌＣＬＫに同期してカウントアップされているので、Ｐ−Ｓ変換回路１５から順に出力される期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４（変換信号Ｐ−Ｓｏｕｔ）は、１アドレスに１つずつ記憶される。メモリ１８は、全アドレスにおいて、同じ値が初期値として記憶されている。
なお、図１においては、メモリ１８は、ライトイネーブル端子／ＷＥにＬ状態のライト信号／Ｗが入力されると、Ｐ−Ｓ変換回路１５から出力されている変換信号Ｐ−Ｓｏｕｔを記憶する。
判定回路１９は、メモリ１８に記憶されている期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較し、期待値信号ｅｘｐと一致していなかったラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４に対応するＤＵＴ１２ａ〜１２ｄを不良品であると判定する。メモリ１８は、前述したように全アドレスにおいて、同じ値が初期値として記憶されている。そして、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が期待値信号ｅｘｐと異なった場合に、メモリ１８は、アドレスデコーダ１７によってカウントアップされるアドレスに、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が１つずつ記憶される。従って、判定回路１９は、アドレスを参照しながら期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較することにより、どのＤＵＴ１２ａ〜１２ｄが不良品であるかを判定できる。
以下、図１に示す半導体装置の試験装置の動作を、タイミングチャートを用いて説明する。図２は、図１の半導体装置の試験装置のタイミングチャートを示す図である。
図に示すＣＬＫは、クロック入力端子１１ｃに入力されるクロックＣＬＫを示す。ｍｕｌＣＬＫは、逓倍回路１４によって逓倍された逓倍クロックｍｕｌＣＬＫを示す。逓倍クロックｍｕｌＣＬＫに示す数字は、逓倍クロックｍｕｌＣＬＫのクロック数を示す。図１では、逓倍回路１４は、試験を行うＤＵＴの個数４に１を加算した数、クロックＣＬＫを逓倍するので、逓倍クロックｍｕｌＣＬＫは、クロックＣＬＫの５逓倍となっている。ｅｘｐは、期待値入力端子１１ｂに入力される期待値信号ｅｘｐを示している。Ｄｏｕｔ１〜Ｄｏｕｔ４は、ラッチ回路１３ａ〜１３ｄから出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を示している。Ｐ−Ｓｏｕｔは、Ｐ−Ｓ変換回路１５から出力される変換信号Ｐ−Ｓｏｕｔを示している。／Ｗは、エンコーダ回路１６から出力されるライト信号／Ｗを示している。
試験信号入力端子１１ａに入力された試験信号ｔｅｓｔは、ＤＵＴ１２ａ〜１２ｄに入力される。ＤＵＴ１２ａ〜１２ｄは、入力された試験信号ｔｅｓｔに応じて、出力信号を出力する。
ラッチ回路１３ａ〜１３ｄは、図２に示すように、クロックＣＬＫの１周期間、ＤＵＴ１２ａ〜１２ｄから出力される出力信号をラッチし、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を出力する。
ラッチ回路１３ａ〜１３ｄから出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は、Ｐ−Ｓ変換回路１５、エンコーダ回路１６に出力される。Ｐ−Ｓ変換回路１５、エンコーダ回路１６には、期待値入力端子１１ｂに入力された期待値信号ｅｘｐも入力されている。
Ｐ−Ｓ変換回路１５は、逓倍回路１４から出力される逓倍クロックｍｕｌＣＬＫに同期して、入力されている期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順に出力する。図２において、Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの１クロック目に期待値信号ｅｘｐを変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの２クロック目にラッチ信号Ｄｏｕｔ１を変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの３クロック目にラッチ信号Ｄｏｕｔ２を変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの４クロック目にラッチ信号Ｄｏｕｔ３を変換信号Ｐ−Ｓｏｕｔとして出力している。Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫの５クロック目にラッチ信号Ｄｏｕｔ４を変換信号Ｐ−Ｓｏｕｔとして出力している。以下同様にして、Ｐ−Ｓ変換回路１５は、逓倍クロックｍｕｌＣＬＫに同期して、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順に、変換信号Ｐ−Ｓｏｕｔとして出力する。
エンコーダ回路１６は、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４の各々とを比較する。エンコーダ回路１６は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のうち１つでも期待値信号ｅｘｐと一致していなかった場合、Ｌ状態のライト信号／Ｗをメモリ１８に出力する。図２において、逓倍クロックｍｕｌＣＬＫの１〜５クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は一致しているので、ライト信号／ＷはＨ状態となっている。逓倍クロックｍｕｌＣＬＫの６〜１０クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ４は一致していないので、ライト信号／ＷはＬ状態となっている。逓倍クロックｍｕｌＣＬＫの１１〜１５クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ３は一致していないので、ライト信号／ＷはＬ状態となっている。逓倍クロックｍｕｌＣＬＫの１６〜２０クロック間では、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は一致しているので、ライト信号／ＷはＨ状態となっている。
メモリ１８は、エンコーダ回路１６からＬ状態のライト信号／Ｗを受けると、Ｐ−Ｓ変換回路１５から出力されている変換信号Ｐ−Ｓｏｕｔ（期待値信号ｅｘｐ、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４）を記憶する。すなわち、メモリ１８は、ＤＵＴ１２ａ〜１２ｄが期待値信号ｅｘｐと異なる出力信号を出力したときのみ、期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が記憶される。メモリ１８のアドレスは、アドレスデコーダ１７により逓倍クロックｍｕｌＣＬＫに同期してカウントアップされているので、１アドレスに期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４のそれぞれが記憶される。
判定回路１９は、メモリ１８に記憶されている期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較し、ＤＵＴ１２ａ〜１２ｄが不良品であるか否かを判定する。例えば、図２では、逓倍クロックｍｕｌＣＬＫの６〜１０クロック間においては、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ４は一致していないので、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は、メモリ１８に記憶されている。判定回路１９は、メモリ１８に記憶された期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を比較し、ラッチ信号Ｄｏｕｔ４に対応する出力信号を出力したＤＵＴ１２ｄを不良品として判定する。同様にして、判定回路１９は、逓倍クロックｍｕｌＣＬＫの１１〜１５クロック間で、期待値信号ｅｘｐと異なった出力信号（ラッチ信号Ｄｏｕｔ３）を出力しているＤＵＴ１２ｃを不良品として判定する。
このように、ラッチ回路１３ａ〜１３ｄによって、ＤＵＴ１２ａ〜１２ｄから出力される出力信号をラッチし、Ｐ−Ｓ変換回路１５によって、ラッチ回路１３ａ〜１３ｄがラッチ出力するラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４及び期待値信号ｅｘｐを順に出力し（変換信号Ｐ−Ｓｏｕｔ）、エンコーダ回路１６によって、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４と期待値信号ｅｘｐを比較する。そして、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４と期待値信号ｅｘｐが一致しなかったとき、メモリ１８によって、Ｐ−Ｓ変換回路１５から出力される変換信号Ｐ−Ｓｏｕｔが記憶され、判定回路１９によって、メモリ１８に記憶されたラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４及び期待値信号ｅｘｐからＤＵＴ１２ａ〜１２ｄの良否を判定するようにした。よって、簡単な構成で複数のＤＵＴ１２ａ〜１２ｄを同時試験することができる。
また、半導体装置の試験装置を簡単な構成にすることにより、半導体装置の試験装置のコストが低減され、半導体装置の試験コスト低減につながる。
なお、図２において、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４は、１ビットの信号であるが、多ビットの信号であってもよい。この場合、Ｐ−Ｓ変換回路１５は、多ビットのラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を１つずつ順にパラレルに出力する。メモリ１８は、１アドレスに多ビットのラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４が１つずつ記憶される。
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態に係る半導体装置の試験装置の回路構成図である。第２の実施の形態では、ウエーハ上に形成された半導体装置の不良品を判定する。図３において、図１と同じものには同じ符号を付し、その説明を省略する。
図３にはウエーハ２１、冶具ウエーハ２２が示してある。ウエーハ２１には、試験される半導体装置（ＤＵＴ）が形成されている。冶具ウエーハ２２は、ウエーハ２１に重ね合わされることによって、ＤＵＴの入力端子、出力端子に接触する端子を有している。冶具ウエーハ２２のＤＵＴの入力端子と接触する端子は、試験信号入力端子１１ａと接続され、ＤＵＴの出力端子と接触する端子は、ラッチ回路１３ａ〜１３ｄの各々と接続される。図４は、図３のウエーハ及び冶具ウエーハの詳細を示した図である。
図に示すように、ウエーハ２１には、ＤＵＴ２１ａ〜２１ｄが形成されている。ＤＵＴ２１ａ〜２１ｄは、試験信号ｔｅｓｔが入力される入力端子２１ａａ，２１ｂａ，２１ｃａ，２１ｄａを有している。また、ＤＵＴ２１ａ〜２１ｄは、試験信号ｔｅｓｔに応答した出力信号を出力する出力端子２１ａｂ，２１ｂｂ，２１ｃｂ，２１ｄｂを有している。
冶具ウエーハ２２は、ウエーハ２１に重ね合わされることにより、ＤＵＴ２１ａ〜２１ｄの入力端子２１ａａ〜２１ｄａと接触する試験入力端子２２ａ〜２２ｄを有している。また、冶具ウエーハ２２は、ウエーハ２１に重ね合わされることにより、ＤＵＴ２１ａ〜２１ｄの出力端子２１ａｂ〜２１ｄｂと接触する試験出力端子２２ａａ〜２２ｄａを有している。
冶具ウエーハ２２の試験入力端子２２ａ〜２２ｄは、各々と短絡されている。従って、例えば、図３の試験信号入力端子１１ａと接続されたプローブを、試験入力端子２２ａ〜２１ｄのどれかに接続することにより、試験入力端子２２ａ〜２１ｄのすべてに試験信号ｔｅｓｔが入力される。
また、例えば、図３のラッチ回路１３ａ〜１３ｄの入力と接続されたプローブを、試験出力端子２２ａａ〜２２ｄａのそれぞれに接続することにより、ＤＵＴ２１ａ〜２１ｄの出力信号をラッチ回路１３ａ〜１３ｄに出力することができる。
このように、冶具ウエーハ２２をウエーハ２１に重ね合わせることにより、ＤＵＴ２１ａ〜２１ｄの入力端子２１ａａ〜２１ｄａと冶具ウエーハ２２の短絡された試験入力端子２２ａ〜２２ｄを接触させる。ＤＵＴ２１ａ〜２１ｄの出力端子２１ａｂ〜２１ｄｂと冶具ウエーハ２２の試験出力端子２２ａａ〜２２ｄａを接触させる。そして、試験信号入力端子１１ａと冶具ウエーハ２２の試験入力端子２２ａ〜２２ｄのいずれかを接続して試験信号ｔｅｓｔを入力し、ラッチ回路１３ａ〜１３ｄの入力と冶具ウエーハ２２の試験出力端子２２ａａ〜２２ｄａａの各々を接続して、ＤＵＴ２１ａ〜２１ｄの出力信号をラッチ回路１３ａ〜１３ｄに出力させるようにした。これにより、容易に試験信号ｔｅｓｔをウエーハ２１に形成されたＤＵＴ２１ａ〜２１ｄに入力することができ、ＤＵＴ２１ａ〜２１ｄから出力される出力信号をラッチ回路１３ａ〜１３ｄに出力することができる。また、ウエーハ２１の損傷を防止できる。
なお、上記では、冶具ウエーハ２２にプローブを接続することにより、冶具ウエーハ２２と、試験信号入力端子１１ａ及びラッチ回路１３ａ〜１３ｄとが接続されるよう説明したが、冶具ウエーハ２２と、試験信号入力端子１１ａ及びラッチ回路１３ａ〜１３ｄは、リード線で接続固定されていてもよい。
次に、本発明の第３の実施の形態について説明する。図５は、本発明の第３の実施の形態に係る半導体装置の試験装置の回路構成図である。第３の実施の形態では、予め良品として判定された半導体装置に、被試験半導体装置と同じ試験信号ｔｅｓｔを入力する。そして、良品の半導体装置から出力される出力信号を期待値信号ｅｘｐとして用いる。図５において、図１と同じものには同じ符号を付し、その説明を省略する。
図５に示す半導体装置の試験装置は、図１の期待値入力端子１１ｂの替わりに、良品と判定されたＳＭＰＤＵＴ３１、ＳＭＰＤＵＴ３１から出力される出力信号をラッチするラッチ回路３２を有している。
ＳＭＰＤＵＴ３１の入力は、試験信号入力端子１１ａと接続され、ＤＵＴ１２ａ〜１２ｄと同じ試験信号ｔｅｓｔが入力される。ＳＭＰＤＵＴ３１は、良品の半導体装置なので、ＳＭＰＤＵＴ３１が出力する出力信号は、ＤＵＴ１２ａ〜１２ｄが試験信号ｔｅｓｔに応答して出力すべき信号の期待値となる。
ラッチ回路３２は、クロック入力端子１１ｃに入力されるクロックＣＬＫに同期して、ＳＭＰＤＵＴ３１から出力される出力信号をラッチする。ラッチ回路３２から出力される信号は、期待値信号ｅｘｐとして、Ｐ−Ｓ変換回路１５、エンコーダ回路１６に出力される。
Ｐ−Ｓ変換回路１５は、図１で説明したのと同様にして、ラッチ回路３２から出力される期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を順にメモリ１８に出力する。
エンコーダ回路１６は、図１で説明したのと同様にして、ラッチ回路３２から出力される期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４の各々とを比較し、比較結果をメモリ１８に出力する。
このように、試験されるＤＵＴ１２ａ〜１２ｄと同様に、予め良品と判定されたＳＭＰＤＵＴ３１に試験信号ｔｅｓｔを入力し、ＳＭＰＤＵＴ３１から出力される出力信号を期待値信号ｅｘｐとするようにした。これによっても、簡単な構成でＤＵＴ１２ａ〜１２ｄを同時試験することができる。
以上説明したように本発明では、ラッチ回路によって、同一の試験信号が入力された複数の被試験半導体装置から出力される出力信号をラッチし、出力回路によって、ラッチされた出力信号及び期待値をラッチ期間内に順に出力し、比較回路によって、期待値と出力信号とを比較する。そして、出力信号と期待値とが一致しなかった場合、メモリによって、出力回路から出力される出力信号及び期待値が記憶され、判定回路によって、メモリに記憶された出力信号及び期待値から被試験半導体装置の良否を判定するようにした。よって、簡単な構成で複数の半導体装置を同時試験することができる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
Claims (8)
- 複数の半導体装置を同時に試験する半導体装置の試験装置において、
同一の試験信号が入力された複数の被試験半導体装置から出力される出力信号をラッチするラッチ回路と、
ラッチされた前記出力信号及び前記試験信号に対して前記複数の被試験半導体装置が出力すべき信号の期待値をラッチ期間内に順に出力する出力回路と、
ラッチされた前記出力信号と前記期待値とを比較する比較回路と、
前記出力信号と前記期待値とが一致しない場合、前記出力回路から出力される前記出力信号及び前記期待値が記憶されるメモリと、
前記メモリに記憶された前記出力信号及び前記期待値から前記複数の被試験半導体装置の良否を判定する判定回路と、
を有することを特徴とする半導体装置の試験装置。 - 前記複数の被試験半導体装置は、ウエーハ上に形成されており、
前記ウエーハに重ね合わされることによって、前記複数の被試験半導体装置の入力端子及び出力端子と接触する、前記試験信号を入力するための試験入力端子及び前記出力信号を前記ラッチ回路に出力するための試験出力端子を有する冶具基板を有することを特徴とする請求項１記載の半導体装置の試験装置。 - 前記試験入力端子は、各々短絡されていることを特徴とする請求の範囲第２項記載の半導体装置の試験装置。
- 前記複数の被試験半導体装置は、良品の半導体装置を含み、
前記比較回路は、前記良品の半導体装置が出力する信号を前記期待値として前記出力信号と比較することを特徴とする請求の範囲第１項記載の半導体装置の試験装置。 - 前記ラッチ回路が同期動作するクロック信号を、前記複数の被試験半導体装置の個数に１加算した数逓倍した逓倍クロックを出力する逓倍回路と、をさらに有し、
前記出力回路は、前記逓倍クロックに同期して、前記出力信号及び前記期待値を順に出力することを特徴とする請求の範囲第１項記載の半導体装置の試験装置。 - 前記逓倍クロックに基づいて、前記メモリのアドレスをカウントアップするアドレスデコーダを有することを特徴とする請求の範囲第５項記載の半導体装置の試験装置。
- 前記判定回路は、前記期待値と前記出力信号とが一致しているか否かを判断することを特徴とする請求の範囲第１項記載の半導体装置の試験装置。
- 前記メモリには、初期値として全アドレスに同じ値が記憶されていることを特徴とする請求の範囲第１項記載の半導体装置の試験装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2003/002445 WO2004079816A1 (ja) | 2003-03-03 | 2003-03-03 | 半導体装置の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004079816A1 JPWO2004079816A1 (ja) | 2006-06-08 |
| JP4111955B2 true JP4111955B2 (ja) | 2008-07-02 |
Family
ID=32948235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004569073A Expired - Fee Related JP4111955B2 (ja) | 2003-03-03 | 2003-03-03 | 半導体装置の試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7526690B2 (ja) |
| JP (1) | JP4111955B2 (ja) |
| CN (1) | CN100345269C (ja) |
| WO (1) | WO2004079816A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512175B1 (ko) * | 2003-03-17 | 2005-09-02 | 삼성전자주식회사 | 출력 신호들을 선택적으로 출력가능한 반도체 집적 회로및 그것의 테스트 방법 |
| US7913002B2 (en) * | 2004-08-20 | 2011-03-22 | Advantest Corporation | Test apparatus, configuration method, and device interface |
| DE112014006642T5 (de) * | 2014-07-28 | 2017-01-19 | Intel Corporation | Halbleitervorrichtungs-Prüfgerät mit Dut-Daten-Streaming |
| CN106205735A (zh) * | 2015-04-29 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 嵌入式芯片测试方法及系统 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862067A (en) * | 1987-06-24 | 1989-08-29 | Schlumberger Technologies, Inc. | Method and apparatus for in-circuit testing of electronic devices |
| JP2919087B2 (ja) * | 1991-01-21 | 1999-07-12 | 富士通株式会社 | 半導体試験装置 |
| JPH04285875A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | ディジタル電子回路モジュールの試験装置 |
| JPH0778499A (ja) * | 1993-09-10 | 1995-03-20 | Advantest Corp | フラッシュメモリ試験装置 |
| JP3547059B2 (ja) * | 1995-06-30 | 2004-07-28 | 株式会社アドバンテスト | 半導体メモリ試験方法およびこの方法を実施する装置 |
| US5621312A (en) * | 1995-07-05 | 1997-04-15 | Altera Corporation | Method and apparatus for checking the integrity of a device tester-handler setup |
| JPH0963300A (ja) * | 1995-08-22 | 1997-03-07 | Advantest Corp | 半導体メモリ試験装置のフェイル解析装置 |
| JPH1164454A (ja) | 1997-08-18 | 1999-03-05 | Advantest Corp | 半導体試験装置用同時測定制御回路 |
| JP2000163989A (ja) * | 1998-11-30 | 2000-06-16 | Advantest Corp | Ｉｃ試験装置 |
| JP4251707B2 (ja) * | 1999-04-02 | 2009-04-08 | 株式会社アドバンテスト | 半導体デバイス試験装置及び試験方法 |
| JP2000314762A (ja) * | 1999-04-30 | 2000-11-14 | Asahi Kasei Microsystems Kk | 半導体試験装置 |
| JP2001236797A (ja) * | 1999-12-17 | 2001-08-31 | Fujitsu Ltd | 自己試験回路及びそれを内蔵するメモリデバイス |
| DE10112560B4 (de) * | 2001-03-15 | 2011-02-17 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Prüfen von Schaltungsmodulen |
| US6961880B2 (en) * | 2001-07-30 | 2005-11-01 | Infineon Technologies Ag | Recording test information to identify memory cell errors |
| US6880117B2 (en) * | 2002-06-14 | 2005-04-12 | Macronix International Co., Ltd. | Memory device test system and method |
-
2003
- 2003-03-03 JP JP2004569073A patent/JP4111955B2/ja not_active Expired - Fee Related
- 2003-03-03 CN CNB038218682A patent/CN100345269C/zh not_active Expired - Fee Related
- 2003-03-03 WO PCT/JP2003/002445 patent/WO2004079816A1/ja active Application Filing
-
2005
- 2005-03-07 US US11/072,237 patent/US7526690B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004079816A1 (ja) | 2004-09-16 |
| CN1682364A (zh) | 2005-10-12 |
| JPWO2004079816A1 (ja) | 2006-06-08 |
| US20050166113A1 (en) | 2005-07-28 |
| US7526690B2 (en) | 2009-04-28 |
| CN100345269C (zh) | 2007-10-24 |
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Legal Events
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
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