JP5757550B2 - 半導体集積回路及びその遅延故障テスト方法 - Google Patents

Description

本発明は、半導体集積回路及びその遅延故障テスト方法に関する。

半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部にトランジスターその他の回路素子を生成させ、電子回路の機能を有するように設計したものであり、パーソナルコンピュータや携帯電話等に用いられ、近年ますますその高機能化及び高集積化が求められている。

一方、半導体集積回路は電子回路としての機能を発揮する必要から、出荷する際の動作検査を欠かすことはできず、通常の動作のための回路に加え、検査用の回路を設けることが通常行われている。

半導体集積回路の動作検査では、いわゆる遅延故障テストを実施することが一般的である。ここで遅延故障テストとは、テスト信号を入力して応答信号を得るまでの時間を計測し、その時間が所定の期間内に納まっているか否かを判定するテストである。

半導体集積回路の遅延故障テストに関する公知の技術として、例えば下記非特許文献に、各フリップフロップに３個のラッチを設け、第一のラッチＬ１にテストベクトルを、二番目のラッチＬ２にテスト応答の参照ベクトルを、三番目のラッチＬ３に、測定に必要のないテスト応答の影響をマスクするためのマスクベクトルを格納させることで、遅延故障テストに要する時間を大幅に削減する技術が開示されている。

Ｋ．Ｎｏｇｕｃｈｉ，Ｋ．Ｎｏｓｅ，Ｔ．Oｎｏ，Ｍ．Ｍｉｚｕｎｏ、"Ａ Ｓｍａｌｌ−ｄｅｌａｙ ｄｅｆｅｃｔ ｄｅｔｅｃｔｉｏｎ ｔｅｃｈｎｉｑｕｅ ｆｏｒ ｄｅｐｅｎｄａｂｌｅ ＬＳＩｓ"、Ｐｒｏｃ． ｏｆ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ、ｐｐ．６４−６５、Ｊｕｎ．２００８

しかしながら、上記非特許文献１に記載の技術では、フリップフロップ毎に３個のラッチを追加しなくてはならず、面積が大きくなってしまうといった課題がある。また、テストベクトルに加えて、テスト応答参照ベクトル、マスクベクトルを作成する必要があるため、テストに必要なデータが大きくなってしまうといった課題がある。

そこで、本発明は上記課題を鑑み、面積の増大を抑え、テストに必要なデータの増大も抑えることが可能なテスト応答解析回路を有する半導体集積回路及びそれを用いた遅延故障テスト方法を提供することを目的とする。

上記課題を解決する本発明の一観点に係る半導体集積回路は、複数のフリップフロップと、複数のフリップフロップのうち少なくとも二以上のフリップフロップに接続される選択回路と、選択回路に接続されるテスト応答解析回路と、を有する。

また、上記課題を解決する本発明の第二の観点に係る半導体集積回路の遅延故障テスト方法は、複数のフリップフロップの内のいずれかにテスト信号を入力し、複数のフリップフロップのいずれかからの出力を選択してテスト応答解析回路に入力し、テスト応答解析回路からの出力を得る。

以上、本発明により、面積の増大を抑え、かつ、テストに必要なデータの増大も抑えることが可能なテスト応答解析回路を有する半導体集積回路及びそれを用いた遅延故障テスト方法を提供することができる。

実施形態に係る半導体集積回路の回路概略図である。 実施形態に係る半導体集積回路の選択回路の一例を示す図である。 実施形態にかかる半導体集積回路のテスト応答解析回路の一例を示す図である。 実施形態に係る半導体集積回路を用いた遅延故障テストのフローを示す図である。

以下、本発明について詳細に説明するが、本発明は多くの異なる形態による実施が可能であり、以下に示す実施の形態の例に狭く限定されるものでないことはいうまでもない。

（回路構成）
図１は、本実施形態に係る半導体集積回路の回路概略図である。図１で示すとおり、本実施形態に係る半導体集積回路１（以下「本集積回路１」という。）は、複数のフリップフロップ２１〜２８と、複数のフリップフロップ２１〜２８の各々に接続される選択回路３と、選択回路３に接続されるテスト応答解析回路４と、を有する。

本実施形態において、フリップフロップ２１〜２８は、入力される信号を記憶することのできるものであり、この機能を有する限りにおいて限定されるわけではないが、例えばマスターラッチとスレイブラッチとの組合せを備えたものであることは好ましい一例であるがこれに限定されない。なお、フリップフロップ２１〜２８は、入力された信号を記憶するとともに、フリップフロップの外に記録した値を出力することができる。また、本実施形態において、複数のフリップフロップ２１〜２８は、別途外部の入力信号を受け付けることができるだけでなく、出力と入力を接続して直列に数珠繋ぎにも接続されている。具体的には、第一のフリップフロップ２１の出力は第二のフリップフロップ２２の入力に接続されており、第二のフリップフロップ２２の出力は第三のフリップフロップ２３の入力に接続されており、第三のフリップフロップ２３の出力は第四のフリップフロップ２４の入力に接続されており、第四のフリップフロップ２４の出力は第五のフリップフロップ２５の入力に接続されており、第五のフリップフロップ２５の出力は第六のフリップフロップ２６の入力に接続されており、第六のフリップフロップ２６の出力は第七のフリップフロップ２７の入力に接続されており、第七のフリップフロップ２７の出力は第八のフリップフロップ２８の入力に接続されている。なお複数のフリップフロップの前段にはセレクタ５１〜５８が配置されており、外部からの信号（スキャン信号ＳｃＩｎ又はＩｎ［１］〜［８］）と前段のフリップフロップからの出力の選択が可能となっている。

また、本実施形態における選択回路３は、複数のフリップフロップ２１〜２８のそれぞれの出力に接続されており、複数のフリップフロップの出力のうちいずれかを選択してテスト応答解析回路部４に出力することができる。選択回路３は、この機能を有する限りにおいて限定されるわけではないが、例えば２つの入力のうちいずれかを選択して出力するセレクタを複数接続させることで実現することができる。この回路構成の一例について図２に示しておく。本図においては、複数のセレクタ３１〜３７を有しており、これらが接続されることで複数のフリップフロップ２１〜２８の出力のうちの一つを選択し、出力することができる。

本実施形態において、テスト応答解析回路４は、選択回路３の出力側配線に接続され、遅延の時間を検出することのできるものである。このようにすることで、フリップフロップ毎に複数の追加ラッチを設けることがないため面積の増大を抑えることが可能となる。

また本実施形態に係るテスト応答解析回路４は、上記の機能を有する限りにおいて限定されるわけではないが、ビットシーケンス信号の作成を行なうことができるものであることが好ましい。ビットシーケンス信号を作成させることで、遅延時間のより詳細な定量化を行うことができるとともにテストに必要なデータの増大を効率的に抑えることができる。具体的には、測定時間を変えてテストを複数行った場合に、この結果を時系列的に並べることで、遅延時間がどの程度であったかを知ることができるようになる。なお、本実施形態においてテスト応答解析回路４がビットシーケンス信号を作成する場合、回路構成はシグネチャレジスタであることが好ましい一例である。このようにすることで出力応答解析に要するデータ量を一般的な場合と比較して半分にすることができるといった効果がある。なお、この回路構成の一例について図３に示しておく。

本図で示す例によると、テスト応答解析回路４は、複数のフリップフロップ４１〜４４と、複数の排他的論理和４５〜４６と、を有して構成されている。選択回路からの出力が排他的論理和４５を介してフリップフロップ４１に入力されており、第一のフリップフロップ４１の出力は第二のフリップフロップ４２の入力に第一の排他的論理和を介して接続されており、第二、第三のフリップフロップ４２、４３の出力はそれそれ、第三、第四のフリップフロップ４３、４４に入力に接続されており、第四のフリップフロップ４４の出力は、排他的論理和４５、４６の入力に帰還される。これにより選択回路から入力される比較的長いテスト応答ビットシーケンスを比較的短い４ビットのテスト応答ビットシーケンスへ圧縮することができ、テスト応答データ量を圧縮することができる。

なお、本実施形態に係るテスト応答解析回路４は、カウンタで構成されていてもよい。カウンタにすることで、ビットシーケンス信号と同様に遅延時間のより詳細な定量化を行うことができる。

以上、本実施形態に係る半導体集積回路は、面積の増大を抑え、かつ、テストに必要なデータの増大も抑えることが可能なテスト応答解析回路を有するものとなる。

なお、本実施形態においては、説明の観点から、フリップフロップの数を８として説明しているが、２以上である限りにおいてこの数は限定されない。また、本実施形態においては、説明の観点から、８個のフリップフロップすべての出力が選択回路３に接続されているが、場合によっては選択回路３に接続されていないフリップフロップが存在していてもよい。また、本実施形態において、複数のフリップフロップ２１〜２８が直列に数珠繋ぎに接続されているが、テストが可能である限りにおいて、接続の数、接続の形態については特に限定されるものではない。また、本実施形態において、選択回路及びこれに接続されるテスト応答回路がひとつの例を示しているが、選択回路を複数設け、テスト応答回路を複数設ける構成とすることも可能である。このようにすることでより高速に解析を行うことができるようになる。

（テスト方法）
ここで、本実施形態に係る半導体集積回路を用いた遅延故障テスト方法（以下「本テスト方法」という。）について説明する。本テスト方法は、（１）複数のフリップフロップの内のいずれかにテスト信号を入力し、（２）複数のフリップフロップのいずれかからの出力を選択してテスト応答解析回路に入力し、（３）テスト応答解析回路からの出力を得ることで、行うことができる。図４に、本テスト方法のフローについて示しておく。

まず、本テスト方法は、複数のフリップフロップの内のいずれかにテスト信号を入力する。これによりテストが開始される。どのフリップフロップにテスト信号を入力するかについては、適宜選択が可能である。

次に、複数のフリップフロップのいずれかからの出力を選択してテスト応答解析回路に入力する。本実施形態において、テスト信号を入力するフリップフロップと、テスト応答解析回路に出力を行うフリップフロップとは、テストを行いたい経路により適宜調整が可能であり、同じであっても異なっていてもよい。

また、フリップフロップへのテスト信号の入力と、テスト応答解析回路への出力は、測定時間を順次異ならせて（増加又は減少させて）複数回行うことが好ましい。限定されるわけではないが例えば、１００ｎｓから１０ｎｓずつ減少させて１０ｎｓになるまで複数回行うことが好ましい。このようにすることで、いつの段階で遅延故障が生じているかといったデータを取得することができるようになる。この場合、上記（１）及び（２）のステップが、複数回繰り返されることとなる。

そして、テスト応答解析回路からの出力を得ることで、遅延故障に関するテストを行うことができる。なお本実施形態において、テスト応答解析回路は、ビットシーケンス信号を作成する構成としておくことは好ましい。具体的には、上記測定時間を異ならせて複数回テスト信号の入力とテスト応答解析回路への出力を繰り返すと、測定回数ごとの結果が０又は１の信号の時系列で表現できることとなる。このビットシーケンス信号を解析することで、どの測定時間においてエラーが発生しているのかが確認でき、遅延時間をより具体的に特定することができるようになる。

以上、本実施形態に係る半導体集積回路の遅延故障テスト方法により、面積の増大を抑え、かつ、テストに必要なデータの増大も抑えることが可能となる。

本発明は、半導体集積回路として産業上の利用可能性がある。

Claims (2)

1. 複数のフリップフロップと、
   前記複数のフリップフロップのうち少なくとも二以上のフリップフロップに接続される選択回路と、
   前記選択回路に接続されるテスト応答解析回路と、を有し、
   前記テスト応答解析回路は、複数の排他的論理和と、前記複数の排他的論理和の間又は後段に配置される複数のフリップフロップと、を有し、測定時間を変えて複数回行ったテストの結果を時系列的に並べるためのビットシーケンス信号の作成を行うシグネチャレジスタを含む半導体集積回路。
2. 複数のフリップフロップの内のいずれかにテスト信号を入力し、
   前記複数のフリップフロップのいずれかからの出力を選択してテスト応答解析回路に入力し、
   前記テスト応答解析回路からの出力を得る半導体集積回路の遅延故障テスト方法であって、
   前記テスト応答解析回路は複数の排他的論理和と、前記複数の排他的論理和の間又は後段に配置される複数のフリップフロップと、を有するシグネチャレジスタを備え、前記選択回路から入力されるテスト応答ビットシーケンス信号を当該応答ビットシーケンス信号よりも短いビットシーケンス信号に圧縮し、前記フリップフロップへのテスト信号の入力と、前記テスト応答解析回路への入力を測定時間を異ならせて複数回行う半導体集積回路の遅延故障テスト方法。