JP2006196546A - ウエハ検査装置及びウエハ検査方法 - Google Patents

Abstract

【課題】
半導体ウエハの検査にかかる測定時間を短縮するウエハ検査装置及びウエハ検査方法を提供すること。
【解決手段】
本発明の一態様にかかるウエハ検査装置２００は、１つのパッケージにマウントする複数の半導体素子１００が隣接して形成されているウエハの検査装置であって、複数の半導体素子１００に対して同時にゲート電圧を印加するゲート電圧端子２０３と、複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子２０２とを有するものである。
【選択図】 図１

Description

本発明は、ウエハ検査装置及びウエハ検査方法に関する。

パワーＭＯＳＦＥＴ、ダイオードなどの個別素子や複合素子のチップを２つ同時にマウントして、２系統の入力信号によって動作する機能を持たせたパッケージを製造する場合がある。この場合、半導体ウエハ上において、隣り合わせに形成された２つのチップを１つのパッケージとして同時にマウントするため、隣り合わせの２つのチップの両方が良品である必要がある。

パワーＭＯＳＦＥＴなどの個別素子は、ドレイン、ゲート、ソースといった端子しかなく、高電圧、大電流で、低抵抗の測定精度を要求されている。このため、電源系、測定系は、１ユニットしかなく、並列測定の検査装置は存在しない。したがって、半導体ウエハ上に形成されたチップの性能は、１つずつ測定を行うことによって検査されていた。

従来、半導体ウエハ上に形成されたチップの検査は、次のようにしてなされていた。図４は、半導体ウエハ上に形成されたパワーＭＯＳＦＥＴ１０の性能検査を説明する概略図である。ここでは説明の簡略化のため、半導体ウエハ上にパワーＭＯＳＦＥＴ１０が、第１のチップ、第２のチップ、第３のチップ、第４のチップと４個並列に形成されている場合について図示している。各パワーＭＯＳＥＦＴ１０の表面にはソースアルミパッド１１及びゲートアルミパッド１２が形成されており、一方、裏面には全てのチップに共通の裏面ドレイン端子（不図示）が略全面に形成されている。

これらのパワーＭＯＳＦＥＴ１０の性能検査を行う検査装置２０は、ソース電圧端子Ｓｖ２１、ソース電流端子Ｓｉ２２、ゲート電圧端子Ｇｖ２３、ゲート電流端子Ｇｉ２４を備えている。また、それぞれの端子は、パワーＭＯＳＦＥＴ１０のソースアルミパッド１１及びゲートアルミパッド１２に電流や電圧を印加するプローブ２５を備えている。また、パワーＭＯＳＦＥＴ１０の裏面ドレイン端子に接触される検査装置のドレイン端子（不図示）を備えている。

パワーＭＯＳＦＥＴ１０の性能検査を行う場合、図４に示すように、まず第１のチップのソースアルミパッド１１に、ソース電圧端子Ｓｖ２１とソース電流端子Ｓｉ２２とにそれぞれ接続されたプローブ２５を接触させる。また、同時に第１のチップのゲートアルミパッド１２に、ゲート電圧端子Ｇｖのプローブとゲート電流端子Ｇｉとにそれぞれ接続されたプローブ２５を接触させる。裏面ドレイン端子は、検査装置２０のドレイン端子に接触され、電気的に接続されている。ゲート電圧及びゲート電流は、任意の値である。

上記のような接続状態において、第１のチップのドレイン電流Ｉ１−ドレイン電圧Ｖ１の特性を測定する。そして、あるドレイン電圧のときのドレイン電流が、あらかじめ設定してある判定規格内（図５、斜線部）であれば、第１のチップのドレイン電流Ｉ１−ドレイン電圧Ｖ１特性は合格であり、該第１のチップを良品と判定する（図５、参照）。

第１のチップの良否判定が終わると、次に第２のチップについて、上述した測定方法を実行し、同様にドレイン電圧Ｖ２−ドレイン電流Ｉ２特性を測定して、良否判定を行う。その後、第３のチップ、第４のチップを測定するときも同様に、１チップごとに測定し、良否判定を行う。

図４及び図５に示すように、従来のパワーＭＯＳＦＥＴ１０の検査方法では、１つのチップごとにドレイン電流Ｉ−ドレイン電圧Ｖの測定を行う。したがって、測定にかかる時間は、１つのチップにかかる検査時間×１つの半導体ウエハ上に形成されたチップ数となる。近年、チップサイズはより小さくなり、半導体ウエハ上には多数のチップが形成されている。このため、チップの性能検査にかかる時間は非常に長くなり、製造コストが上昇してしまう問題が発生していた。

そこで、特許文献１では、検査にかかる時間を短縮させたチップの検査方法について開示されている。図６に示すように、各チップ１には、良否判定素子２が配置されている。また、各良否判定素子２は、各チップ１に跨って電気的に接続されている。この検査方法は、半導体ウエハ全体にわたって１つのチップごとに性能検査を行うものではなく、測定端子を選択することによって、全体から部分へと不良チップの抽出を絞り込んでいく構成となっている。
特開平３−８９５２９号公報

しかしながら、本発明が対象としているパワーＭＯＳあるいはダイオードなどの個別素子や複合素子のチップでは、チップ上に良否判定素子を形成する場所的な余裕は全くなく、上述した特許文献１に記載の方法は適用することができない。

また、パワーＭＯＳＦＥＴなどは、比較的チップ自体のコストは低く、良品率が高い。したがって、製造コストの上昇は、チップの性能検査にかかる時間が支配的な要因となっている。

また、半導体ウエハ上において隣り合うチップをセットにして、１つのパッケージに組み立てる場合、一方のチップが良品であっても、もう一方のチップが不良品であることがある。このような場合、１つのパッケージ、すなわち１つの製品として全体が不良となってしまう。また、性能検査は、すべてのチップ対してそれぞれ行うため、不良品のパッケージ内の一方の良品のチップの性能検査にかかる測定時間がムダとなってしまう。

１チップごとの性能検査の結果から、隣り合わせの２つのチップが両方とも良品である真の良品数を求めることは、非常に困難な作業で、複雑なソフトウェアの開発が必須である。また、マウント時にも、特別なソフトウェアを用いて、マウントする２つのチップが両方とも良品であるかどうかを識別する必要がある。ウエハ検査のハードウェアは、個別素子の売価の比率で考えると非常に高価格であり、ウエハ検査の費用低減が大きな課題である。

本発明にかかるウエハ検査装置は、１つのパッケージにマウントする複数の半導体素子が隣接して形成されているウエハの検査装置であって、前記複数の半導体素子に対して同時にゲート電圧を印加するゲート電圧端子と、前記複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子とを有するものである。これによって、半導体ウエハ上に形成された隣接する半導体素子を同時に測定することができ、検査にかかる時間を短縮することが可能である。

本発明によれば、半導体素子の検査にかかる測定時間を短縮することが可能である。また、半導体ウエハ上において隣接する複数のチップを同時にマウントして１つのパッケージとする場合の、ムダな検査を省略可能にすることができる。

実施の形態１．
本発明の実施の形態１にかかる半導体ウエハの検査装置について、図１を参照して説明する。図１は、本実施の形態にかかる半導体ウエハの検査装置の構成を示す模式的概略図である。ここでは説明の簡略化のため、パワーＭＯＳＦＥＴ１００が、第１のチップ、第２のチップ、第３のチップ、第４のチップと、４個並列に形成されている半導体ウエハを検査する場合について図示している。各パワーＭＯＳＥＦＴ１００の表面にはソースアルミパッド１０１及びゲートアルミパッド１０２が形成されており、一方、裏面には全てのチップに共通の裏面ドレイン端子（不図示）が略全面に形成されている。

これらのパワーＭＯＳＦＥＴ１００の性能検査を行うウエハ検査装置２００は、ソース電圧端子Ｓｖ２０１、ソース電流端子Ｓｉ２０２、ゲート電圧端子Ｇｖ２０３、ゲート電流端子Ｇｉ２０４を備えている。また、それぞれの端子は、パワーＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２に電流や電圧を印加するプローブ２０５を備えている。また、パワーＭＯＳＦＥＴ１００の裏面ドレイン端子に接触されるテスターのドレイン端子（不図示）を備えている。

ソース電流端子Ｓｉ２０２は、隣接する２つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触するように、ソース電流端子Ｓｉ２０２と電気的に接続された２つのプローブ２０５を備えている。

また、ゲート電流端子Ｇｉ２０４は、隣接する２つのパワーＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触するように、ゲート電流端子Ｇｉ２０４と電気的に接続された２つのプローブ２０５を備えている。

半導体ウエハ上のパワーＭＯＳＦＥＴ１００の性能検査を行う場合、まず、第１のチップのソースアルミパッド１０１には、ソース電圧端子Ｓｖに接続されたプローブ２０５と、ソース電流端子Ｓｉに接続されたプローブ２０５の２本が接触される。また、第２のチップのゲートアルミパッド１０２には、ゲート電圧端子Ｇｖに接続されたプローブ２０５と、ゲート電流端子Ｇｉに接続されたプローブ２０５の２本が接触される。

同時に、第１のチップに隣接した第２のチップのソースアルミパッド１０１上には、ソース電流端子Ｓｉ２０２と電気的に接続されているプローブ２０５が接触される。また、第２のチップのゲートアルミパッド１０２上には、ゲート電流端子Ｇｉ２０４と電気的に接続されているプローブ２０５が接触される。

すなわち、ソース電流端子Ｓｉ２０２に接続されている２本のプローブ２０５はそれぞれ、隣接する２つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触される。また、ゲート電流端子Ｇｉ２０４に接続されている２本のプローブはそれぞれ、隣接する２つのパワーＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触される。

ソース電圧端子Ｓｖ２０１から第１のチップのソースアルミパッド１０１に印加される所定の電圧は、ソース電流端子Ｓｉに接続されたプローブ２０５を介して、第２のチップのソースアルミパッド１０１にも印加される。また、ゲート電圧端子Ｇｖ２０３から第１のチップのゲートアルミパッド１０２に印加される所定の電圧は、ゲート電流端子Ｇｉに接続されたプローブ２０５を介して、第２のチップのゲートアルミパッド１０２にも印加される。つまり、隣接する２つのパワーＭＯＳＦＥＴ１００の性能検査を同時に行うことが可能である。

なお、ソース電圧端子Ｓｖ２０１及びゲート電圧端子Ｇｖ２０３にそれぞれ２本のプローブ２０５を接続し、隣接する２つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２にそれぞれ電圧を印加するようにしてもよい。

図２を参照して、半導体ウエハの検査方法について説明する。図２（ａ）は、ウエハ検査装置２００に接続された状態の第１のチップ及び第２のチップの回路図であり、図２（ｂ）は、ウエハ検査装置２００によって測定された電気的特性を示す図である。ウエハ検査装置２００の各プローブ２０５は、上述したように、第１のチップ及び第２のチップのソースアルミパッド１０１及びゲートアルミパッド１０２にそれぞれ接続されている。

図２（ａ）に示すように、２つのパワーＭＯＳＦＥＴ１００は、並列に接続されている。このような接続状態において、まず、ある特定のゲート電圧を印加する。このゲート電圧は、任意の値とする。そして、第1のチップ及び第２のチップをまとめたドレイン電流Ｉ−ドレイン電圧Ｖの特性を一度に測定する。その後、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格内（図２（ｂ）斜線部）であれば、第１のチップ及び第２のチップのドレイン電流Ｉ−ドレイン電圧Ｖ特性は合格と判定する。すなわち、第１のチップ及び第２のチップはまとめて良品と判定される。

一方、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格外（図２（ｂ）白い部分）であれば、第１のチップ及び第２のチップのドレイン電流Ｉ−ドレイン電圧Ｖ特性は不合格と判定する。すなわち、第１のチップ及び第２のチップはまとめて不良品と判定される。つまり、２つのチップのうち一方でも不良品である場合、これら２つともが不良品であるとする。

その後、第３のチップ及び第４のチップを同時に性能検査のための測定を行う。第３のチップ及び第４のチップを測定するときも同様に、２チップ同時に測定し、パワーＭＯＳＦＥＴ１００の良否判定を実行する。このように図２に示すような電気的に接続した回路において、２つのチップのドレイン電流Ｉ−ドレイン電圧Ｖを１度に測定するため、２つのパワーＭＯＳＦＥＴ１００の良否判定を同時に行うことが可能である。

パワーＭＯＳＦＥＴは、比較的チップ自体のコストは低く、良品率が高い。したがって、製造コストの上昇は、チップの性能検査にかかる時間が支配的な要因となっていた。しかし、上述のように、２つまとめて良否判定を行っているので、検査にかかる時間を短縮することが可能である。

また、隣接する２つのパワーＭＯＳＦＥＴ１００が、１つのパッケージとして同時にマウントされる場合、従来、１つ１つ測定を行っていた場合には、片方のみが良品と判定されても、パッケージとしては不良品となっていた。しかし、同時にマウントする２つのパワーＭＯＳＦＥＴ１００をまとめて良否判定しているため、ムダな検査（片方のみが良品と判定される検査）を省略することができる。

このように、２つのパワーＭＯＳＦＥＴ１００を１つのセットとする製品（１パッケージ）を製造する場合の半導体ウエハの検査において、測定時間を１／２に短縮することができる。したがって、半導体ウエハの検査工程にかかる時間を短縮することができ、単位時間当たりの生産数を向上させ、製造コストを低減させることが可能である。

実施の形態２．
次に、本発明の実施の形態２にかかる半導体ウエハの検査装置２００の構成について説明する。図３は、実施の形態２にかかる半導体ウエハの検査装置２００の構成を説明する模式的概略図である。図３において、図１と同じ構成要素には同じ符号を付し、説明を省略する。本実施の形態において、実施の形態１と異なる点は、ソース電流端子Ｓｉ２０２、ゲート電流端子Ｇｉ２０４にそれぞれ接続されているプローブ２０５が３つずつ設けられている点である。

ここでもまた、上述したように、説明の簡略化のため、パワーＭＯＳＦＥＴ１００が、第１のチップ、第２のチップ、第３のチップ、第４のチップと、４個並列に形成されている半導体ウエハを検査する場合について図示している。各パワーＭＯＳＥＦＴ１００の表面にはソースアルミパッド１０１及びゲートアルミパッド１０２が形成されており、一方、裏面には全てのチップに共通の裏面ドレイン端子（不図示）が略全面に形成されている。

これらのパワーＭＯＳＦＥＴ１００の性能検査を行うウエハ検査装置２００は、実施の形態１において説明したように、ソース電圧端子Ｓｖ２０１、ソース電流端子Ｓｉ２０２、ゲート電圧端子Ｇｖ２０３、ゲート電流端子Ｇｉ２０４を備えている。また、それぞれの端子は、ＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２に電流や電圧を印加するプローブ２０５を備えている。また、ＭＯＳＦＥＴ１００の裏面ドレイン端子に接触されるテスターのドレイン端子（不図示）を備えている。

ソース電流端子Ｓｉ２０２は、隣接する３つのＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触するように、電気的に接続された３つのプローブ２０５をそれぞれ備えている。また、ゲート電流端子Ｇｉ２０４は、隣接する３つのＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触するように、ゲート電流端子Ｇｉ２０４と電気的に接続された３つのプローブ２０５をそれぞれ有している。

半導体ウエハ上のＭＯＳＦＥＴ１００の性能検査を行う場合、まず、上述したように、第１のチップのソースアルミパッド１０１には、ソース電圧端子Ｓｖに接続されたプローブ２０５と、ソース電流端子Ｓｉに接続されたプローブ２０５の２本が接触される。また、第２のチップのゲートアルミパッド１０２には、ゲート電圧端子Ｇｖに接続されたプローブ２０５と、ゲート電流端子Ｇｉに接続されたプローブ２０５の２本が接触される。

同時に、第１のチップに隣接した第２のチップのソースアルミパッド１０１上には、ソース電流端子Ｓｉ２０２と電気的に接続されているプローブ２０５が接触される。また、第２のチップのゲートアルミパッド１０２上には、ゲート電流端子Ｇｉ２０４と電気的に接続されているプローブ２０５が接触される。さらに、第２のチップに隣接した第３のチップのソースアルミパッド１０１上には、ソース電流端子Ｓｉ２０２と電気的に接続されているもう１つのプローブ２０５が接触されている。また、第３のチップのゲートアルミパッド１０２上には、ゲート電流端子Ｇｉ２０４と電気的に接続されているもう１つのプローブ２０５が接触される。

すなわち、ソース電流端子Ｓｉ２０２に接続されている３本のプローブ２０５は、隣接する３つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触する。また、ゲート電流端子Ｇｉ２０３に接続されている３本のプローブは、隣接する３つのパワーＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触する。つまり、３つのパワーＭＯＳＦＥＴ１００の性能検査を同時に行うことが可能である。

ソース電圧端子Ｓｖ２０１から第１のチップのソースアルミパッド１０１に印加される所定の電圧は、ソース電流端子Ｓｉに接続された３本のプローブ２０５を介して、第２のチップ及び第３のチップのソースアルミパッド１０１にも印加される。また、ゲート電圧端子Ｇｖ２０３から第１のチップのゲートアルミパッド１０２に印加される所定の電圧は、ゲート電流端子Ｇｉに接続されたプローブ２０５を介して、第２のチップ及び第３のチップのゲートアルミパッド１０２にも印加される。つまり、隣接する３つのパワーＭＯＳＦＥＴ１００の性能検査を同時に行うことが可能である。

なお、ソース電圧端子Ｓｖ２０１及びゲート電圧端子Ｇｖ２０３にそれぞれ３本のプローブ２０５を接続し、隣接する３つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２にそれぞれ電圧を印加するようにしてもよい。

これらのパワーＭＯＳＦＥＴ１００の良否判定は、上述したような検査方法を用いて実行する。すなわち、３つのパワーＭＯＳＦＥＴ１００にそれぞれのプローブ２０５が接続した状態において、まず、ある特定のゲート電圧を印加する。そして、第1のチップ、第２のチップ及び第３のチップをまとめたドレイン電流Ｉ−ドレイン電圧Ｖの特性を一度に測定する。その後、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格内であれば、第1のチップ、第２のチップ及び第３のチップをまとめて良品と判定する。

一方、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格外であれば、第1のチップ、第２のチップ及び第３のチップはまとめて不良品と判定される。つまり、３つのチップのうち１つでも不良品である場合、これら３つともが不良品であるとする。

上述のように、３つまとめて良否判定を行っているので、検査にかかる時間をさらに短縮することが可能である。また、隣接する３つのパワーＭＯＳＦＥＴ１００が、１つのパッケージとして同時にマウントされる場合、従来、１つ１つ測定を行っていた場合には、３つのうちの１つのみが良品と判定されても、パッケージとしては不良品となっていた。しかし、同時にマウントする３つのパワーＭＯＳＦＥＴ１００をまとめて良否判定しているため、ムダな検査（３つのチップセットのうちのいずれかが良品と判定されるような検査）を省略することができる。このようにすることによって、３つのチップを１つのセットとする製品（１パッケージ）を製造する工程の半導体ウエハの検査において、測定時間を１／３に短縮することができる。

同様の技術的思想により、Ｎ個のチップをひとつのセットとする製品（１パッケージ）を製造する場合、の半導体ウエハの検査において、測定時間を１／Ｎに短縮することができる。したがって、複数のパワーＭＯＳＦＥＴ１００を１つのセットとして１つのパッケージを製造するときにかかる時間を短縮することができ、単位時間当たりの製造生産数を向上させ、製造コストを低減させることが可能である。

また、ここでは、説明のためにパワーＭＯＳＦＥＴを検査する場合について説明したが、これに限定されるものではない。例えば、ダイオードなどを複数個まとめて１つのパッケージとしてマウントする場合などの、半導体ウエハの検査にも用いることができる。

本発明の実施の形態１にかかるウエハ検査装置の一例を説明する模式的概略図である。 本発明の実施の形態１にかかるウエハ検査方法を説明するための図である。 本発明の実施の形態２にかかるウエハ検査装置の一例を説明する模式的概略図である。 従来のウエハ検査装置及を説明する図である。 従来のウエハ検査方法を説明する図である。 従来の良品判定素子の配置を示す図である。

符号の説明

１００ パワーＭＯＳＥＦＴ
１０１ ゲートアルミパッド
１０２ ソースアルミパッド
２００ 検査装置
２０１ ソース電圧端子
２０２ ソース電流端子
２０３ ゲート電圧端子
２０４ ゲート電流端子
２０５ プローブ

Claims (10)

1. １つのパッケージにマウントする複数の半導体素子が隣接して形成されているウエハの検査装置であって、
   前記複数の半導体素子に対して同時にゲート電圧を印加するゲート電圧端子と、
   前記複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子とを有するウエハ検査装置。
2. ソース電流端子に接続される複数の第１のプローブと、
   ゲート電流端子に接続される複数の第２のプローブと、
   を有し、
   前記複数の第１のプローブを、前記ウエハ上において隣接する半導体素子のソースパッドに同時に接触させ、
   前記複数の第２のプローブを、前記ウエハ上において隣接する半導体素子のゲートパッドに同時に接触させる請求項１に記載のウエハ検査装置。
3. ソース電圧端子に接続される第３のプローブと、ゲート電圧端子に接続される第４のプローブとをさらに備え、
   前記第３のプローブを前記複数の第１のプローブが接触しているソースパッドのうちの１つに接触させ、
   前記第４のプローブを前記複数の第２のプローブが接触しているゲートパッドのうちの１つに接触させる請求項１又は２に記載のウエハ検査装置。
4. １つのパッケージにマウントする、ウエハ上において隣接する半導体素子の個数に対応して、前記第１のプローブ及び前記第２のプローブが設けられている請求項１、２又は３に記載のウエハ検査装置。
5. 前記１つのパッケージにマウントする、ウエハ上において隣接する半導体素子を１つのセットとして検査を行い、不良と判定された場合、該セットをまとめて不良と判定する請求項１〜４のいずれか１項に記載のウエハ検査装置。
6. １つのパッケージにマウントする複数の半導体素子が隣接して形成されているウエハの検査方法であって、
   前記複数の半導体素子に対して同時にゲート電圧を印加し、
   前記複数の半導体素子のドレイン−ソース間電流を同時に測定するウエハ検査方法。
7. ソース電流端子に接続される複数の第１のプローブを前記ウエハ上において隣接する半導体素子のソースパッドに同時に接触させ、
   ゲート電流端子に接続される複数の第２のプローブを前記ウエハ上において隣接する半導体素子のゲートパッドに同時に接触させる請求項６に記載のウエハ検査方法。
8. ソース電圧端子に接続される第３のプローブを前記複数の第１のプローブが接触しているソースパッドのうちの１つに接触させ、
   ゲート電圧端子に接続される第４のプローブを前記複数の第２のプローブが接触しているゲートパッドのうちの１つに接触させる請求項６又は７に記載のウエハ検査方法。
9. １つのパッケージにマウントする、ウエハ上において隣接する半導体素子の個数に対応して、前記第１のプローブ及び前記第２のプローブが設けられている請求項６、７又は８に記載のウエハ検査方法。
10. 前記１つのパッケージにマウントする隣接する半導体素子を１つのセットとして検査を行い、不良と判定された場合、該セットをまとめて不良と判定する請求項６〜９のいずれか１項に記載のウエハ検査方法。
    

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