JP5358125B2

JP5358125B2 - 半導体装置及び半導体チップのクラック検出方法

Info

Publication number: JP5358125B2
Application number: JP2008143634A
Authority: JP
Inventors: 尚孝湯本
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-05-30
Filing date: 2008-05-30
Publication date: 2013-12-04
Anticipated expiration: 2028-05-30
Also published as: JP2009290132A

Description

本発明は、半導体装置及び半導体チップのクラック検出方法に関し、特に回路セルを搭載した半導体装置及び半導体チップのクラック検出方法に関する。

一般に、半導体チップをパッケージに組立てる場合、ウエハの裏面を削って薄く仕上げてからダイシングして、チップ化する。その後、チップをリードフレームのダイパッドに接着して、リードフレームのポストとチップ内部のパッドを結線してからモールド樹脂で成型する。この過程において、チップに対して瞬間的に力が付加されるため、チップにクラックが生じる場合がある。

半導体チップのクラックを検出するために、半導体チップの内部に新たに設けられた二つのボンディングパッドと電気的にショートさせた導電層をチップの外周縁の近傍領域にほぼ全周に沿って設け、プローブを用いて二つのボンディングパッド間の抵抗値を電気的に測定することにより、導電層のクラックを検出することで、半導体チップのクラックを検出する技術が知られている（例えば、特許文献１参照）。
特開平０７−１９３１０８号公報

しかしながら、上記従来の技術では、半導体チップの内部に新たに設けられたクラック検出用の二つのボンディングパッドは、クラックの無い正常な半導体チップでは、常に電気的にショートした状態になっている。そのため、標準のパッケージに組み立てる場合には、クラック検出用の二つのボンディングパッドと端子とを誤って結線してしまうと、クラックの無い正常な半導体チップでは、端子間がショートして不良になってしまう。

また、新たにボンディングパッドを二つ設けるため、パッド数の規格に外れてしまう。

本発明は、上記問題点を解消するためになされたもので、テストモード信号が入力した場合にのみ導電体に電流を流すことができ、導電体に流れる電流を検出するためのボンディングパッドを新たに設けることなく半導体チップのクラックを検出することができる半導体装置及び半導体チップのクラック検出方法を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体チップは、回路セルと、前記回路セルに信号を入力するための少なくとも１つの入力端子と、前記回路セル及び前記入力端子が搭載された半導体チップの外縁部領域に形成された導電体と、前記入力端子のうちの予め定めた所定の入力端子に接続され、前記回路セルを通常動作させるための動作信号と異なる信号であるテストモード信号が入力された場合に、前記所定の入力端子に入力された前記半導体チップのクラックを検出するための電流を前記導電体に出力するクラック検出用回路と、を備え、前記クラック検出用回路は、前記所定の入力端子に接続された、抵抗成分を有する半導体素子と、ゲートに前記テストモード信号が入力され且つソースに第２の電源電圧が供給されるＮＭＯＳトランジスタと、を含み、前記半導体素子と前記ＮＭＯＳトランジスタのドレインとの間に、前記導電体が接続される。

請求項２に記載の半導体装置は、請求項１に記載の半導体装置において前記半導体素子は、ソースが前記所定の入力端子に接続され且つゲートに第１の電源電圧が供給されるＰＭＯＳトランジスタであり、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの間に、前記導電体が接続されている。

請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置において、前記回路セルが、メモリセルであり、前記入力端子が、アドレス端子である。

請求項４に記載の半導体チップのクラック検出方法は、請求項１から請求項３の何れか１項に記載の半導体チップのクラック検出用回路に前記テストモード信号を入力し、前記所定の入力端子に信号を入力し、前記導電体に流れる電流を測定手段により測定した測定結果に基づいて、前記半導体チップのクラックの有無を検出する。

本発明によれば、テストモード信号が入力した場合にのみ導電体に電流を流すことができ、導電体に流れる電流を検出するためのボンディングパッドを新たに設けることなく半導体チップのクラックを検出することができる半導体装置及び半導体チップのクラック検出方法を提供することができる、という効果が得られる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、本実施の形態では、回路セルとしてメモリセルアレイを搭載し、メモリセルアレイのアドレス端子の一つを用いてクラックの検出を行っている。

図１は、本実施の形態に係る半導体チップ１０の概略構成の一例を示す構成図である。本実施の形態の半導体チップ１０は、メモリセルアレイ１２、クラック検出用回路１４、導電体１５、テストモード回路１６、入出力回路１８、制御回路２０、アドレスバッファ２２、ロウデコーダ２４、カラムデコーダ２６、アドレス端子Ａｍ（ｍ＝０、１、２・・・ｍ）（Ａｍ端子）、制御信号入力端子ＣＥ＃及びＯＥ＃（ＣＥ＃端子、ＯＥ＃端子）、電圧印加端子ＶＰＰ（ＶＰＰ端子）、及びデータ入出力端子Ｄｎ（ｎ＝０、１、２、・・・ｎ）（Ｄｎ端子）を搭載して構成されている。

なお、Ａｍ端子、ＣＥ＃端子、ＯＥ＃端子、ＶＰＰ端子、及びＤｎ端子は一般に、メモリセルアレイを搭載した半導体チップに標準的に備えられた端子（パッド）である。

Ｄｎ端子は、メモリセルアレイ１２に記憶されたデータを半導体チップ１０の外部に出力する。また、例えば、テストモードやメモリセルアレイ１２にデータを書込む動作モード等の動作モードの場合は、信号が入力される。

Ａｍ端子には、メモリセルアレイ１２のアドレスを指定するための信号が入力される。Ａｍ端子はアドレスバッファ２２に接続されており、アドレスバッファ２２の出力は、ロウデコーダ２４及びカラムデコーダ２６に接続されている。ロウデコーダ２４及びカラムデコーダ２６はメモリセルアレイ１２に接続されており、メモリセルアレイ１２に信号を出力する。

制御信号が入力されＣＥ＃端子及びＯＥ＃端子は、制御回路２０に接続されており、制御回路２０には、テストモード回路１６が接続されている。制御回路２０は、制御信号及びテストモード回路１６の出力信号を合成して、半導体チップデバイスの各動作モード応じた制御信号を出力する。制御回路２０は、アドレスバッファ２２、ロウデコーダ２４、カラムデコーダ２６、入出力回路１８、及びテストモード回路１６に接続されており、それぞれに対して制御信号を出力する。

テストモードやデータを書込むときに印加されるＶＰＰ端子は、テストモード回路１６に接続されており、テストモード回路１６は、入出力回路１８が接続されており、入出力回路１８から出力された信号が入力される。なお、電圧印加端子ＶＰＰには高電圧が印加されるため、テストモード回路１６は高耐圧に設計されている。

本実施の形態のテストモード回路１６は、メモリセルアレイ１２の動作テスト等の所定のテストを行うための回路であり、半導体チップ１０に一般的に搭載されているものである。またテストモード回路１６から出力されるテストモード信号（詳細後述）は、クラック検出専用の信号であってもよいし、上記所定のテストを行う際に使用される信号であってもよい。

クラック検出用回路１４は、Ａ０端子及びテストモード回路１６が接続されており、テストモード回路１６から出力された信号が入力される。また、クラック検出用回路１４には、半導体チップ１０の外縁部をほぼ一周する導電体１５が接続されている。

本実施の形態のクラック検出回路１４の一例を図２を参照して詳細に説明する。図２は、クラック検出回路１４の一例の概略を示す回路図である。本実施の形態のクラック検出回路１４は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を備えている。ＰＭＯＳトランジスタＰ１のゲートはＶＳＳ（半導体チップ１０の電源電圧）が接続されており、ソースはＡ０端子が接続されている。ＮＭＯＳトランジスタＮ１のゲートはテストモード回路に接続されており、テストモード信号が入力される。ソースはＶＳＳが接続されている。ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの間に導電体１５が接続されている。

なお、本実施の形態のクラック検出回路１４のＰＭＯＳトランジスタＰ１のソースには、一例としてＡ０端子が接続されているがこれに限らず、その他のＡｍ端子等、半導体チップに標準的に備えられた他の端子が接続されていてもよい。

本実施の形態のテストモード回路１６の一例を図３を参照して詳細に説明する。図３は、テストモード回路１６の一例の概略を示す構成図である。本実施の形態のテストモード回路１６は、高電圧検出回路３０、コマンドラッチ３２、及びコマンドデコーダ３４を備えている。高電圧検出回路３０は、ＶＰＰ端子が接続されている。入出力回路１８はＤｎ端子が接続されている。入出力回路１８はコマンドラッチ３２が接続されており、入出力回路１８の出力がコマンドラッチ３２に入力される、コマンドラッチ３２はコマンドデコーダ３４が接続されており、コマンドラッチ３２の出力がコマンドデコーダ３４に入力され、コマンドデコーダ３４でデコードされた信号がテストモード信号として出力される。

本実施の形態のクラック検出回路１４のクラック検出時の動作を図４を参照して詳細に説明する。本動作は、動作モードをテストモードにするために必要なテストモードエントリー（クラック検出準備）期間及びテストモード（クラック検出）期間の２段階に大別される。

テストモードエントリーでは、まず、ＶＰＰ端子に高電圧を印加する。高電圧の具体的一例としては、電源電圧＋３Ｖ程度かつ、書込電圧以下が挙げられるが、これに限らない。

ＶＰＰ端子に印加された高電圧を検出すると高電圧検出回路３０は、選択信号を制御回路２０に出力する（図示省略）。信号ＣＥ＃をＨレベルにしたまま、端子Ｄｎに予めテストモードとして割り当てられたコード（コマンド）を入力（図４、ｃｏｍａｎｎｄｉｎｐｕｔ期間）した後、信号ＯＥ＃をＨレベルからＬレベルに切り替える。このとき、半導体チップ１０から外部へのデータの出力が禁止され、入力を受け付ける状態になり、入出力回路１８及びコマンドラッチ３２は入力に応答して動作する。これに応じ、コマンドデコーダ３４からテストモード信号が出力される。

テストモード信号の出力後、信号ＯＥ＃をＬレベルからＨレベルに切替える。これによりコマンドラッチ３２にコードがラッチされ、コマンドデコーダ３４の出力であるテストモード信号が選択に固定される。テストモード信号が選択になった後、テストモード期間に移行する。なお、このテストモード信号が選択になった状態は、信号ＶＰＰが高電圧である間（ＶＰＰ端子に高電圧が印加されている間）保持される。

テストモードでは、端子Ａ０に所定の電圧を印加すると、クラック検出用回路１４のＰＭＯＳトランジスタのソースに電圧が印加され、テストモード信号によりＮＭＯＳトランジスタＮ１のゲートがＯＮし、導電体１５が断線していなければ抵抗値に反比例した電流が導電体１５に流れる。導電体１５が断線している場合は、抵抗値が無限大になるため、電流が流れない。導電体１５に電流が流れるか否かによりクラックの有無を検出する。

次に、導電体１５に電流が流れているか否かの検出（クラックの有無の検出）について図５を参照して詳細に説明する。本実施の形態では、上述のようにしてクラック検出用回路１４により導電体１５に流した電流を測定器５０でモニタリングする。具体的一例としては、測定器５０としてテスタ等を用い、Ａ０端子とＶＳＳとの間の電圧（電流）をモニタリングすること等が挙げられるが、これに限らない。電流を検出した場合、導電体１５が断線していないと判断し、半導体チップ１０にはクラックが無いと検出する。一方、電流が検出されない場合、導電体１５が断線していると判断し、半導体チップ１０にはクラックが有ると検出する。

なお、本実施の形態では、メモリセルアレイ１２を搭載した半導体チップ１０（Ｐ２ＲＯＭ）について詳細に説明したがこれに限らず、他の半導体チップ（半導体装置）であっても、同様にすることができる。

以上説明したように、本実施の形態の半導体チップ１０では、ゲートがＶＳＳに接続され、ソースがＡ０端子に接続されたＰＭＯＳトランジスタＰ１のドレインと、ゲートがテストモード回路に接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＮ１のドレインと、の間に導電体１５が接続されているクラック検出用回路１４を備えており、クラック検出用回路１４にテストモード信号が入力され、端子Ａ０に所定の電圧が印加されると、導電体１５に電流が流れるようになっている。

測定器５０で導電体１５に流れる電流をモニタリングし、電流が流れていない場合は、半導体チップ１０にクラックが生じていると判断することにより、半導体チップ１０のクラックが検出できる。

従って、テストモード信号が入力した場合にのみ導電体１５に電流を流すことができ、かつ、導電体１５に流れる電流を検出するための端子（パッド）を新たに設けることなく、半導体チップ１０に通常搭載されている端子を用いて半導体チップ１０のクラックを検出することができる。

これにより、クラックの検出に用いる端子とその他の端子とを結線してしまい、端子間がショートして不良になってしまうことを防止でき、新たに端子を設けなくてよいため、端子数の規格に外れてしまうことを防止できる。また、組立後に電気的にクラックの有無を検出することができるので、品質向上及び発生故障解析の時間を短縮することができる。

本発明の実施の形態に係る半導体チップの概略構成の一例を示す構成図である。本発明の実施の形態に係るクラック検出用回路の一例を示す回路図である。本発明の実施の形態にかかるテストモード回路の一例の概略を示す構成図である。本発明の実施の形態にかかるクラック検出回路によるクラック検出に関する動作を説明するための説明図である。本発明の実施の形態に係る半導体チップのクラック検出方法の一例について説明するための説明図である。

符号の説明

１０半導体チップ（半導体装置）
１２メモリセルアレイ（回路セル）
１４クラック検出用回路
１５導電体
１６テストモード回路
５０測定器
Ａｍアドレス端子
Ｐ１ＰＭＯＳトランジスタ
Ｎ１ＮＭＯＳトランジスタ

Claims

回路セルと、
前記回路セルに信号を入力するための少なくとも１つの入力端子と、
前記回路セル及び前記入力端子が搭載された半導体チップの外縁部領域に形成された導電体と、
前記入力端子のうちの予め定めた所定の入力端子に接続され、前記回路セルを通常動作させるための動作信号と異なる信号であるテストモード信号が入力された場合に、前記所定の入力端子に入力された前記半導体チップのクラックを検出するための電流を前記導電体に出力するクラック検出用回路と、
を備え、
前記クラック検出用回路は、
前記所定の入力端子に接続された、抵抗成分を有する半導体素子と、
ゲートに前記テストモード信号が入力され且つソースに第２の電源電圧が供給されるＮＭＯＳトランジスタと、
を含み、
前記半導体素子と前記ＮＭＯＳトランジスタのドレインとの間に、前記導電体が接続された半導体装置。
前記半導体素子は、ソースが前記所定の入力端子に接続され且つゲートに第１の電源電圧が供給されるＰＭＯＳトランジスタであり、
前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの間に、前記導電体が接続されている、
請求項１に記載の半導体装置。
前記回路セルが、メモリセルであり、
前記入力端子が、アドレス端子である、
請求項１または請求項２に記載の半導体装置。
請求項１から請求項３の何れか１項に記載の半導体装置のクラック検出用回路に前記テストモード信号を入力し、
前記所定の入力端子に信号を入力し、
前記導電体に流れる電流を測定手段により測定した測定結果に基づいて、前記半導体チップのクラックの有無を検出する、
半導体チップのクラック検出方法。