JP2009099602A

JP2009099602A - 半導体装置およびその検査方法

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Publication number: JP2009099602A
Application number: JP2007266877A
Authority: JP
Inventors: Yasuhiro Kunimasa; 泰弘國政
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-10-12
Filing date: 2007-10-12
Publication date: 2009-05-07

Abstract

【課題】実際の製品でのワード線やビット線配線の短絡、断線不良を検出することができる半導体装置およびその検査方法を提供する。
【解決手段】半導体装置は、ワード線１０３と、ビット線１０４と、メモリセルアレイ１０１と、ワードドライバ回路１２１と、各ワード線１０４とワードドライバ回路１２１とを電気的に接続するワード線切り替えスイッチ回路１０５と、ワード線切り替えスイッチ回路１０５に制御電圧を印加するためのＴＥＳＴＳ端子と、奇数列目のワード線１０３に接続されたＷＬＳ０端子と、偶数列目のワード線１０３に接続されたＷＬＳ１端子と、ＷＬＳ０端子およびＷＬＳ１端子とワード線１０３との間に設けられたワード線切り替えスイッチ回路１０９とを備えている。偶数列目のワード線１０３と奇数列目のワード線１０３とに異なる電圧を印加することでワード線１０３の短絡不良を検出することができる。
【選択図】図２

Description

本発明は、メモリセルアレイを搭載した半導体装置に関し、特にワード線またはビット線の短絡不良および断線不良の検出技術に関する。

近年、半導体装置が微細化し、高集積化するにつれて、動作不良の原因を特定することが困難になってきている。その一方で、製品の市場競争力を強化するためには開発期間の短縮が必要であり、動作不良の原因を早急に特定し、その対策を行うことが強く要求されてきている。

半導体装置の動作不良の主な原因の一つとして、配線の短絡や断線がある。この配線の短絡や断線を検出する手法として、従来から、テストパターンを評価することにより半導体プロセスに起因する不良を見つけ出すということが行われている。このテストパターンは一般にＴＥＧ(Test Element Group)と呼ばれる。

ＴＥＧを用いた検査手法の一例として、配線間の短絡を検出する手法が開示されている（例えば、特許文献１参照）。これは、半導体基板上に一対の導電パターンをくし歯状に離間して形成したＴＥＧを用いて、この導電パターン間に流れる電流を測定することによって、配線間の絶縁性を評価し、短絡を検出するというものである。また、配線の断線を検出するには、配線を単純に長く引き回したＴＥＧを用いて、この配線の両端に電圧を印加し、流れる電流を測定するという手法が用いられている。

このように、新しい半導体プロセスの開発段階においては、半導体基板の全面に、上記した配線の短絡、断線を検出するためのＴＥＧや、その他各種のＴＥＧを形成し、そのＴＥＧの電気特性等を測定して半導体プロセスの評価を行う。そして、そのプロセスの課題を抽出し、これをフィードバックすることにより、プロセスの完成度を向上させる。

一方、製品となる半導体装置の製造段階においては、半導体基板上の製品となる半導体装置以外の一部分にＴＥＧを形成することにより、製造ロットの管理、製造工程でのトラブル、不具合の検出に用いられている。

また、製品となる半導体装置に対しては、検査工程において複数ステップの検査を実施し、良品と不良品の判別を行なう。

図７は、半導体装置の従来の検査方法を示すフローチャートである。以下、同図を用いて従来の検査方法を説明する。

まず、ステップＳ１２０１としてコンタクトテストを行い、半導体装置のパッドとテスターとが正しく接続されているか、電源端子、グランド端子、その他の端子がショートしていないかどうか等を確認する（ステップＳ１２０２）。ここで、不具合が見つからなければ、次にステップＳ１２０３としてＤＣテストを行い、電源電流値等を確認する（ステップＳ１２０４）。ここで、不具合が見つからなければ、更にステップＳ１２０５に進んで機能テストを行い、製品としての動作機能を確認する（Ｓ１２０６）。半導体メモリ装置においては、メモリセルアレイの全ビットに対して、データの書き込み、読み出し動作確認を実施する。これらの検査ステップ全てにおいて異常が見つからなければ良品、いずれかの検査ステップにおいて異常があれば不良品として判定が行われる。
特開平９―２１３７６２号公報

しかしながら、上記従来技術におけるＴＥＧは、半導体基板上で、製品となる半導体装置とは異なる領域に形成されるため、実際の製品そのもののワード線やビット線配線の短絡、断線不良を検出することができないという課題を有していた。

また、不良検出能力を高めるために半導体基板上でのＴＥＧの占める領域を増やすと、それに伴って製品の取れ数が減少してしまうため、製品当たりの製造コストの上昇を防ぐためにあまり大規模なＴＥＧを形成することができない。

さらに、実際の製品となる半導体装置の検査工程において、ワード線やビット線配線の短絡、断線に起因するメモリ部分の動作不良は上記の機能テストで検出されるが、機能テストにかかる検査時間は、上記コンタクトテスト、ＤＣテストにかかる検査時間と比べて長い。そのため、従来の検査方法で不良検出能力を高めようとすると、検査コストの増大、製品コストの増大が避けられない。

本発明は、上記課題に鑑みてなされたもので、検査および製品コストの増加を抑えつつ、実際の製品で使用される配線間の短絡、断線不良等を検出することができる半導体装置およびその検査方法を提供することを目的とする。

上記課題を解決するために、本発明の第１の半導体装置は、列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第１のスイッチ回路と、前記複数のワード線のうち奇数列目のワード線に電圧を印加するための第１の電圧入力端子と、前記複数のワード線のうち偶数列目のワード線に、前記第１の電圧入力端子とは異なる電圧を印加するための第２の電圧入力端子と、前記メモリセルアレイの周辺部に配置され、前記奇数列目のワード線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数列目のワード線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、前記第１のスイッチ回路および前記第２のスイッチ回路に制御電圧を印加するためのテスト用端子とを備えている。

この構成により、テスト用端子から制御信号を与えて第１のスイッチ回路をオフ状態にし、ワードドライバ回路とワード線とを電気的に分離するとともに、第２のスイッチ回路をオン状態にして奇数列目のワード線同士、偶数列目のワード線同士を導通させることができる。この状態で、第１の電圧入力端子と第２の電圧入力端子とに相異なる電圧を印加することにより、奇数列目のワード線と偶数列目のワード線とが相異なる電位となるので、第１の電圧入力端子と第２の電圧入力端子との間に流れる電流を測定することで、隣接するワード線間の短絡不良を検出することができる。このように、本発明の第１の半導体装置では、実際に製品として動作する回路内での配線の短絡不良を検出することができるので、ＴＥＧを用いた検査よりも正確な検査を行うことが可能となる。また、ビット線を検査するための構成を設けることにより、全ワード線と全ビット線とを異なる電位とし、ワード線とビット線との間の短絡不良の有無を検査することが可能となる。

さらに、短絡不良の検査を半導体素子の機能検査の前に行うなど、検査手順を工夫することにより、検査時間を短縮し、検査コストを低減することも可能となる。

なお、上記の構成において、ワード線の短絡不良を検出するための構成と同様の構成をビット線について採ってもよい。この場合には、ビット線についても実際に製品として動作する回路内での検査を行うことができるので、より正確な検査を行うことができる。

また、本発明の第２の半導体装置は、列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記メモリセルアレイの周辺部に配置され、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、前記複数のビット線の各々と前記センスアンプ回路とを電気的に導通させる第１のスイッチ回路と、前記複数のビット線のうち奇数行のビット線に電圧を印加するための第１の電圧入力端子と、前記複数のビット線のうち偶数行のビット線に、前記第１の電圧入力端子とは異なる電圧を印加するための第２の電圧入力端子と、前記メモリセルアレイの周辺部に配置され、前記奇数行のビット線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数行のビット線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、前記第１のスイッチ回路および前記第２のスイッチ回路に制御電圧を印加するためのテスト用端子とを備えている。

この構成により、上述のように、隣接するビット線間の短絡不良を正確に検出することが可能となる。

また、本発明の第３の半導体装置は、列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第１のスイッチ回路と、前記第１のスイッチ回路に制御電圧を印加するためのテスト用端子と、ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ行目のワード線の一端とを電気的に接続する第２のスイッチ回路と、２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端とを電気的に接続する第３のスイッチ回路と、前記第２のスイッチ回路および前記第３のスイッチ回路を介して前記複数のワード線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のワード線の両端に電圧を印加するための第１の電圧入力端子および第２の電圧入力端子とを備えている。

この構成により、テスト用端子に制御信号を与えて第１のスイッチ回路をオフ状態にし、ワードドライバ回路とワード線とを電気的に分離するとともに、第２のスイッチ回路および第３のスイッチ回路をオン状態にして全行のワード線を導通させることができる。この状態で、第１の電圧入力端子および第２の電圧入力端子からワード線全体の両端部に相異なる電圧を印加することにより、ワード線に断線不良が発生しているか否かを検出することができる。このように、本発明の第３の半導体装置では、実際に製品として動作する回路内での配線の断線不良を検出することができるので、ＴＥＧを用いた検査よりも正確な検査を行うことが可能となる。また、ワード線の断線不良を検出するための構成と同様の構成をビット線についても設けることにより、実際に製品として動作させるメモリセルアレイ内のビット線における断線不良の有無を検査することが可能となる。

なお、第１の半導体装置が備える短絡不良を検出するための構成と第３の半導体装置が備える断線不良を検出するための構成とを併せて設けることにより、短絡不良および断線不良を同じテスターを用いて行えるので、好ましい。

本発明の半導体装置の第１の検査方法は、列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のワード線を駆動するワードドライバ回路と、前記各ワード線と前記ワードドライバ回路との間に配置される第１のスイッチ回路と、前記複数のワード線のうち奇数列目のワード線に接続された第１の電圧入力端子と、前記複数のワード線のうち偶数列目のワード線に接続された第２の電圧入力端子と、前記奇数列目のワード線と前記第１の電圧入力端子との間に配置されるとともに、前記偶数列目のワード線と前記第２の電圧入力端子との間に配置される第２のスイッチ回路とを備えている半導体装置の検査方法であって、前記第１のスイッチ回路をオフ状態にして前記複数のワード線と前記ワードドライバ回路とを電気的に遮断するステップ（ａ）と、前記ステップ（ａ）の後、前記第１のスイッチ回路をオフ状態にしたまま、前記第２のスイッチをオン状態にすることで、前記偶数列目のワード線同士を互いに導通させるとともに、前記奇数列目のワード線同士を互いに導通させるステップ（ｂ）と、前記ステップ（ｂ）の後、前記第１のスイッチ回路をオフ状態に保持したまま、前記第１の電圧入力端子と前記第２の電圧入力端子に互いに異なる電圧を印加し、互いに導通された前記偶数列目のワード線と、互いに導通された前記奇数列目のワード線とにそれぞれ異なる電圧を印加するステップ（ｃ）と、前記ステップ（ｃ）において前記偶数列目のワード線と前記奇数列目のワード線との間の短絡の有無を検査するステップ（ｄ）とを備えている。

この方法により、実際にメモリとして使用されるメモリセルアレイに設けられたワード線の短絡不良を検出することができるので、ＴＥＧを用いた方法よりも正確な検査を行うことが可能となる。なお、半導体装置がワード線を検査するための構成と同様の構成をビット線についても設けている場合、ビット線の短絡不良も併せて行うことができる。

また、本発明の半導体装置の第２の検査方法は、列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のワード線を駆動するワードドライバ回路と、前記各ワード線と前記ワードドライバ回路との間に配置される第１のスイッチ回路と、ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ列目のワード線の一端との間に配置される第２のスイッチ回路と、２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端との間に配置される第３のスイッチ回路と、前記複数のワード線に接続された第１の電圧入力端子および第２の電圧入力端子とを備えている半導体装置の検査方法であって、前記第１のスイッチ回路をオフ状態にした上で前記第２のスイッチ回路および前記第３のスイッチ回路をオン状態にして前記複数のワード線同士を導通させ、導通された前記複数のワード線の一端に接続された前記第１の電圧入力端子と他端に接続された前記第２の電圧入力端子とに相異なる電圧を印加するステップ（ａ）と、前記ステップ（ａ）において前記第１の電圧入力端子と前記第２の電圧入力端子との間に流れる電流の有無を検出することで前記複数のワード線の断線の有無を検査するステップ（ｂ）とを備えている。

この方法によれば、ワード線に断線が生じている場合には第１の電圧入力端子と第２の電圧入力端子との間に電流が流れないので、両端子間に流れる電流を検出することでワード線の断線不良を検出することができる。実際にメモリとして使用されるメモリセルアレイに設けられたワード線の断線不良を検出することができるので、ＴＥＧを用いた方法よりも正確な検査を行うことが可能となる。なお、半導体装置がビット線についてもワード線を検査するための構成と同様の構成を備えている場合には、ビット線の断線不良を併せて検出することが可能となる。

以上のように、本発明に係る半導体装置によれば、配線の短絡、断線を検出するためのＴＥＧを別途形成することなく、メモリセルアレイを有する半導体装置のワード線やビット線配線の短絡または断線に起因する不良をより正確に検出することができる。

また、本発明に係る半導体装置の検査方法によれば、メモリセルアレイを有する半導体装置のワード線やビット線の短絡または断線に起因する不良を短時間で検出することが可能であるため、検査コスト、製品コストを低減させることができる。

以下、図面を参照しながら本発明の実施形態について説明する。なお、以下の説明に用いる各図面において、各構成要素は本発明が理解できる程度にその形状、配置関係等を概略的に示している。また、説明に用いる各図面において、同様な構成要素については同一の符号で示し、その重複する説明を省略する場合もある。なお、本明細書中で「ワード線方向」とは回路図においてワード線が延びる列方向のことを意味し、「ビット線方向」とは、ビット線が延びる行方向のことを意味するものとする。

図１は、メモリセルアレイを有する本発明の半導体装置において、回路ブロック構成を概略的に示す図であり、図６は、一般的なメモリセルアレイを有する従来の半導体装置において、回路ブロック構成を概略的に示す図である。

図６に示すように、一般的なメモリセルアレイを有する従来の半導体装置は、ワード線と、それに直交するビット線とを備えており、ワード線とビット線が交差する領域にメモリセルが配置され、このワード線とビット線に接続されている。上述のメモリセルが複数配置されたものをメモリセルアレイと呼ぶ。

ここで、メモリセルアレイのワード線方向の一周辺部にワード線を選択するためのワードドライバ回路、ロウデコーダ回路が配置され、ワード線と接続されている。また、メモリセルアレイのビット線方向の一周辺部にビット線を選択しメモリセルのデータを読み書きするためのセンスアンプ回路、コラムデコーダ回路が配置され、ビット線と接続されている。さらに、メモリセルアレイ外部にワードドライバ回路、ロウデコーダ回路、センスアンプ回路、コラムデコーダ回路等を制御するための制御回路を備えている。

一方、図１に示すように、メモリセルアレイを有する本発明の半導体装置は、列方向に延伸する複数のワード線と、それと交差し、行方向に延伸する複数のビット線と、センスアンプ回路と、コラムデコーダ回路と、ワードドライバ回路とを備えており、それらの交差する部分にワード線とビット線に接続されたメモリセルが配置され、複数のメモリセルは行列状に配置されてメモリセルアレイを構成する。

また、本発明の半導体装置は、メモリセルアレイのワード線方向の周辺部であってメモリセルアレイとワードドライバ回路／ロウデコーダ回路との間に配置されたワード線切り替えスイッチ回路と、メモリセルアレイとセンスアンプ回路／コラムデコーダ回路との間に配置されたビット線切り替えスイッチ回路とを備えており、これが従来の半導体装置と異なる特徴の一つである。ワードドライバ回路およびロウデコーダ回路はワード線切り替えスイッチ回路を介してワード線に接続され、センスアンプ回路およびコラムデコーダ回路はビット線切り替えスイッチ回路を介してビット線に接続される。

センスアンプおよびコラムデコーダ回路は、ビット線を選択し、メモリセルへのデータ書込みおよびメモリセルからのデータ読み出しを行うための回路である。ワードドライバ回路およびロウデコーダ回路は、データの書込みや読み出しの際に、ワード線を選択するための回路である。

さらに、本発明の半導体装置は、メモリセルアレイ外部にワードドライバ回路、ロウデコーダ回路、センスアンプ回路、コラムデコーダ回路等を制御するための制御回路を備えている。以下、本発明の各実施形態について詳細に説明する。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその検査方法について、図面を参照しながら説明する。

図２は、本発明の第１の実施形態に係る半導体装置の回路構成を概略的に示す図である。同図に示すように、本実施形態の半導体装置は、ワード線１０３およびビット線１０４と、ワード線１０３とビット線１０４とが交差する領域に配置されたメモリセル１０２が複数個配置されることで構成されたメモリセルアレイ１０１とを備えている。

また、メモリセルアレイ１０１のワード線方向の周辺部の一方に、ワード線１０３ごとに設けられたトランスファーゲート１０６で構成されたワード線切り替えスイッチ回路１０５が配置され、ワード線切り替えスイッチ回路１０５の外側にワードドライバ回路１２１が配置されている。個々のワード線１０３とワードドライバ回路１２１とは、トランスファーゲート１０６を介して互いに接続される。

また、メモリセルアレイ１０１のワード線方向の他方の周辺部には、ワード線１０３ごとに設けられたトランスファーゲート１１０で構成されたワード線切り替えスイッチ回路１０９が配置されている。さらに、ワード線切り替えスイッチ回路１０９を挟んで、ワード線１０３が一本おきに全て接続されている。すなわち、奇数列目のワード線１０３同士が全て接続されるとともに、偶数列目のワード線１０３同士がすべて接続されている。これに加えて、本実施形態の半導体装置は、奇数列目のワード線１０３に電圧を印加するための入力端子ＷＬＳ０と、偶数列目のワード線１０３に電圧を印加するための入力端子ＷＬＳ１とを備えている。

また、メモリセルアレイ１０１のビット線方向の一方の周辺部には、ビット線１０４ごとに設けられたトランスファーゲート１１４で構成されたビット線切り替えスイッチ回路１１３が配置され、さらに、その外側にセンスアンプ回路１２２が配置されている。個々のビット線１０４とこれに対応するセンスアンプ回路１２２はトランスファーゲート１１４を介して接続される。

また、メモリセルアレイ１０１のビット線方向の他方の周辺部には、ビット線１０４ごとに設けられたトランスファーゲート１１８で構成されたビット線切り替えスイッチ回路１１７が配置されている。さらに、ビット線切り替えスイッチ回路１１７を挟んで、ビット線１０４が一本おきに全て接続されている。すなわち、奇数列目のビット線１０４同士が全て接続されるとともに、偶数行目のビット線１０４同士がすべて接続されている。さらに、本実施形態の半導体装置は、奇数行目のビット線に電圧を印加するための入力端子ＢＬＳ０と、偶数行目のビット線に電圧を印加するための入力端子ＢＬＳ１とを備えている。

さらに、本実施形態の半導体装置は、トランスファーゲート１０６、１１０、１１４、１１８のゲート電圧を制御するために、テスト用端子ＴＥＳＴＳを備えており、トランスファーゲート１０６、１１０、１１４、１１８のゲートに接続されている。ここでは、トランスファーゲート１０６、１１０、１１４、１１８は、Ｎチャンネル型トランジスタおよびＰチャンネル型トランジスタで構成されているが、Ｎチャンネル型トランジスタまたはＰチャンネル型トランジスタのみで構成されていてもよい。

以上のように構成されている半導体装置を用いて、ワード線間の短絡不良、または、ビット線間の短絡不良、または、ワード線−ビット線間の短絡不良を検出する方法を以下に説明する。

ワード線間の短絡不良を検出する場合には、テスターを用いて、まず、ＴＥＳＴＳ端子にＨｉｇｈレベルの電圧を印加する。これにより、トランスファーゲート１０６がオフ状態になり、ワード線１０３とワードドライバ回路１２１とが電気的に切り離される。また、トランスファーゲート１１０がオン状態になり、奇数列目のワード線１０３同士が全て電気的に接続されるとともに、偶数列目のワード線１０３同士が全て電気的に接続される。

次に、ＷＬＳ０端子にＨｉｇｈレベルの電圧、ＷＬＳ１端子にＬｏｗレベルの電圧を印加する。これにより、奇数列目のワード線１０３はすべてＨｉｇｈレベル電位、偶数列目のワード線１０３はすべてＬｏｗレベル電位となり、その結果、隣り合うワード線同士が異なる電位となる。ここで、ＷＬＳ０端子とＷＬＳ１端子との間に流れる電流を測定することにより、互いに隣接するワード線１０３間の短絡不良を検出することができる。すなわち、ワード線１０３間に短絡がなければ電流はほとんど流れないが、短絡があれば短絡箇所を介してＷＬＳ０端子とＷＬＳ１端子との間に電流が流れるため、例えば数マイクロアンペア程度の検査規格値を設定することにより短絡不良の有無を判定することができる。

ビット線間の短絡不良を検出する場合には、テスターを用いて、まず、ＴＥＳＴＳ端子にＨｉｇｈレベルの電圧を印加する。これにより、トランスファーゲート１１４がオフ状態になり、ビット線１０４とセンスアンプ回路１２２が電気的に切り離される。また、トランスファーゲート１１８がオン状態になり、奇数行目のビット線１０４同士が全て電気的に接続されるとともに、偶数行目のビット線１０４同士が全て電気的に接続される。

次に、ＢＬＳ０端子にＨｉｇｈレベルの電圧、ＢＬＳ１端子にＬｏｗレベルの電圧を印加する。これにより、奇数行目のビット線１０４はすべてＨｉｇｈレベル電位、偶数行目のビット線１０４はすべてＬｏｗレベル電位となり、その結果、隣り合うビット線同士が異なる電位となる。ここで、ＢＬＳ０端子とＢＬＳ１端子の間に流れる電流を測定することにより、ビット線１０４間の短絡不良を検出することができる。すなわち、ビット線１０４間に短絡がなければ電流はほとんど流れないが、短絡があれば短絡箇所を介してＢＬＳ０端子とＢＬＳ１端子の間に電流が流れるため、例えば数マイクロアンペア程度の検査規格値を設定することによりビット線１０４間の短絡不良の有無を判定することができる。

ワード線−ビット線間の上下層間の短絡不良を検出する場合には、テスターを用いて、まず、ＴＥＳＴＳ端子にＨｉｇｈレベルの電圧を印加する。これにより、トランスファーゲート１０６、１１４がオフ状態になり、ワード線１０３とワードドライバ回路１２１とが電気的に切り離されるとともに、ビット線１０４とセンスアンプ回路１２２とが電気的に切り離される。また、トランスファーゲート１１０、１１８がオン状態になり、奇数列目のワード線１０３同士、偶数列目のワード線１０３同士、奇数行のビット線１０４同士、および偶数行のビット線１０４同士がそれぞれ電気的に接続される。

次に、ＷＬＳ０およびＷＬＳ１端子にＨｉｇｈレベルの電圧、ＢＬＳ０端子およびＢＬＳ１端子にＬｏｗレベルの電圧を印加する。これにより、ワード線１０３はすべてＨｉｇｈレベル電位、ビット線１０４はすべてＬｏｗレベル電位となり、その結果、ワード線１０３とビット線１０４とが異なる電位となる。ここで、ＷＬＳ０端子、ＷＬＳ１端子とＢＬＳ０端子、ＢＬＳ１端子との間に流れる電流を測定することにより、ワード線−ビット線間の上下層間の短絡不良を検出することができる。すなわち、ワード線−ビット線間に短絡がなければ電流はほとんど流れないが、短絡があれば短絡箇所を介してＷＬＳ０端子、ＷＬＳ１端子とＢＬＳ０端子、ＢＬＳ１端子の間に電流が流れるため、例えば数マイクロアンペア程度の検査規格値を設定することによりワード線−ビット線間の短絡の有無を判定することができる。

以上のようにして、メモリセルアレイを有する半導体装置のワード線やビット線が、その製造工程において異物等により短絡した不良を検出することができる。

本実施形態の検査方法によれば、実際の製品でメモリとして動作する回路内での短絡不良を検出することができるので、ＴＥＧを用いた検査方法に比べて、より正確に不良の検出を行うことが可能となる。また、ワード線切り替えスイッチ回路１０５、１０９やビット線切り替えスイッチ回路１１３、１１７、およびＴＥＳＴＳ端子などの端子を設けるには大きな面積が必要ないため、回路面積の増加を抑えることができる。

なお、上述の構成のうち、ワード線１０３間の短絡の有無を検査するための構成（ＷＬＳ０、ＷＬＳ１、およびワード線切り替えスイッチ回路１０５、１０９）またはビット線１０４間の短絡を検査するための構成（ＢＬＳ０、ＢＬＳ１、ビット線切り替えスイッチ回路１１３、１１７）のいずれか一方のみを設けてもよいが、ワード線１０３間の短絡を検査するための構成とビット線１０４間の短絡を検査するための構成の両方を設ければ、ワード線１０３とビット線１０４との短絡不良を検出することもさらに可能となるのでより好ましい。

また、この半導体装置のメモリセルへのデータの書き込みや読み出し機能を実際に使用する場合には、ＴＥＳＴＳ端子にＬｏｗレベルの電圧を印加する。これにより、トランスファーゲート１０６、１１４がオン状態になり、ワード線１０３とワードドライバ回路１２１、およびビット線１０４とセンスアンプ回路１２２とがそれぞれ電気的に接続される。また、トランスファーゲート１１０、１１８がオフ状態になり、個々のワード線１０３同士および個々のビット線１０４同士が全て電気的に切り離される。この状態で、メモリセルへのデータの書き込み、読み出しの通常動作を行うことが可能である。

なお、上述した方法で半導体装置の短絡不良を検出するには、図３に示すフローチャートのように、半導体装置の検査工程全体の中で、機能テスト（Ｓ２０５）よりも先に短絡テスト（Ｓ２０７）を実施するのがよい。

例えば、コンタクトテスト（ステップＳ２０１）およびその結果判定（ステップＳ２０２）、ＤＣテスト（ステップＳ２０３）およびその結果判定（ステップＳ２０４）、上述の短絡／断線テスト（ステップＳ２０７）およびその結果判定（ステップＳ２０８）、機能テスト（ステップＳ２０５）およびその結果判定（ステップＳ２０６）の順で検査を行う。

一般的に、半導体装置の機能テストにかかる時間は、検査工程全体にかかる時間の多くを占めているのに対し、ステップＳ２０７における短絡テストはＤＣ測定であるため測定時間は短い。半導体装置の種類、検査の内容により検査工程の時間は異なるが、例えば、１チップ当たりの全検査時間が数秒から数十秒であるのに対し、そのうち５割から８割程度を機能テストの時間が、残りをコンタクトテスト、ＤＣテストの時間が占めている。従って、ステップＳ２０５における機能テストよりも先にステップＳ２０７における短絡テストを実施することにより、短絡不良があった場合に機能テストを行う必要がなくなり、検査時間を短縮することができるとともに、製造コストを抑えることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置およびその検査方法について、図面を参照しながら説明する。

図４は、本発明の第２の実施形態に係る半導体装置の回路構成を概略的に示す図である。同図に示すように、本実施形態の半導体装置は、ワード線１０３およびビット線１０４と、ワード線１０３とビット線１０４とが交差する領域に配置されたメモリセル１０２が複数個配置されることで構成されたメモリセルアレイ１０１とを備えている。

また、メモリセルアレイ１０１のワード線方向の周辺部の一方に、ワード線１０３ごとに設けられたトランスファーゲート１０６で構成されたワード線切り替えスイッチ回路１０５が配置され、ワード線切り替えスイッチ回路１０５の外側にワードドライバ回路１２１が配置されている。個々のワード線１０３とワードドライバ回路１２１とは、第１の実施形態と同様にトランスファーゲート１０６を介して互いに接続される。

本実施形態の半導体装置は、メモリセルアレイ１０１のワード線方向の周辺部の一方であってメモリセルアレイ１０１とワード線切り替えスイッチ回路１０５との間の領域に設けられ、複数のトランスファーゲート１０８で構成されたワード線切り替えスイッチ回路１０７と、メモリセルアレイ１０１のワード線方向の周辺部の他方に設けられ、複数のトランスファーゲート１１２で構成されたワード線切り替えスイッチ回路１１１と、ワード線切り替えスイッチ回路１０５、１１１のゲートに接続され、これらのスイッチ回路の動作を制御するためのテスト用端子ＴＥＳＴＯと、電圧入力端子ＷＬＯ０、ＷＬＯ１とを備えていることを特徴とする。

ｎを正の整数とすると、トランスファーゲート１０８は、（２ｎ−１）列目のワード線１０３の一方の端部と２ｎ列目のワード線１０３の一方の端部との間に配置されている。また、トランスファーゲート１１２は、２ｎ列目のワード線１０３の他方の端部と（２ｎ＋１）列目のワード線１０３の他方の端部との間に配置されている。この構成により、トランスファーゲート１０８、１１２を介して全列のワード線１０３が互いに接続できるようになり、トランスファーゲート１０８、１１２がオン状態の期間には、ワード線１０３はメモリセルアレイ１０１内を蛇行しながら列方向に延びる一本の配線と見なせるようになる。さらに、電圧入力端子ＷＬＯ０、ＷＬＯ１は、全行のワード線１０３が接続されてなる配線の一方および他方の端部にそれぞれ接続されている。

また、メモリセルアレイ１０１のビット線方向の周辺部の一方に、ビット線１０４ごとに設けられたトランスファーゲート１１４で構成されたビット線切り替えスイッチ回路１１３が配置され、ビット線切り替えスイッチ回路１１３の外側にセンスアンプ回路１２２が配置されている。個々のビット線１０４とセンスアンプ回路１２２とは、第１の実施形態と同様にトランスファーゲート１１４を介して互いに接続される。

本実施形態の半導体装置のもう一つの特徴は、メモリセルアレイ１０１のビット線方向の周辺部の一方であってメモリセルアレイ１０１とビット線切り替えスイッチ回路１１３との間の領域に設けられ、複数のトランスファーゲート１１６で構成されたビット線切り替えスイッチ回路１１５と、メモリセルアレイ１０１のビット線方向の周辺部の他方に設けられ、複数のトランスファーゲート１２０で構成されたビット線切り替えスイッチ回路１１９と、電圧入力端子ＢＬＯ０、ＢＬＯ１とを備えていることである。また、テスト用端子ＴＥＳＴＯは、ビット線切り替えスイッチ回路１１３、１１９のゲートに接続され、これらのスイッチ回路の動作を制御するための電圧を受けるための端子にもなっている。

また、ｍを正の整数とすると、トランスファーゲート１２０は、（２ｍ−１）行目のビット線１０４の一方の端部と２ｍ行目のビット線１０４の一方の端部との間に配置されている。また、トランスファーゲート１１６は、２ｍ行目のビット線１０４の他方の端部と（２ｍ＋１）行目のワード線１０３の他方の端部との間に配置されている。この構成により、トランスファーゲート１２０、１１６を介して全行のビット線１０４が互いに接続できるようになり、トランスファーゲート１２０、１１６がオン状態の期間には、ビット線１０４はメモリセルアレイ１０１内を蛇行しながら行方向に延びる一本の配線と見なせるようになる。さらに、電圧入力端子ＢＬＯ０、ＢＬＯ１は、全行のビット線１０４が接続されてなる配線の一方および他方の端部にそれぞれ接続されている。

図４に示す例では、トランスファーゲート１０８、１１２、１１６、１２０は、Ｎチャンネル型トランジスタおよびＰチャンネル型トランジスタで構成されているが、Ｎチャンネル型トランジスタ、または、Ｐチャンネル型トランジスタのみで構成されていてもよい。

以上のように構成されている半導体装置を用いて、ワード線の断線不良、または、ビット線の断線不良を検出する方法を以下に説明する。

まず、ワード線の断線不良を検出する場合には、テスターを用いてＴＥＳＴＯ端子にＨｉｇｈレベルの電圧を印加する。これにより、トランスファーゲート１０６がオフ状態になり、ワード線１０３とワードドライバ回路１２１とが電気的に切り離される。また、トランスファーゲート１０８、１１２がオン状態になり、隣り合うワード線１０３同士が接続され、ワード線１０３はメモリセルアレイ１０１内を蛇行しながら列方向に延びる一本の配線と見なせるようになる。

次に、ＷＬＯ０端子にＨｉｇｈレベルの電圧、ＷＬＯ１端子にＬｏｗレベルの電圧を印加する。これにより、全列のワード線１０３が接続されることで形成された配線の一方の端部はＨｉｇｈレベル電位、他方の端部はＬｏｗレベル電位となり、その結果、電気的に接続されたワード線１０３全体の両端部が異なる電位となる。ここで、ＷＬＯ０端子とＷＬＯ１端子の間に流れる電流を測定することにより、ワード線１０３の断線不良を検出することができる。すなわち、ワード線１０３に断線がなければある一定値の電流が流れ、断線があればＷＬＯ０端子とＷＬＯ１端子の間に電流がほとんど流れないため、例えば数マイクロアンペア程度の検査規格値を設定することにより断線不良の有無を判定することができる。

また、ビット線の断線不良を検出する場合には、テスターを用いて、まず、ＴＥＳＴＯ端子にＨｉｇｈレベルの電圧を印加する。これにより、トランスファーゲート１１４がオフ状態になり、ビット線１０４とセンスアンプ回路１２２とが電気的に切り離される。また、トランスファーゲート１１６、１２０がオン状態になり、隣り合うビット線１０４同士が互いに接続され、ビット線１０４は、メモリセルアレイ１０１内を蛇行しながら行方向に延びる一本の配線と見なせるようになる。

次に、ＢＬＯ０端子にＨｉｇｈレベルの電圧、ＢＬＯ１端子にＬｏｗレベルの電圧を印加する。これにより、全行のビット線１０４が接続されることで形成された配線の一方の端部はＨｉｇｈレベル電位、他方の端部はＬｏｗレベル電位となり、その結果、電気的に接続されたビット線１０４の両端部が異なる電位となる。ここで、ＢＬＯ０端子とＢＬＯ１端子との間に流れる電流を測定することにより、ビット線１０４の断線不良を検出することができる。すなわち、ビット線１０４に断線がなければＢＬＯ０端子とＢＬＯ１端子との間にある一定値の電流が流れ、断線があればＢＬＯ０端子とＢＬＯ１端子との間に電流がほとんど流れないため、例えば数マイクロアンペア程度の検査規格値を設定することにより断線不良の有無を判定することができる。

以上のようにして、メモリセルアレイを有する半導体装置のワード線やビット線が、その製造工程において異物等により断線する不良を検出することができる。

一方、半導体装置のメモリセルへのデータの書き込み機能や、メモリセルからのデータの読み出し機能を実際に使用する場合には、ＴＥＳＴＯ端子にＬｏｗレベルの電圧を印加する。これにより、トランスファーゲート１０６および１１４がオン状態になり、ワード線１０３とワードドライバ回路１２１およびビット線１０４とセンスアンプ回路１２２が電気的に接続される。また、トランスファーゲート１０８、１１２、１１６、１２０がオフ状態になり、隣り合うワード線およびビット線同士が全て電気的に切り離される。この状態で、メモリセルへのデータの書き込み、読み出しの通常動作を行うことが可能である。

本実施形態の検査方法によれば、実際の製品でメモリとして動作する回路内での短絡不良を検出することができるので、ＴＥＧを用いた検査方法に比べて、より正確に不良の検出を行うことが可能となる。また、ワード線切り替えスイッチ回路１０５、１１１やビット線切り替えスイッチ回路１１３、１１９、およびＴＥＳＴＯ端子などの端子を設けるには大きな面積が必要ないため、回路面積の増加を抑えることができる。

なお、本実施形態の半導体装置において断線不良を検出するには、図３に示すように、半導体装置の検査工程全体の中で、ステップＳ２０５における機能テストよりも先にステップＳ２０７における断線テストを実施するのが特に好ましい。一般的に、半導体装置の機能テスト（ステップＳ２０５）にかかる時間は、検査工程全体にかかる時間の多くを占めるのに対し、断線テスト（ステップＳ２０７）はＤＣ測定であるため測定時間が短い。半導体装置の種類、検査の内容により検査工程の時間は異なるが、例えば、１チップ当たりの全検査時間が数秒から数十秒であるのに対し、そのうち５割から８割程度を機能テストの時間が、残りをコンタクトテスト、ＤＣテストの時間が占めている。従って、機能テストよりも先に上述の断線テストを実施することにより、断線不良があった場合に機能テストを行う必要がなくなり、検査時間を短縮することができ、製造コストの低減を図ることができる。

なお、以上では本実施形態の半導体装置において断線不良を検出する方法を説明したが、ワード線切り替えスイッチ回路１０５およびビット線切り替えスイッチ回路１１３をオフ状態に、ワード線切り替えスイッチ回路１１１およびビット線切り替えスイッチ回路１１９をオン状態にし、ＷＬＯ０端子とＷＬＯ１端子とを同電位（例えばＨｉｇｈ）、ＢＬＯ０端子とＢＬＯ１端子とを互いに同電位であってＷＬＯ０端子およびＷＬＯ１端子と異なる電位（例えばＬｏｗ）とすることで、ワード線１０３とビット線１０４との間の短絡不良の有無を検出することもできる。ワード線１０３全体が例えばＨｉｇｈレベル、ビット線１０４全体が例えばＬｏｗレベルとなるので、ワード線１０３−ビット線１０４間に短絡不良が発生していればＷＬＯ０端子およびＷＬＯ１端子とＢＬＯ０端子およびＢＬＯ１端子との間に電流が流れ、短絡不良が発生していなければＷＬＯ０端子およびＷＬＯ１端子とＢＬＯ０端子およびＢＬＯ１端子との間に電流が流れないため、所定の検査規格値を設定することにより、短絡不良の有無を判定することができる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置およびその検査方法について、図面を参照しながら説明する。

図５は本発明の第３の実施形態に係る半導体装置の回路構成を概略的に示す図である。同図に示すように、本実施形態の半導体装置は、第１の実施形態の半導体装置におけるワード線切り替えスイッチ回路およびビット線切り替えスイッチ回路と、第２の実施形態の半導体装置におけるワード線切り替えスイッチ回路およびビット線切り替えスイッチ回路の両方を備えている。また、本実施形態の半導体装置には、テスト用端子ＴＥＳＴＳ、ＴＥＳＴＯと、ＷＬＳ０端子、ＷＬＳ１端子、ＷＬＯ０端子、ＷＬＯ１端子、ＢＬＳ０端子、ＢＬＳ１端子、ＢＬＯ０端子、およびＢＬＯ１端子が設けられている。

これにより、先に説明した手法と同様の手法を用いて、ワード線１０３またはビット線１０４の短絡不良および断線不良の両方を検出することができる。すなわち、ＴＥＳＴＳ端子にＨｉｇｈレベルの電圧を印加した状態で、ＷＬＳ０端子とＷＬＳ１端子の間に流れる電流値を測定することにより、ワード線１０３間の短絡不良を検出し、ＢＬＳ０端子とＢＬＳ１端子の間に流れる電流値を測定することにより、ビット線１０４間の短絡不良を検出する。なお、短絡不良の検出期間中はＴＥＳＴＯ端子にＬｏｗレベルの電圧を印加してトランスファーゲート１０８、１１２、１１６、１２０はオフ状態にしておく。

また、ＴＥＳＴＯ端子にＨｉｇｈレベルの電圧を、ＴＥＳＴＳ端子にＬｏｗレベルの電圧をそれぞれ印加した状態で、ＷＬＯ０端子とＷＬＯ１端子との間に流れる電流値を測定することにより、ワード線の断線不良を検出することができ、ＢＬＯ０端子とＢＬＯ１端子との間に流れる電流値を測定することにより、ビット線の断線不良を検出することができる。

本実施形態の半導体装置では、ワード線およびビット線の短絡不良と断線不良とを同じテスターを用いて検査できるため、より効率良く検査を行うことができる。

また、この半導体装置のメモリセルへのデータの書き込みや読み出し機能を実際に使用する場合には、ＴＥＳＴＳ端子およびＴＥＳＴＯ端子の両方にＬｏｗレベルの電圧を印加する。これにより、トランスファーゲート１０６、１１４がオン状態になり、ワード線１０３とワードドライバ回路１２１およびビット線１０４とセンスアンプ回路１２２が電気的に接続される。また、トランスファーゲート１０８、１１０、１１２、１１６、１１８、１２０がオフ状態になり、隣り合うワード線１０３同士が全て電気的に切り離されるとともに、隣り合うビット線１０４同士が全て電気的に切り離される。この状態で、メモリセルへのデータの書き込み、読み出しの通常動作を行うことが可能である。

以上で説明したように、本発明に係る半導体装置の検査方法は、ワード線およびビット線を有する半導体記憶装置の製造工程において広く利用される。また、本発明の半導体装置は、種々の電子機器における記憶装置として広く利用される。

本発明の半導体装置の回路ブロック構成を示す概略図である。本発明の第１の実施形態に係る半導体装置の回路構成を概略的に示す図である。第１の実施形態に係る半導体装置の検査方法を示すフローチャートである。本発明の第２の実施形態に係る半導体装置の回路構成を概略的に示す図である。本発明の第３の実施形態に係る半導体装置の回路構成を概略的に示す図である。従来の半導体装置の回路ブロック構成を示す概略図である。半導体装置の従来の検査方法を示すフローチャートである。

符号の説明

１０１メモリセルアレイ
１０２メモリセル
１０３ワード線
１０４ビット線
１０５、１０７、１１１、１０９ワード線切り替えスイッチ回路
１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０トランスファーゲート
１１３、１１５、１１７、１１９ビット線切り替えスイッチ回路
１２１ワードドライバ回路
１２２センスアンプ回路

Claims

列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、
前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第１のスイッチ回路と、
前記複数のワード線のうち奇数列目のワード線に電圧を印加するための第１の電圧入力端子と、
前記複数のワード線のうち偶数列目のワード線に、前記第１の電圧入力端子とは異なる電圧を印加するための第２の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数列目のワード線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数列目のワード線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、
前記第１のスイッチ回路および前記第２のスイッチ回路に制御電圧を印加するためのテスト用端子とを備えている半導体装置。
列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、
前記複数のビット線の各々と前記センスアンプ回路とを電気的に導通させる第１のスイッチ回路と、
前記複数のビット線のうち奇数行のビット線に電圧を印加するための第１の電圧入力端子と、
前記複数のビット線のうち偶数行のビット線に、前記第１の電圧入力端子とは異なる電圧を印加するための第２の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数行のビット線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数行のビット線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、
前記第１のスイッチ回路および前記第２のスイッチ回路に制御電圧を印加するためのテスト用端子とを備えている半導体装置。
前記第２のスイッチ回路は、前記第１のスイッチ回路がオフ状態の期間にオン状態となるよう制御されることを特徴とする請求項１または２に記載の半導体装置。
列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、
前記メモリセルアレイの周辺部に配置され、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、
前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第１のスイッチ回路と、
前記複数のワード線のうち奇数列目のワード線に電圧を印加するための第１の電圧入力端子と、
前記複数のワード線のうち偶数列目のワード線に、前記第１の電圧入力端子と同一の電圧を印加するための第２の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数列目のワード線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数列目のワード線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、
前記複数のビット線の各々と前記センスアンプ回路とを電気的に接続する第３のスイッチ回路と、
前記複数のビット線のうち奇数行のビット線に電圧を印加するための第３の電圧入力端子と、
前記複数のビット線のうち偶数行のビット線に、前記第３の電圧入力端子と同一の電圧を印加するための第４の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数行のビット線と前記第３の電圧入力端子とを電気的に接続させるとともに、前記偶数行のビット線と前記第４の電圧入力端子とを電気的に接続させる第４のスイッチ回路と、
前記第１、第２、第３および第４のスイッチ回路に制御電圧を印加するためのテスト用端子とを備えている半導体装置。
前記第２のスイッチ回路は、前記第１のスイッチ回路がオフ状態の期間にオン状態となるよう制御され、
前記第４のスイッチ回路は、前記第３のスイッチ回路がオフ状態の期間にオン状態となるよう制御されていることを特徴とする請求項４に記載の半導体装置。
前記第１のスイッチ回路および前記第２のスイッチ回路はそれぞれ前記各ワード線ごとに設けられたトランスファーゲートで構成されていることを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体装置。
列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、
前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第１のスイッチ回路と、
前記第１のスイッチ回路に制御電圧を印加するためのテスト用端子と、
ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ列目のワード線の一端とを電気的に接続する第２のスイッチ回路と、
２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端とを電気的に接続する第３のスイッチ回路と、
前記第２のスイッチ回路および前記第３のスイッチ回路を介して前記複数のワード線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のワード線の両端に電圧を印加するための第１の電圧入力端子および第２の電圧入力端子とを備えている半導体装置。
前記第２のスイッチ回路および前記第３のスイッチ回路は、前記第１のスイッチ回路がオフ状態の期間にオン状態となるよう制御されていることを特徴とする請求項７に記載の半導体装置。
ｍを正の整数とするとき、（２ｍ−１）行目のビット線の一端と２ｍ行目のビット線の一端とを電気的に接続する第４のスイッチ回路と、
２ｍ行目のビット線の他端と（２ｍ＋１）行目のビット線の他端とを電気的に接続する第５のスイッチ回路と、
前記第４のスイッチ回路および前記第５のスイッチ回路を介して前記複数のビット線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のビット線の両端に電圧を印加するための第３の電圧入力端子および第４の電圧入力端子とをさらに備えていることを特徴とする請求項７または８に記載の半導体装置。
列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、
前記複数のビット線の各々と前記センスアンプ回路とを電気的に導通させる第１のスイッチ回路と、
前記第１のスイッチ回路に制御電圧を印加するためのテスト用端子と、
ｍを正の整数とするとき、（２ｍ−１）行目のビット線の一端と２ｍ行目のビット線の一端とを電気的に接続する第２のスイッチ回路と、
２ｍ行目のビット線の他端と（２ｍ＋１）行目のビット線の他端とを電気的に接続する第３のスイッチ回路と、
前記第２のスイッチ回路および前記第３のスイッチ回路を介して前記複数のビット線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のビット線の両端に電圧を印加するための第１の電圧入力端子および第２の電圧入力端子とを備えている半導体装置。
列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、
前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第１のスイッチ回路と、
前記複数のワード線のうち奇数列目のワード線に電圧を印加するための第１の電圧入力端子と、
前記複数のワード線のうち偶数列目のワード線に、前記第１の電圧入力端子とは異なる電圧を印加するための第２の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数列目のワード線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数列目のワード線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、
前記第１のスイッチ回路および前記第２のスイッチ回路に制御電圧を印加するためのテスト用端子と、
ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ列目のワード線の一端とを電気的に接続する第３のスイッチ回路と、
２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端とを電気的に接続する第４のスイッチ回路と、
前記第３のスイッチ回路および前記第４のスイッチ回路に制御電圧を印加するための第２のテスト用端子と、
前記第３のスイッチ回路および前記第４のスイッチ回路を介して前記複数のワード線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のワード線の両端に電圧を印加するための第３の電圧入力端子および第４の電圧入力端子とを備えている半導体装置。
前記メモリセルアレイの周辺部に配置され、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、
前記複数のビット線の各々と前記センスアンプ回路とを電気的に導通させ、前記テスト用端子に印加される電圧により制御される第５のスイッチ回路と、
前記複数のビット線のうち奇数行のビット線に電圧を印加するための第５の電圧入力端子と、
前記複数のビット線のうち偶数行のビット線に、前記第５の電圧入力端子とは異なる電圧を印加するための第６の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数行のビット線と前記第５の電圧入力端子とを電気的に接続させるとともに、前記偶数行のビット線と前記第６の電圧入力端子とを電気的に接続させる第６のスイッチ回路とをさらに備えていることを特徴とする請求項１１に記載の半導体装置。
ｍを正の整数とするとき、（２ｍ−１）行目のビット線の一端と２ｍ行目のビット線の一端とを電気的に接続する第７のスイッチ回路と、
２ｍ行目のビット線の他端と（２ｍ＋１）行目のビット線の他端とを電気的に接続する第８のスイッチ回路と、
前記第７のスイッチ回路および前記第８のスイッチ回路を介して前記複数のビット線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のビット線の両端に電圧を印加するための第７の電圧入力端子および第８の電圧入力端子とをさらに備えていることを特徴とする請求項１１または１２に記載の半導体装置。
列方向に延伸する複数のワード線と、
行方向に延伸し、前記複数のワード線と交差する複数のビット線と、
前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、
前記メモリセルアレイの周辺部に配置され、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、
前記複数のビット線の各々と前記センスアンプ回路とを電気的に導通させる第１のスイッチ回路と、
前記複数のビット線のうち奇数行のビット線に電圧を印加するための第１の電圧入力端子と、
前記複数のビット線のうち偶数行のビット線に、前記第１の電圧入力端子とは異なる電圧を印加するための第２の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数行のビット線と前記第１の電圧入力端子とを電気的に接続させるとともに、前記偶数行のビット線と前記第２の電圧入力端子とを電気的に接続させる第２のスイッチ回路と、
前記第１のスイッチ回路および前記第２のスイッチ回路に制御電圧を印加するためのテスト用端子と、
ｍを正の整数とするとき、（２ｍ−１）行目のビット線の一端と２ｍ行目のビット線の一端とを電気的に接続する第３のスイッチ回路と、
２ｍ行目のビット線の他端と（２ｍ＋１）行目のビット線の他端とを電気的に接続する第４のスイッチ回路と、
前記第３のスイッチ回路および前記第４のスイッチ回路を介して前記複数のビット線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のビット線の両端に電圧を印加するための第３の電圧入力端子および第４の電圧入力端子とをさらに備えている半導体装置。
前記メモリセルアレイの周辺部に配置され、前記複数のワード線を駆動するワードドライバ回路と、
前記メモリセルアレイの周辺部に配置され、前記各ワード線と前記ワードドライバ回路とを電気的に接続する第５のスイッチ回路と、
前記複数のワード線のうち奇数列目のワード線に電圧を印加するための第５の電圧入力端子と、
前記複数のワード線のうち偶数列目のワード線に、前記第５の電圧入力端子とは異なる電圧を印加するための６の電圧入力端子と、
前記メモリセルアレイの周辺部に配置され、前記奇数列目のワード線と前記第５の電圧入力端子とを電気的に接続させるとともに、前記偶数列目のワード線と前記第６の電圧入力端子とを電気的に接続させる第６のスイッチ回路と、
前記第５のスイッチ回路および前記第６のスイッチ回路に制御電圧を印加するための第２のテスト用端子とを備えている請求項１４に記載の半導体装置。
ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ列目のワード線の一端とを電気的に接続する第５のスイッチ回路と、
２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端とを電気的に接続する第６のスイッチ回路と、
前記第５のスイッチ回路および前記第６のスイッチ回路に制御電圧を印加するための第２のテスト用端子と、
前記第５のスイッチ回路および前記第６のスイッチ回路を介して前記複数のワード線同士が電気的に接続された場合に、電気的に接続された状態の前記複数のワード線の両端に電圧を印加するための第５の電圧入力端子および第６の電圧入力端子とをさらに備えていることを特徴とする請求項１４に記載の半導体装置。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のワード線を駆動するワードドライバ回路と、前記各ワード線と前記ワードドライバ回路との間に配置される第１のスイッチ回路と、前記複数のワード線のうち奇数列目のワード線に接続された第１の電圧入力端子と、前記複数のワード線のうち偶数列目のワード線に接続された第２の電圧入力端子と、前記奇数列目のワード線と前記第１の電圧入力端子との間に配置されるとともに、前記偶数列目のワード線と前記第２の電圧入力端子との間に配置される第２のスイッチ回路とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にして前記複数のワード線と前記ワードドライバ回路とを電気的に遮断するステップ（ａ）と、
前記ステップ（ａ）の後、前記第１のスイッチ回路をオフ状態にしたまま、前記第２のスイッチをオン状態にすることで、前記偶数列目のワード線同士を互いに導通させるとともに、前記奇数列目のワード線同士を互いに導通させるステップ（ｂ）と、
前記ステップ（ｂ）の後、前記第１のスイッチ回路をオフ状態に保持したまま、前記第１の電圧入力端子と前記第２の電圧入力端子に互いに異なる電圧を印加し、互いに導通された前記偶数列目のワード線と、互いに導通された前記奇数列目のワード線とにそれぞれ異なる電圧を印加するステップ（ｃ）と、
前記ステップ（ｃ）において前記偶数列目のワード線と前記奇数列目のワード線との間の短絡の有無を検査するステップ（ｄ）とを備えている半導体装置の検査方法。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、前記複数のビット線の各々と前記センスアンプ回路との間に配置される第１のスイッチ回路と、前記複数のビット線のうち奇数行のビット線に接続される第１の電圧入力端子と、前記複数のビット線のうち偶数行のビット線に接続される第２の電圧入力端子と、前記奇数行のビット線と前記第１の電圧入力端子との間に配置されるとともに、前記偶数行のビット線と前記第２の電圧入力端子との間に配置される第２のスイッチ回路とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にして前記複数のビット線と前記センスアンプ回路とを電気的に遮断するステップ（ａ）と、
前記ステップ（ａ）の後、前記第１のスイッチ回路をオフ状態にしたまま、前記第２のスイッチ回路をオン状態にすることで、前記偶数行のビット線同士を互いに導通させるとともに、前記奇数行のビット線同士を互いに導通させるステップ（ｂ）と、
前記ステップ（ｂ）の後、前記第１のスイッチ回路をオフ状態に保持したまま、前記第１の電圧入力端子と前記第２の電圧入力端子に互いに異なる電圧を印加し、互いに導通された前記偶数行のビット線と、互いに導通された前記奇数行のビット線とにそれぞれ異なる電圧を印加するステップ（ｃ）と、
前記ステップ（ｃ）において前記偶数行のビット線と前記奇数行のビット線との間の短絡の有無を検査するステップ（ｄ）とを備えている半導体装置の検査方法。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のワード線を駆動するワードドライバ回路と、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、前記各ワード線と前記ワードドライバ回路との間に配置される第１のスイッチ回路と、前記複数のワード線のうち奇数列目のワード線に接続された第１の電圧入力端子と、前記複数のワード線のうち偶数列目のワード線に接続された第２の電圧入力端子と、前記奇数列目のワード線と前記第１の電圧入力端子との間に配置されるとともに、前記偶数列目のワード線と前記第２の電圧入力端子との間に配置される第２のスイッチ回路と、前記複数のビット線の各々と前記センスアンプ回路との間に配置される第３のスイッチ回路と、前記複数のビット線のうち奇数行のビット線に接続される第３の電圧入力端子と、前記複数のビット線のうち偶数行のビット線に接続される第４の電圧入力端子と、前記奇数行のビット線と前記第３の電圧入力端子との間に配置されるとともに、前記偶数行のビット線と前記第４の電圧入力端子との間に配置される第４のスイッチ回路とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にして前記複数のワード線と前記ワードドライバ回路とを電気的に遮断するとともに、前記第３のスイッチ回路をオフ状態にして前記複数のビット線と前記センスアンプ回路とを電気的に遮断するステップ（ａ）と、
前記ステップ（ａ）の後、前記第１のスイッチ回路および前記第３のスイッチ回路をオフ状態にしたまま、前記第２のスイッチおよび前記第４のスイッチ回路をオン状態にすることで、前記偶数列目のワード線同士を互いに導通させるとともに、前記奇数列目のワード線同士を互いに導通させ、前記偶数行のビット線同士を互いに導通させるとともに、前記奇数行のビット線同士を互いに導通させるステップ（ｂ）と、
前記ステップ（ｂ）の後、前記第１のスイッチ回路および前記第３のスイッチ回路をオフ状態に保持したまま、前記第１の電圧入力端子と前記第２の電圧入力端子に互いに等しい電圧を印加し、前記第３の電圧入力端子と前記第４の電圧入力端子には互いに等しく、且つ前記第１の電圧入力端子および前記第２の電圧入力端子とは異なる電圧を印加することで、前記複数のワード線と前記複数のビット線とに相異なる電圧を印加するステップ（ｃ）と、
前記ステップ（ｃ）において前記ワード線と前記ビット線との間の短絡の有無を検査するステップ（ｄ）とを備えている半導体装置の検査方法。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のワード線を駆動するワードドライバ回路と、前記各ワード線と前記ワードドライバ回路との間に配置される第１のスイッチ回路と、ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ列目のワード線の一端との間に配置される第２のスイッチ回路と、２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端との間に配置される第３のスイッチ回路と、前記複数のワード線に接続された第１の電圧入力端子および第２の電圧入力端子とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にした上で前記第２のスイッチ回路および前記第３のスイッチ回路をオン状態にして前記複数のワード線同士を導通させ、導通された前記複数のワード線の一端に接続された前記第１の電圧入力端子と他端に接続された前記第２の電圧入力端子とに相異なる電圧を印加するステップ（ａ）と、
前記ステップ（ａ）において前記第１の電圧入力端子と前記第２の電圧入力端子との間に流れる電流の有無を検出することで前記複数のワード線の断線の有無を検査するステップ（ｂ）とを備えている半導体装置の検査方法。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、前記複数のビット線の各々と前記センスアンプ回路との間に配置される第１のスイッチ回路と、ｍを正の整数とするとき、（２ｍ−１）行目のビット線の一端と２ｍ行目のビット線の一端との間に配置される第２のスイッチ回路と、２ｍ行目のビット線の他端と（２ｍ＋１）行目のビット線の他端と第３のスイッチ回路と、前記複数のビット線に接続された第１の電圧入力端子および第２の電圧入力端子とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にした上で前記第２のスイッチ回路および前記第３のスイッチ回路をオン状態にして前記複数のビット線同士を導通させ、導通された前記複数のビット線の一端に接続された前記第１の電圧入力端子と他端に接続された前記第２の電圧入力端子とに相異なる電圧を印加するステップ（ａ）と、
前記ステップ（ａ）において前記第１の電圧入力端子と前記第２の電圧入力端子との間に流れる電流の有無を検出することで前記複数のビット線の断線の有無を検査するステップ（ｂ）とを備えている半導体装置の検査方法。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のワード線を駆動するワードドライバ回路と、前記各ワード線と前記ワードドライバ回路との間に配置される第１のスイッチ回路と、前記複数のワード線のうち奇数列目のワード線に接続された第１の電圧入力端子と、前記複数のワード線のうち偶数列目のワード線に接続された第２の電圧入力端子と、前記奇数列目のワード線と前記第１の電圧入力端子との間に配置されるとともに、前記偶数列目のワード線と前記第２の電圧入力端子との間に配置される第２のスイッチ回路と、ｎを正の整数とするとき、（２ｎ−１）列目のワード線の一端と２ｎ列目のワード線の一端との間に配置される第３のスイッチ回路と、２ｎ列目のワード線の他端と（２ｎ＋１）列目のワード線の他端との間に配置される第４のスイッチ回路と、前記複数のワード線に接続された第３の電圧入力端子および第４の電圧入力端子とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にして前記複数のワード線と前記ワードドライバ回路とを電気的に遮断するステップ（ａ）と、
前記ステップ（ａ）の後、前記第１のスイッチ回路をオフ状態にしたまま、前記第２のスイッチをオン状態にすることで、前記偶数列目のワード線同士を互いに導通させるとともに、前記奇数列目のワード線同士を互いに導通させるステップ（ｂ）と、
前記ステップ（ｂ）の後、前記第１のスイッチ回路をオフ状態に保持したまま、前記第１の電圧入力端子と前記第２の電圧入力端子に互いに異なる電圧を印加し、互いに導通された前記偶数列目のワード線と、互いに導通された前記奇数列目のワード線とにそれぞれ異なる電圧を印加するステップ（ｃ）と、
前記ステップ（ｃ）において前記偶数列目のワード線と前記奇数列目のワード線との間の短絡の有無を検査するステップ（ｄ）と、
前記第１のスイッチ回路をオフ状態にした上で前記第３のスイッチ回路および前記第４のスイッチ回路をオン状態にして前記複数のワード線同士を導通させ、導通された前記複数のワード線の一端に接続された前記第３の電圧入力端子と他端に接続された前記第４の電圧入力端子とに相異なる電圧を印加するステップ（ｅ）と、
前記ステップ（ｅ）において前記第３の電圧入力端子と前記第４の電圧入力端子との間に流れる電流の有無を検出することで前記複数のワード線の断線の有無を検査するステップ（ｆ）とをさらに備えている半導体装置の検査方法。
列方向に延伸する複数のワード線と、行方向に延伸し、前記複数のワード線と交差する複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々とが交差する領域にそれぞれ配置されたメモリセルが複数個配置されてなるメモリセルアレイと、前記複数のビット線を介して信号を読み出すセンスアンプ回路と、前記複数のビット線の各々と前記センスアンプ回路との間に配置される第１のスイッチ回路と、前記複数のビット線のうち奇数行のビット線に接続される第１の電圧入力端子と、前記複数のビット線のうち偶数行のビット線に接続される第２の電圧入力端子と、前記奇数行のビット線と前記第１の電圧入力端子との間に配置されるとともに、前記偶数行のビット線と前記第２の電圧入力端子との間に配置される第２のスイッチ回路と、ｍを正の整数とするとき、（２ｍ−１）行目のビット線の一端と２ｍ行目のビット線の一端との間に配置される第３のスイッチ回路と、２ｍ行目のビット線の他端と（２ｍ＋１）行目のビット線の他端との間に配置される第４のスイッチ回路と、前記複数のビット線に接続された第３の電圧入力端子および第４の電圧入力端子とを備えている半導体装置の検査方法であって、
前記第１のスイッチ回路をオフ状態にして前記複数のビット線と前記センスアンプ回路とを電気的に遮断するステップ（ａ）と、
前記ステップ（ａ）の後、前記第１のスイッチ回路をオフ状態にしたまま、前記第２のスイッチ回路をオン状態にすることで、前記偶数行のビット線同士を互いに導通させるとともに、前記奇数行のビット線同士を互いに導通させるステップ（ｂ）と、
前記ステップ（ｂ）の後、前記第１のスイッチ回路をオフ状態に保持したまま、前記第１の電圧入力端子と前記第２の電圧入力端子に互いに異なる電圧を印加し、互いに導通された前記偶数行のビット線と、互いに導通された前記奇数行のビット線とにそれぞれ異なる電圧を印加するステップ（ｃ）と、
前記ステップ（ｃ）において前記偶数行のビット線と前記奇数行のビット線との間の短絡の有無を検査するステップ（ｄ）と、
前記第１のスイッチ回路をオフ状態にした上で前記第３のスイッチ回路および前記第４のスイッチ回路をオン状態にして前記複数のビット線同士を導通させ、導通された前記複数のビット線の一端に接続された前記第３の電圧入力端子と他端に接続された前記第４の電圧入力端子とに相異なる電圧を印加するステップ（ｅ）と、
前記ステップ（ｅ）において前記第３の電圧入力端子と前記第４の電圧入力端子との間に流れる電流の有無を検出することで前記複数のビット線の断線の有無を検査するステップ（ｆ）とを備えていることを特徴とする半導体装置の検査方法。