JP2002074993A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
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- G11—INFORMATION STORAGE
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 スタンバイ電流不良等の直流電流不良時にお
ける不良メモリセルを特定して救済することができ、半
導体チップの歩留まりを向上させることができる半導体
集積回路を得る。 【解決手段】 ＳＲＡＭのメモリセル１を構成する２つ
のインバータ回路８，９に対して、製造過程で行うウエ
ハテスト時に、正側電源電圧及び負側電源電圧をそれぞ
れ個別に印加してマイクロショートが発生した不良メモ
リセルの検出を行い、検出した不良メモリセルに対して
配線に挿入されたヒューズを切断することにより正側電
源電圧又は負側電源電圧の印加を遮断すると共に、不良
メモリセルをメモリセルアレイ内にあらかじめ設けた冗
長メモリセルに置き換えるようにした。
ける不良メモリセルを特定して救済することができ、半
導体チップの歩留まりを向上させることができる半導体
集積回路を得る。 【解決手段】 ＳＲＡＭのメモリセル１を構成する２つ
のインバータ回路８，９に対して、製造過程で行うウエ
ハテスト時に、正側電源電圧及び負側電源電圧をそれぞ
れ個別に印加してマイクロショートが発生した不良メモ
リセルの検出を行い、検出した不良メモリセルに対して
配線に挿入されたヒューズを切断することにより正側電
源電圧又は負側電源電圧の印加を遮断すると共に、不良
メモリセルをメモリセルアレイ内にあらかじめ設けた冗
長メモリセルに置き換えるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
を備えた半導体集積回路に関し、特に、メモリセルにお
ける記憶ノードと電源端とのショートを検出して特定
し、歩留まりの向上を図ることができる半導体集積回路
に関する。
を備えた半導体集積回路に関し、特に、メモリセルにお
ける記憶ノードと電源端とのショートを検出して特定
し、歩留まりの向上を図ることができる半導体集積回路
に関する。
【０００２】
【従来の技術】図１６は、半導体集積回路におけるＳＲ
ＡＭのメモリセルの従来例を示した回路図であり、図１
７では、図１６において正側電源端と記憶ノードＢがマ
イクロショートした場合を示し、図１８では、図１６に
おいて記憶ノードＡと負側電源端がマイクロショートし
た場合を示している。半導体集積回路におけるメモリセ
ルの製造過程では、図１７で示しているように、メモリ
セル用の正側電源電圧ＶＣＣＭが印加されるメモリセル
用正側電源端１０１とメモリセル１００における記憶ノ
ードＢとの間で、エッチング残や異物等によってマイク
ロショートが発生する場合がある。該マイクロショート
が発生した部分には高抵抗１０８が形成され、メモリセ
ル用正側電源端１０１と記憶ノードＢとの間が、該高抵
抗１０８で接続されることになる。
ＡＭのメモリセルの従来例を示した回路図であり、図１
７では、図１６において正側電源端と記憶ノードＢがマ
イクロショートした場合を示し、図１８では、図１６に
おいて記憶ノードＡと負側電源端がマイクロショートし
た場合を示している。半導体集積回路におけるメモリセ
ルの製造過程では、図１７で示しているように、メモリ
セル用の正側電源電圧ＶＣＣＭが印加されるメモリセル
用正側電源端１０１とメモリセル１００における記憶ノ
ードＢとの間で、エッチング残や異物等によってマイク
ロショートが発生する場合がある。該マイクロショート
が発生した部分には高抵抗１０８が形成され、メモリセ
ル用正側電源端１０１と記憶ノードＢとの間が、該高抵
抗１０８で接続されることになる。
【０００３】同様に、半導体集積回路におけるメモリセ
ルの製造過程では、図１８で示しているように、接地さ
れたメモリセル用負側電源端１０２とメモリセル１００
における記憶ノードＡとの間で、エッチング残や異物等
によってマイクロショートが発生する場合がある。該マ
イクロショートが発生した部分には高抵抗１０８が形成
され、記憶ノードＡとメモリセル用負側電源端１０２と
の間が、該高抵抗１０８で接続されることになる。
ルの製造過程では、図１８で示しているように、接地さ
れたメモリセル用負側電源端１０２とメモリセル１００
における記憶ノードＡとの間で、エッチング残や異物等
によってマイクロショートが発生する場合がある。該マ
イクロショートが発生した部分には高抵抗１０８が形成
され、記憶ノードＡとメモリセル用負側電源端１０２と
の間が、該高抵抗１０８で接続されることになる。
【０００４】
【発明が解決しようとする課題】ここで、Ｐチャネル形
ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）１０４の
ドレインとＮチャネル形ＭＯＳトランジスタ（以下，Ｎ
ＭＯＳと呼ぶ）１０６のドレインとの接続部をなす記憶
ノードＢの電圧レベルがＬｏｗレベルの場合、図１７で
示しているように、メモリセル用正側電源端１０１から
高抵抗１０８及びＮＭＯＳ１０６を介して接地へ貫通電
流が流れる。該貫通電流は、メモリセルがスタンバイ状
態にあるときにおいても流れることから、ＳＲＡＭが形
成された半導体チップはスタンバイ不良となる。
ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）１０４の
ドレインとＮチャネル形ＭＯＳトランジスタ（以下，Ｎ
ＭＯＳと呼ぶ）１０６のドレインとの接続部をなす記憶
ノードＢの電圧レベルがＬｏｗレベルの場合、図１７で
示しているように、メモリセル用正側電源端１０１から
高抵抗１０８及びＮＭＯＳ１０６を介して接地へ貫通電
流が流れる。該貫通電流は、メモリセルがスタンバイ状
態にあるときにおいても流れることから、ＳＲＡＭが形
成された半導体チップはスタンバイ不良となる。
【０００５】しかし、高抵抗１０８の抵抗値が、ＮＭＯ
Ｓ１０６のオン抵抗値と比較して十分に大きい場合、半
導体チップのファンクション上では特に影響を及ぼさ
ず、半導体チップとして、スタンバイ電流が増加する現
象しか見出すことができない。すなわち、スタンバイ電
流が増加しているメモリセルを特定することができず、
半導体チップが冗長回路を有している場合においても救
済することができず、不良チップとして処理されるとい
う問題があった。
Ｓ１０６のオン抵抗値と比較して十分に大きい場合、半
導体チップのファンクション上では特に影響を及ぼさ
ず、半導体チップとして、スタンバイ電流が増加する現
象しか見出すことができない。すなわち、スタンバイ電
流が増加しているメモリセルを特定することができず、
半導体チップが冗長回路を有している場合においても救
済することができず、不良チップとして処理されるとい
う問題があった。
【０００６】また、ＰＭＯＳ１０３のドレインとＮＭＯ
Ｓ１０５のドレインとの接続部をなす記憶ノードＡの電
圧レベルがＨｉｇｈレベルの場合、図１８で示している
ように、メモリセル用正側電源端１０１からＰＭＯＳ１
０３及び高抵抗１０８を介して接地へ貫通電流が流れ
る。該貫通電流は、メモリセルがスタンバイ状態にある
ときにおいても流れることから、ＳＲＡＭが形成された
半導体チップはスタンバイ不良となる。
Ｓ１０５のドレインとの接続部をなす記憶ノードＡの電
圧レベルがＨｉｇｈレベルの場合、図１８で示している
ように、メモリセル用正側電源端１０１からＰＭＯＳ１
０３及び高抵抗１０８を介して接地へ貫通電流が流れ
る。該貫通電流は、メモリセルがスタンバイ状態にある
ときにおいても流れることから、ＳＲＡＭが形成された
半導体チップはスタンバイ不良となる。
【０００７】しかし、高抵抗１０８の抵抗値が、ＰＭＯ
Ｓ１０３のオン抵抗値と比較して十分に大きい場合、半
導体チップのファンクション上では特に影響を及ぼさ
ず、半導体チップとして、スタンバイ電流が増加する現
象しか見出すことができない。すなわち、スタンバイ電
流が増加しているメモリセルを特定することができず、
半導体チップが冗長回路を有している場合においても救
済することができず、不良チップとして処理されるとい
う問題があった。
Ｓ１０３のオン抵抗値と比較して十分に大きい場合、半
導体チップのファンクション上では特に影響を及ぼさ
ず、半導体チップとして、スタンバイ電流が増加する現
象しか見出すことができない。すなわち、スタンバイ電
流が増加しているメモリセルを特定することができず、
半導体チップが冗長回路を有している場合においても救
済することができず、不良チップとして処理されるとい
う問題があった。
【０００８】一方、図１９で示すように、メモリセルア
レイ１２３用の各電源パッド１１１，１１２と周辺回路
１２１，１２２用の各電源パッド１１３，１１４を設け
ることによって、例えばスタンバイ電流不良が周辺回路
１２１，１２２に起因するものなのか、メモリセルアレ
イ１２３に起因するものなのかを判別することができ、
プロセスの改善を図る点で効果があった。しかし、メモ
リセルアレイ１２３に起因したスタンバイ電流不良があ
った場合、図１９で示したような構成ではメモリセルア
レイ１２３におけるどのメモリセルが原因で不良になっ
たのかを特定することは困難であり、従って冗長回路を
用いて救済することができなかった。
レイ１２３用の各電源パッド１１１，１１２と周辺回路
１２１，１２２用の各電源パッド１１３，１１４を設け
ることによって、例えばスタンバイ電流不良が周辺回路
１２１，１２２に起因するものなのか、メモリセルアレ
イ１２３に起因するものなのかを判別することができ、
プロセスの改善を図る点で効果があった。しかし、メモ
リセルアレイ１２３に起因したスタンバイ電流不良があ
った場合、図１９で示したような構成ではメモリセルア
レイ１２３におけるどのメモリセルが原因で不良になっ
たのかを特定することは困難であり、従って冗長回路を
用いて救済することができなかった。
【０００９】一方、特開平８−４５２９９号公報では、
半導体記憶装置及びメモリセルのＤＣ電流不良検出方法
が開示されており、特開平８−１３８３９９号公報で
は、スタンバイ電流不良等に対する救済を目的とした半
導体装置が開示されている。しかし、該各公報は、不良
メモリセルを特定して救済する方法を示したものではな
く、本発明と異なるものである。
半導体記憶装置及びメモリセルのＤＣ電流不良検出方法
が開示されており、特開平８−１３８３９９号公報で
は、スタンバイ電流不良等に対する救済を目的とした半
導体装置が開示されている。しかし、該各公報は、不良
メモリセルを特定して救済する方法を示したものではな
く、本発明と異なるものである。
【００１０】本発明は、上記のような問題を解決するた
めになされたものであり、スタンバイ電流不良等の直流
電流不良時における不良メモリセルを特定して救済する
ことができ、半導体チップの歩留まりを向上させること
ができる半導体集積回路を得ることを目的とする。
めになされたものであり、スタンバイ電流不良等の直流
電流不良時における不良メモリセルを特定して救済する
ことができ、半導体チップの歩留まりを向上させること
ができる半導体集積回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路は、ＳＲＡＭのメモリセルで構成されたメモリセ
ルアレイを有する半導体集積回路において、各メモリセ
ルは、テスト時に所定の第１正側電源電圧が印加される
第１正側電源端と、テスト時に所定の第２正側電源電圧
が印加される第２正側電源端と、所定の負側電源電圧が
印加される負側電源端と、第１正側電源端及び負側電源
端に印加される各電源電圧を電源とする第１インバータ
回路と、第２正側電源端及び負側電源端に印加される各
電源電圧を電源とする第２インバータ回路とを備えるも
のである。
積回路は、ＳＲＡＭのメモリセルで構成されたメモリセ
ルアレイを有する半導体集積回路において、各メモリセ
ルは、テスト時に所定の第１正側電源電圧が印加される
第１正側電源端と、テスト時に所定の第２正側電源電圧
が印加される第２正側電源端と、所定の負側電源電圧が
印加される負側電源端と、第１正側電源端及び負側電源
端に印加される各電源電圧を電源とする第１インバータ
回路と、第２正側電源端及び負側電源端に印加される各
電源電圧を電源とする第２インバータ回路とを備えるも
のである。
【００１２】また、この発明に係る半導体集積回路は、
通常動作時には、上記第１正側電源端及び第２正側電源
端に所定の正側電源電圧がそれぞれ印加されるようにし
た。
通常動作時には、上記第１正側電源端及び第２正側電源
端に所定の正側電源電圧がそれぞれ印加されるようにし
た。
【００１３】また、この発明に係る半導体集積回路は、
各メモリセルに、第１インバータ回路及び第２インバー
タ回路を形成する各ＭＯＳトランジスタに対するＮウェ
ル電圧が印加されるＮウェル電圧入力端を備えるように
してもよい。
各メモリセルに、第１インバータ回路及び第２インバー
タ回路を形成する各ＭＯＳトランジスタに対するＮウェ
ル電圧が印加されるＮウェル電圧入力端を備えるように
してもよい。
【００１４】また、この発明に係る半導体集積回路は、
具体的には、上記Ｎウェル電圧入力端には、テスト時に
第１正側電源電圧と第２正側電源電圧のいずれか大きい
方の電圧が印加されるものである。
具体的には、上記Ｎウェル電圧入力端には、テスト時に
第１正側電源電圧と第２正側電源電圧のいずれか大きい
方の電圧が印加されるものである。
【００１５】この発明に係る半導体集積回路は、ＳＲＡ
Ｍのメモリセルで構成されたメモリセルアレイを有する
半導体集積回路において、各メモリセルは、所定の正側
電源電圧が印加される正側電源端と、テスト時に所定の
第１負側電源電圧が印加される第１負側電源端と、テス
ト時に所定の第２負側電源電圧が印加される第２負側電
源端と、正側電源端及び第１負側電源端に印加される各
電源電圧を電源とする第１インバータ回路と、正側電源
端及び第２負側電源端に印加される各電源電圧を電源と
する第２インバータ回路とを備えるものである。
Ｍのメモリセルで構成されたメモリセルアレイを有する
半導体集積回路において、各メモリセルは、所定の正側
電源電圧が印加される正側電源端と、テスト時に所定の
第１負側電源電圧が印加される第１負側電源端と、テス
ト時に所定の第２負側電源電圧が印加される第２負側電
源端と、正側電源端及び第１負側電源端に印加される各
電源電圧を電源とする第１インバータ回路と、正側電源
端及び第２負側電源端に印加される各電源電圧を電源と
する第２インバータ回路とを備えるものである。
【００１６】また、この発明に係る半導体集積回路は、
通常動作時には、上記第１負側電源端及び第２負側電源
端に所定の負側電源電圧がそれぞれ印加されるようにし
た。
通常動作時には、上記第１負側電源端及び第２負側電源
端に所定の負側電源電圧がそれぞれ印加されるようにし
た。
【００１７】また、この発明に係る半導体集積回路は、
各メモリセルに、第１インバータ回路及び第２インバー
タ回路を形成する各ＭＯＳトランジスタに対するＰウェ
ル電圧が印加されるＰウェル電圧入力端を備えるように
してもよい。
各メモリセルに、第１インバータ回路及び第２インバー
タ回路を形成する各ＭＯＳトランジスタに対するＰウェ
ル電圧が印加されるＰウェル電圧入力端を備えるように
してもよい。
【００１８】また、この発明に係る半導体集積回路は、
具体的には、上記Ｐウェル電圧入力端には、テスト時に
第１負側電源電圧と第２負側電源電圧のいずれか小さい
方の電圧が印加されるものである。
具体的には、上記Ｐウェル電圧入力端には、テスト時に
第１負側電源電圧と第２負側電源電圧のいずれか小さい
方の電圧が印加されるものである。
【００１９】この発明に係る半導体集積回路は、ＳＲＡ
Ｍのメモリセルで構成されたメモリセルアレイを有する
半導体集積回路において、各メモリセルは、テスト時に
所定の第１正側電源電圧が印加される第１正側電源端
と、テスト時に所定の第１負側電源電圧が印加される第
１負側電源端と、テスト時に所定の第２正側電源電圧が
印加される第２正側電源端と、テスト時に所定の第２負
側電源電圧が印加される第２負側電源端と、第１正側電
源端及び第１負側電源端に印加される各電源電圧を電源
とする第１インバータ回路と、第２正側電源端及び第２
負側電源端に印加される各電源電圧を電源とする第２イ
ンバータ回路とを備えるものである。
Ｍのメモリセルで構成されたメモリセルアレイを有する
半導体集積回路において、各メモリセルは、テスト時に
所定の第１正側電源電圧が印加される第１正側電源端
と、テスト時に所定の第１負側電源電圧が印加される第
１負側電源端と、テスト時に所定の第２正側電源電圧が
印加される第２正側電源端と、テスト時に所定の第２負
側電源電圧が印加される第２負側電源端と、第１正側電
源端及び第１負側電源端に印加される各電源電圧を電源
とする第１インバータ回路と、第２正側電源端及び第２
負側電源端に印加される各電源電圧を電源とする第２イ
ンバータ回路とを備えるものである。
【００２０】また、この発明に係る半導体集積回路は、
通常動作時には、上記第１正側電源端及び第２正側電源
端に所定の正側電源電圧がそれぞれ印加されると共に、
上記第１負側電源端及び第２負側電源端に所定の負側電
源電圧がそれぞれ印加されるようにした。
通常動作時には、上記第１正側電源端及び第２正側電源
端に所定の正側電源電圧がそれぞれ印加されると共に、
上記第１負側電源端及び第２負側電源端に所定の負側電
源電圧がそれぞれ印加されるようにした。
【００２１】また、この発明に係る半導体集積回路は、
各メモリセルに、第１インバータ回路及び第２インバー
タ回路を形成する各ＭＯＳトランジスタに対するＮウェ
ル電圧が印加されるＮウェル電圧入力端と、第１インバ
ータ回路及び第２インバータ回路を形成する各ＭＯＳト
ランジスタに対するＰウェル電圧が印加されるＰウェル
電圧入力端とを備えるようにしてもよい。
各メモリセルに、第１インバータ回路及び第２インバー
タ回路を形成する各ＭＯＳトランジスタに対するＮウェ
ル電圧が印加されるＮウェル電圧入力端と、第１インバ
ータ回路及び第２インバータ回路を形成する各ＭＯＳト
ランジスタに対するＰウェル電圧が印加されるＰウェル
電圧入力端とを備えるようにしてもよい。
【００２２】また、この発明に係る半導体集積回路は、
具体的には、上記Ｎウェル電圧入力端には、テスト時に
第１正側電源電圧と第２正側電源電圧のいずれか大きい
方の電圧が印加されると共に、上記Ｐウェル電圧入力端
には、テスト時に第１負側電源電圧と第２負側電源電圧
のいずれか小さい方の電圧が印加されるものである。
具体的には、上記Ｎウェル電圧入力端には、テスト時に
第１正側電源電圧と第２正側電源電圧のいずれか大きい
方の電圧が印加されると共に、上記Ｐウェル電圧入力端
には、テスト時に第１負側電源電圧と第２負側電源電圧
のいずれか小さい方の電圧が印加されるものである。
【００２３】また、この発明に係る半導体集積回路は、
上記メモリセルアレイの所定のメモリセル群ごとに設け
られた第１正側電源電圧及び第２正側電源電圧を対応し
て印加するそれぞれの配線を、対応して切断するための
各ヒューズを備えるようにしてもよい。
上記メモリセルアレイの所定のメモリセル群ごとに設け
られた第１正側電源電圧及び第２正側電源電圧を対応し
て印加するそれぞれの配線を、対応して切断するための
各ヒューズを備えるようにしてもよい。
【００２４】また、この発明に係る半導体集積回路は、
上記メモリセルアレイの所定のメモリセル群ごとに設け
られた第１負側電源電圧及び第２負側電源電圧を対応し
て印加するそれぞれの配線を、対応して切断するための
各ヒューズを備えるようにしてもよい。
上記メモリセルアレイの所定のメモリセル群ごとに設け
られた第１負側電源電圧及び第２負側電源電圧を対応し
て印加するそれぞれの配線を、対応して切断するための
各ヒューズを備えるようにしてもよい。
【００２５】また、この発明に係る半導体集積回路は、
具体的には、上記各ヒューズを、メモリセルアレイに対
して上下又は左右に交互に配置したものである。
具体的には、上記各ヒューズを、メモリセルアレイに対
して上下又は左右に交互に配置したものである。
【００２６】また、この発明に係る半導体集積回路は、
具体的には、上記各配線が２層構造をなし、該各層の配
線ごとにヒューズを設けたものである。
具体的には、上記各配線が２層構造をなし、該各層の配
線ごとにヒューズを設けたものである。
【００２７】また、この発明に係る半導体集積回路は、
具体的には、上記各メモリセルがＣＭＯＳで形成された
ものである。
具体的には、上記各メモリセルがＣＭＯＳで形成された
ものである。
【００２８】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した回路図であり、図１では、
半導体集積回路におけるＳＲＡＭのメモリセルを例にし
て示している。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した回路図であり、図１では、
半導体集積回路におけるＳＲＡＭのメモリセルを例にし
て示している。
【００２９】図１において、ＳＲＡＭのメモリセル１
は、負荷をなすＰチャネル形ＭＯＳトランジスタ（以
下、ＰＭＯＳと呼ぶ）２，３、フリップフロップを形成
するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳ
と呼ぶ）４，５及び該フリップフロップへのデータの書
き込み及び読み出しを行うアクセス用のＮＭＯＳ６，７
で構成されている。ＰＭＯＳ２とＮＭＯＳ４、及びＰＭ
ＯＳ３とＮＭＯＳ５はそれぞれインバータ回路を形成し
ており、ＰＭＯＳ２とＮＭＯＳ４で形成されたインバー
タ回路を第１インバータ回路８とし、ＰＭＯＳ３とＮＭ
ＯＳ５で形成されたインバータ回路を第２インバータ回
路９とする。
は、負荷をなすＰチャネル形ＭＯＳトランジスタ（以
下、ＰＭＯＳと呼ぶ）２，３、フリップフロップを形成
するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳ
と呼ぶ）４，５及び該フリップフロップへのデータの書
き込み及び読み出しを行うアクセス用のＮＭＯＳ６，７
で構成されている。ＰＭＯＳ２とＮＭＯＳ４、及びＰＭ
ＯＳ３とＮＭＯＳ５はそれぞれインバータ回路を形成し
ており、ＰＭＯＳ２とＮＭＯＳ４で形成されたインバー
タ回路を第１インバータ回路８とし、ＰＭＯＳ３とＮＭ
ＯＳ５で形成されたインバータ回路を第２インバータ回
路９とする。
【００３０】メモリセル用の第１正側電源端１０とメモ
リセル用の第１負側電源端１１との間には、ＰＭＯＳ２
とＮＭＯＳ４が直列に接続されており、第１インバータ
回路８の出力端をなすＰＭＯＳ２とＮＭＯＳ４との接続
部が記憶ノードＡをなしている。また、メモリセル用の
第２正側電源端１２とメモリセル用の第２負側電源端１
３との間には、ＰＭＯＳ３とＮＭＯＳ５が直列に接続さ
れており、第２インバータ回路９の出力端をなすＰＭＯ
Ｓ３とＮＭＯＳ５との接続部が記憶ノードＢをなしてい
る。記憶ノードＡには、第１インバータ回路８の入力端
をなすＰＭＯＳ３とＮＭＯＳ５の各ゲートがそれぞれ接
続され、記憶ノードＢには、第２インバータ回路９の入
力端をなすＰＭＯＳ２とＮＭＯＳ４の各ゲートがそれぞ
れ接続されている。
リセル用の第１負側電源端１１との間には、ＰＭＯＳ２
とＮＭＯＳ４が直列に接続されており、第１インバータ
回路８の出力端をなすＰＭＯＳ２とＮＭＯＳ４との接続
部が記憶ノードＡをなしている。また、メモリセル用の
第２正側電源端１２とメモリセル用の第２負側電源端１
３との間には、ＰＭＯＳ３とＮＭＯＳ５が直列に接続さ
れており、第２インバータ回路９の出力端をなすＰＭＯ
Ｓ３とＮＭＯＳ５との接続部が記憶ノードＢをなしてい
る。記憶ノードＡには、第１インバータ回路８の入力端
をなすＰＭＯＳ３とＮＭＯＳ５の各ゲートがそれぞれ接
続され、記憶ノードＢには、第２インバータ回路９の入
力端をなすＰＭＯＳ２とＮＭＯＳ４の各ゲートがそれぞ
れ接続されている。
【００３１】更に、ビット線対をなす一方のビット線Ｂ
Ｌ１と記憶ノードＡとの間には、ＮＭＯＳ６が接続され
ており、該ＮＭＯＳ６のゲートはワード線ＷＬに接続さ
れている。同様にビット線対をなす他方のビット線ＢＬ
２と記憶ノードＢとの間には、ＮＭＯＳ７が接続されて
おり、該ＮＭＯＳ７のゲートはワード線ＷＬに接続され
ている。なお、ビット線ＢＬ１の信号レベルは、ビット
線ＢＬ２の信号レベルを反転させたものである。
Ｌ１と記憶ノードＡとの間には、ＮＭＯＳ６が接続され
ており、該ＮＭＯＳ６のゲートはワード線ＷＬに接続さ
れている。同様にビット線対をなす他方のビット線ＢＬ
２と記憶ノードＢとの間には、ＮＭＯＳ７が接続されて
おり、該ＮＭＯＳ７のゲートはワード線ＷＬに接続され
ている。なお、ビット線ＢＬ１の信号レベルは、ビット
線ＢＬ２の信号レベルを反転させたものである。
【００３２】このような構成において、図２で示すよう
に、第２正側電源端１２と記憶ノードＢとの間で、エッ
チング残や異物等によってマイクロショートが発生する
と、該マイクロショートが発生した部分には高抵抗１５
が形成され、第２正側電源端１２と記憶ノードＢとの間
が、該高抵抗１５で接続されることになる。記憶ノード
Ｂの電圧レベルがＬｏｗレベルの場合、第２正側電源端
１２から高抵抗１５及びＮＭＯＳ５を介して第２負側電
源端１３へ貫通電流が流れる。該貫通電流は、メモリセ
ルがスタンバイ状態にあるときにおいても流れることか
ら、ＳＲＡＭが形成された半導体チップはスタンバイ不
良となる。
に、第２正側電源端１２と記憶ノードＢとの間で、エッ
チング残や異物等によってマイクロショートが発生する
と、該マイクロショートが発生した部分には高抵抗１５
が形成され、第２正側電源端１２と記憶ノードＢとの間
が、該高抵抗１５で接続されることになる。記憶ノード
Ｂの電圧レベルがＬｏｗレベルの場合、第２正側電源端
１２から高抵抗１５及びＮＭＯＳ５を介して第２負側電
源端１３へ貫通電流が流れる。該貫通電流は、メモリセ
ルがスタンバイ状態にあるときにおいても流れることか
ら、ＳＲＡＭが形成された半導体チップはスタンバイ不
良となる。
【００３３】ここで、製造過程におけるウエハテスト時
において、第１正側電源端１０に印加される第１正側電
源電圧ＶＣＣＬを、第２正側電源端１２に印加される第
２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電
源端１１に印加される第１負側電源電圧ＧＮＤＬを、第
２負側電源端１３に印加される第２負側電源電圧ＧＮＤ
Ｒ未満にして、高抵抗１５への電流供給能力を向上させ
る。このようにすることによって、高抵抗１５への電流
供給能力が、ＮＭＯＳ５の電流ドライブ能力に匹敵する
ようになると、記憶ノードＢの電圧が上昇し、記憶ノー
ドＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに
反転する。このため、メモリセル１にマイクロショート
が発生していることを検出することができる。
において、第１正側電源端１０に印加される第１正側電
源電圧ＶＣＣＬを、第２正側電源端１２に印加される第
２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電
源端１１に印加される第１負側電源電圧ＧＮＤＬを、第
２負側電源端１３に印加される第２負側電源電圧ＧＮＤ
Ｒ未満にして、高抵抗１５への電流供給能力を向上させ
る。このようにすることによって、高抵抗１５への電流
供給能力が、ＮＭＯＳ５の電流ドライブ能力に匹敵する
ようになると、記憶ノードＢの電圧が上昇し、記憶ノー
ドＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに
反転する。このため、メモリセル１にマイクロショート
が発生していることを検出することができる。
【００３４】次に、図３で示すように、記憶ノードＡと
第１負側電源端１１との間で、エッチング残や異物等に
よってマイクロショートが発生すると、該マイクロショ
ートが発生した部分には高抵抗１５が形成され、記憶ノ
ードＡと第１負側電源端１１との間が、該高抵抗１５で
接続されることになる。記憶ノードＡの電圧レベルがＨ
ｉｇｈレベルの場合、第１正側電源端１０からＰＭＯＳ
２及び高抵抗１５を介して第１負側電源端１１へ貫通電
流が流れる。該貫通電流は、メモリセルがスタンバイ状
態にあるときにおいても流れることから、ＳＲＡＭが形
成された半導体チップはスタンバイ不良となる。
第１負側電源端１１との間で、エッチング残や異物等に
よってマイクロショートが発生すると、該マイクロショ
ートが発生した部分には高抵抗１５が形成され、記憶ノ
ードＡと第１負側電源端１１との間が、該高抵抗１５で
接続されることになる。記憶ノードＡの電圧レベルがＨ
ｉｇｈレベルの場合、第１正側電源端１０からＰＭＯＳ
２及び高抵抗１５を介して第１負側電源端１１へ貫通電
流が流れる。該貫通電流は、メモリセルがスタンバイ状
態にあるときにおいても流れることから、ＳＲＡＭが形
成された半導体チップはスタンバイ不良となる。
【００３５】ここで、製造過程におけるウエハテスト時
において、第１正側電源端１０に印加される第１正側電
源電圧ＶＣＣＬを、第２正側電源端１２に印加される第
２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電
源端１１に印加される第１負側電源電圧ＧＮＤＬを、第
２負側電源端１３に印加される第２負側電源電圧ＧＮＤ
Ｒ未満にして、高抵抗１５への電流供給能力を向上させ
る。このようにすることによって、高抵抗１５への電流
供給能力が、ＰＭＯＳ２の電流ドライブ能力に匹敵する
ようになると、記憶ノードＡの電圧が下降し、記憶ノー
ドＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに
反転する。このため、メモリセル１にマイクロショート
が発生していることを検出することができる。
において、第１正側電源端１０に印加される第１正側電
源電圧ＶＣＣＬを、第２正側電源端１２に印加される第
２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電
源端１１に印加される第１負側電源電圧ＧＮＤＬを、第
２負側電源端１３に印加される第２負側電源電圧ＧＮＤ
Ｒ未満にして、高抵抗１５への電流供給能力を向上させ
る。このようにすることによって、高抵抗１５への電流
供給能力が、ＰＭＯＳ２の電流ドライブ能力に匹敵する
ようになると、記憶ノードＡの電圧が下降し、記憶ノー
ドＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに
反転する。このため、メモリセル１にマイクロショート
が発生していることを検出することができる。
【００３６】なお、図２及び図３では、記憶ノードＡが
Ｈｉｇｈレベルで記憶ノードＢがＬｏｗレベルの場合を
例にして説明したが、記憶ノードＡがＬｏｗレベルで記
憶ノードＢがＨｉｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤ
Ｒ、ＶＣＣＬ＞ＶＣＣＲとすることによって、上記のよ
うなマイクロショートが発生した場合に、記憶ノードＡ
及び記憶ノードＢのレベルを反転させることができる。
Ｈｉｇｈレベルで記憶ノードＢがＬｏｗレベルの場合を
例にして説明したが、記憶ノードＡがＬｏｗレベルで記
憶ノードＢがＨｉｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤ
Ｒ、ＶＣＣＬ＞ＶＣＣＲとすることによって、上記のよ
うなマイクロショートが発生した場合に、記憶ノードＡ
及び記憶ノードＢのレベルを反転させることができる。
【００３７】図４は、図１で示した半導体集積回路のパ
ッド配置例を示した図である。図４で示しているよう
に、半導体チップ２０上において、メモリセルアレイ２
１には、各メモリセルの第１正側電源端１０に接続され
るＶＣＣＬパッド２２、及び各メモリセルの第２正側電
源端１２に接続されるＶＣＣＲパッド２３が接続されて
いる。更に、メモリセルアレイ２１には、各メモリセル
の第１負側電源端１１に接続されるＧＮＤＬパッド２
４、及び各メモリセルの第２負側電源端１３に接続され
るＧＮＤＲパッド２５が接続されている。また、周辺回
路２６，２７の各正側電源端は、周辺回路用の正側電源
電圧ＶＣＣが印加されるＶＣＣパッド２８に接続され、
周辺回路２６，２７の各負側電源端は、周辺回路用の負
側電源電圧が印加されるＧＮＤパッド２９に接続されて
いる。
ッド配置例を示した図である。図４で示しているよう
に、半導体チップ２０上において、メモリセルアレイ２
１には、各メモリセルの第１正側電源端１０に接続され
るＶＣＣＬパッド２２、及び各メモリセルの第２正側電
源端１２に接続されるＶＣＣＲパッド２３が接続されて
いる。更に、メモリセルアレイ２１には、各メモリセル
の第１負側電源端１１に接続されるＧＮＤＬパッド２
４、及び各メモリセルの第２負側電源端１３に接続され
るＧＮＤＲパッド２５が接続されている。また、周辺回
路２６，２７の各正側電源端は、周辺回路用の正側電源
電圧ＶＣＣが印加されるＶＣＣパッド２８に接続され、
周辺回路２６，２７の各負側電源端は、周辺回路用の負
側電源電圧が印加されるＧＮＤパッド２９に接続されて
いる。
【００３８】また、図５は、図１で示したメモリセルの
チップレイアウト例を示した図であり、図５では、主に
チップ上に形成された各種配線の配線例を示している。
図５において、３１はスルーホール、３２はコンタク
ト、３３はポリ配線、３４は第１メタル配線、３５は第
２メタル配線、３６は第３メタル配線を示している。図
５からも分かるように、第１正側電源電圧ＶＣＣＬ及び
第２正側電源電圧ＶＣＣＲ、第１負側電源電圧ＧＮＤＬ
及び第２負側電源電圧ＧＮＤＲが印加される各第１メタ
ル配線３６は、それぞれ独立して配線されている。この
ことから、ＶＣＣＬ印加用配線、ＶＣＣＲ印加用配線、
ＧＮＤＬ用配線及びＧＮＤＲ用配線をそれぞれ容易に設
けることができる。
チップレイアウト例を示した図であり、図５では、主に
チップ上に形成された各種配線の配線例を示している。
図５において、３１はスルーホール、３２はコンタク
ト、３３はポリ配線、３４は第１メタル配線、３５は第
２メタル配線、３６は第３メタル配線を示している。図
５からも分かるように、第１正側電源電圧ＶＣＣＬ及び
第２正側電源電圧ＶＣＣＲ、第１負側電源電圧ＧＮＤＬ
及び第２負側電源電圧ＧＮＤＲが印加される各第１メタ
ル配線３６は、それぞれ独立して配線されている。この
ことから、ＶＣＣＬ印加用配線、ＶＣＣＲ印加用配線、
ＧＮＤＬ用配線及びＧＮＤＲ用配線をそれぞれ容易に設
けることができる。
【００３９】このような半導体集積回路において、メモ
リセルアレイ２１と周辺回路２６，２７には、異なる正
側電源電圧が印加されると共に異なる負側電源電圧が印
加されている。各製造過程におけるウエハテスト時に
は、ＶＣＣＬパッド２２及びＶＣＣＲパッド２３には、
記憶ノードＡ及びＢの各電圧レベルに応じて、それぞれ
異なる正側電源電圧を印加することができ、ＧＮＤＬパ
ッド２４及びＧＮＤＲパッド２５には、記憶ノードＡ及
びＢの各電圧レベルに応じて、それぞれ異なる負側電源
電圧を印加することができる。
リセルアレイ２１と周辺回路２６，２７には、異なる正
側電源電圧が印加されると共に異なる負側電源電圧が印
加されている。各製造過程におけるウエハテスト時に
は、ＶＣＣＬパッド２２及びＶＣＣＲパッド２３には、
記憶ノードＡ及びＢの各電圧レベルに応じて、それぞれ
異なる正側電源電圧を印加することができ、ＧＮＤＬパ
ッド２４及びＧＮＤＲパッド２５には、記憶ノードＡ及
びＢの各電圧レベルに応じて、それぞれ異なる負側電源
電圧を印加することができる。
【００４０】このように、製造過程におけるウエハテス
ト時において、第１インバータ回路８の正側電源端をな
す第１正側電源端１０と、第２インバータ回路９の正側
電源端をなす第２正側電源端１２にそれぞれ異なる正側
電源電圧を印加すると共に、第１インバータ回路８の負
側電源端をなす第１負側電源端１１と、第２インバータ
回路９の負側電源端をなす第２負側電源端１３にそれぞ
れ異なる負側電源電圧を印加する。
ト時において、第１インバータ回路８の正側電源端をな
す第１正側電源端１０と、第２インバータ回路９の正側
電源端をなす第２正側電源端１２にそれぞれ異なる正側
電源電圧を印加すると共に、第１インバータ回路８の負
側電源端をなす第１負側電源端１１と、第２インバータ
回路９の負側電源端をなす第２負側電源端１３にそれぞ
れ異なる負側電源電圧を印加する。
【００４１】すなわち、ウエハテスト時において、まず
最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ、ＧＮＤＬ＜ＧＮＤ
Ｒ＝ＧＮＤとなるように各電圧を設定してメモリセルの
各記憶ノードにおける変化の有無を調べる。次に、ＶＣ
Ｃ＝ＶＣＣＲ＜ＶＣＣＬ、ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤ
となるように各電圧を設定してメモリセルの各記憶ノー
ドにおける変化の有無を調べる。このようにすることに
よって、記憶ノードと各正側電源端及び／又は記憶ノー
ドと各負側電源端との間でマイクロショートが発生して
いる場合に、各記憶ノードＡ及びＢの電圧レベルを反転
させることができる。
最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ、ＧＮＤＬ＜ＧＮＤ
Ｒ＝ＧＮＤとなるように各電圧を設定してメモリセルの
各記憶ノードにおける変化の有無を調べる。次に、ＶＣ
Ｃ＝ＶＣＣＲ＜ＶＣＣＬ、ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤ
となるように各電圧を設定してメモリセルの各記憶ノー
ドにおける変化の有無を調べる。このようにすることに
よって、記憶ノードと各正側電源端及び／又は記憶ノー
ドと各負側電源端との間でマイクロショートが発生して
いる場合に、各記憶ノードＡ及びＢの電圧レベルを反転
させることができる。
【００４２】このようにして、不良メモリセルの検出を
行い、ウエハテスト終了後に、アセンブリによって、Ｖ
ＣＣＬパッド２２、ＶＣＣＲパッド２３及びＶＣＣパッ
ド２８が接続されると共に、ＧＮＤＬパッド２４、ＧＮ
ＤＲパッド２５及びＧＮＤパッド２９が接続される。
行い、ウエハテスト終了後に、アセンブリによって、Ｖ
ＣＣＬパッド２２、ＶＣＣＲパッド２３及びＶＣＣパッ
ド２８が接続されると共に、ＧＮＤＬパッド２４、ＧＮ
ＤＲパッド２５及びＧＮＤパッド２９が接続される。
【００４３】次に、不良メモリセルが検出されたときの
救済方法について、図６を用いて説明する。図６におい
て、メモリセルアレイ２１は、ｍ（ｍは、ｍ＞０の自然
数）行ｎ（ｎは、ｎ＞１の自然数）列のマトリックス状
に配置された各メモリセルで構成されており、メモリセ
ルアレイ２１の各列ごとに対応するヒューズＦＬ１〜Ｆ
Ｌｎを介してＶＣＣＬパッド２２から第１正側電源電圧
ＶＣＣＬが印加されている。更に、各メモリセルには、
メモリセルアレイ２１の各列ごとに対応するヒューズＦ
Ｒ１〜ＦＲｎを介してＶＣＣＲパッド２３から第２正側
電源電圧ＶＣＣＲが印加されている。
救済方法について、図６を用いて説明する。図６におい
て、メモリセルアレイ２１は、ｍ（ｍは、ｍ＞０の自然
数）行ｎ（ｎは、ｎ＞１の自然数）列のマトリックス状
に配置された各メモリセルで構成されており、メモリセ
ルアレイ２１の各列ごとに対応するヒューズＦＬ１〜Ｆ
Ｌｎを介してＶＣＣＬパッド２２から第１正側電源電圧
ＶＣＣＬが印加されている。更に、各メモリセルには、
メモリセルアレイ２１の各列ごとに対応するヒューズＦ
Ｒ１〜ＦＲｎを介してＶＣＣＲパッド２３から第２正側
電源電圧ＶＣＣＲが印加されている。
【００４４】ここで、例えば少なくとも１列、例えばｎ
列目の各メモリセル（図６の斜線で示した部分）を冗長
メモリセルとし、上記不良メモリセルの検出を行った結
果、１列目の各メモリセルの１つが不良メモリセル４１
であることが判明すると、該不良メモリセル４１に接続
されているヒューズＦＬ１及びＦＲ１を、レーザトリミ
ング等によってそれぞれ切断する。
列目の各メモリセル（図６の斜線で示した部分）を冗長
メモリセルとし、上記不良メモリセルの検出を行った結
果、１列目の各メモリセルの１つが不良メモリセル４１
であることが判明すると、該不良メモリセル４１に接続
されているヒューズＦＬ１及びＦＲ１を、レーザトリミ
ング等によってそれぞれ切断する。
【００４５】ヒューズＦＬ１及びＦＲ１を切断された１
列目の各メモリセルの代わりに、冗長メモリセルである
ｎ列目の各メモリセルを置換して使用し、不良メモリセ
ル４１がｎ列目の置換メモリセル４２に置換される。こ
のようにすることによって、不良メモリセル４１に接続
されているヒューズＦＬ１及びＦＲ１が切断され、不良
メモリセル４１に正側電源電圧の供給が遮断されること
からスタンバイ電流の不良の発生を防止することがで
き、半導体チップの歩留まりが向上する。
列目の各メモリセルの代わりに、冗長メモリセルである
ｎ列目の各メモリセルを置換して使用し、不良メモリセ
ル４１がｎ列目の置換メモリセル４２に置換される。こ
のようにすることによって、不良メモリセル４１に接続
されているヒューズＦＬ１及びＦＲ１が切断され、不良
メモリセル４１に正側電源電圧の供給が遮断されること
からスタンバイ電流の不良の発生を防止することがで
き、半導体チップの歩留まりが向上する。
【００４６】なお、図６では、ヒューズＦＬ１〜ＦＬｎ
及びＦＲ１〜ＦＲｎが交互に１列に配置されていたが、
図７で示すように、メモリセルアレイ２１を挟んで交互
にヒューズＦＬ１〜ＦＬｎ及びＦＲ１〜ＦＲｎを配置す
るようにしてもよい。このようにすることによって各ヒ
ューズの配置ピッチを大きくすることができるため、ヒ
ューズの切断を容易に行うことができる。
及びＦＲ１〜ＦＲｎが交互に１列に配置されていたが、
図７で示すように、メモリセルアレイ２１を挟んで交互
にヒューズＦＬ１〜ＦＬｎ及びＦＲ１〜ＦＲｎを配置す
るようにしてもよい。このようにすることによって各ヒ
ューズの配置ピッチを大きくすることができるため、ヒ
ューズの切断を容易に行うことができる。
【００４７】更に、図７に対して、図８で示すように、
各メモリセルに第１正側電源電圧ＶＣＣＬを供給する電
源線Ａと、各メモリセルに第２正側電源電圧ＶＣＣＲを
供給する電源線Ｂを２層構造にすることにより、ヒュー
ズの配置ピッチ及び各電源線の配置ピッチをそれぞれ大
きくすることができる。このため、一層容易にヒューズ
を切断することができ、かつ同一配線層間のショートが
なくなることから、結果として半導体チップの歩留まり
を向上させることができる。図８において、図８（ｂ）
は、図８（ａ）に示したＡ−Ａ’部分の配線の断面を示
している。
各メモリセルに第１正側電源電圧ＶＣＣＬを供給する電
源線Ａと、各メモリセルに第２正側電源電圧ＶＣＣＲを
供給する電源線Ｂを２層構造にすることにより、ヒュー
ズの配置ピッチ及び各電源線の配置ピッチをそれぞれ大
きくすることができる。このため、一層容易にヒューズ
を切断することができ、かつ同一配線層間のショートが
なくなることから、結果として半導体チップの歩留まり
を向上させることができる。図８において、図８（ｂ）
は、図８（ａ）に示したＡ−Ａ’部分の配線の断面を示
している。
【００４８】また、図８に対して、図９で示すように、
ヒューズＦＬｉ（ｉは、１≦ｉ≦ｎの自然数）とヒュー
ズＦＲｉを２層構造にしたヒューズＦｉを使用すると共
に、図６で示したようにヒューズＦ１〜Ｆｎを１列に配
置するようにしてもよい。このようにすることにより、
ヒューズの配置ピッチ及び電源線のピッチをそれぞれ大
きくすることができ、一層容易にヒューズを切断するこ
とができると共にレイアウト面積の低減を図ることがで
きる。図９において、図９（ｂ）は、図９（ａ）に示し
たＢ−Ｂ’部分のヒューズＦｎの断面を示している。
ヒューズＦＬｉ（ｉは、１≦ｉ≦ｎの自然数）とヒュー
ズＦＲｉを２層構造にしたヒューズＦｉを使用すると共
に、図６で示したようにヒューズＦ１〜Ｆｎを１列に配
置するようにしてもよい。このようにすることにより、
ヒューズの配置ピッチ及び電源線のピッチをそれぞれ大
きくすることができ、一層容易にヒューズを切断するこ
とができると共にレイアウト面積の低減を図ることがで
きる。図９において、図９（ｂ）は、図９（ａ）に示し
たＢ−Ｂ’部分のヒューズＦｎの断面を示している。
【００４９】なお、図６から図９では、メモリセルアレ
イ２１に第１正側電源電圧ＶＣＣＬ及び第２正側電源電
圧ＶＣＣＲを印加するための配線にヒューズを挿入した
場合を例にして説明したが、言うまでもなく、メモリセ
ルアレイ２１に第１負側電源電圧ＧＮＤＬ及び第２負側
電源電圧ＧＮＤＲを印加するための配線にヒューズを挿
入するようにしてもよく、このようにした場合において
も同様の効果を得ることができる。
イ２１に第１正側電源電圧ＶＣＣＬ及び第２正側電源電
圧ＶＣＣＲを印加するための配線にヒューズを挿入した
場合を例にして説明したが、言うまでもなく、メモリセ
ルアレイ２１に第１負側電源電圧ＧＮＤＬ及び第２負側
電源電圧ＧＮＤＲを印加するための配線にヒューズを挿
入するようにしてもよく、このようにした場合において
も同様の効果を得ることができる。
【００５０】このように、本実施の形態１における半導
体集積回路は、ＳＲＡＭのメモリセル１を構成する２つ
のインバータ回路８，９に対して、製造過程で行うウエ
ハテスト時に、正側電源電圧及び負側電源電圧をそれぞ
れ個別に印加してマイクロショートが発生した不良メモ
リセルの検出を行い、検出した不良メモリセルに対して
配線に挿入されたヒューズを切断することにより正側電
源電圧又は負側電源電圧の印加を遮断すると共に、不良
メモリセルをメモリセルアレイ内にあらかじめ設けた冗
長メモリセルに置き換えるようにした。このことから、
マイクロショートが発生したメモリセルを容易に検出し
て特定することができるため、該マイクロショートが発
生してスタンバイ電流不良等の直流電流不良が発生した
メモリセルを、冗長メモリセルに置き換えることによっ
て、半導体チップの歩留まりを向上させることができ
る。
体集積回路は、ＳＲＡＭのメモリセル１を構成する２つ
のインバータ回路８，９に対して、製造過程で行うウエ
ハテスト時に、正側電源電圧及び負側電源電圧をそれぞ
れ個別に印加してマイクロショートが発生した不良メモ
リセルの検出を行い、検出した不良メモリセルに対して
配線に挿入されたヒューズを切断することにより正側電
源電圧又は負側電源電圧の印加を遮断すると共に、不良
メモリセルをメモリセルアレイ内にあらかじめ設けた冗
長メモリセルに置き換えるようにした。このことから、
マイクロショートが発生したメモリセルを容易に検出し
て特定することができるため、該マイクロショートが発
生してスタンバイ電流不良等の直流電流不良が発生した
メモリセルを、冗長メモリセルに置き換えることによっ
て、半導体チップの歩留まりを向上させることができ
る。
【００５１】実施の形態２．上記実施の形態１におい
て、ＰＭＯＳ２及び３に対してＮウェル電圧ＶＣＣＮ
を、ＮＭＯＳ４及び５に対してＰウェル電圧ＧＮＤＰを
印加するようにしてもよく、このようにしたものを本発
明の実施の形態２とする。図１０は、本発明の実施の形
態２における半導体集積回路の例を示した回路図であ
り、図１０においても、半導体集積回路におけるＳＲＡ
Ｍのメモリセルを例にして示している。なお、図１０で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に図１との相違点のみ説明す
る。
て、ＰＭＯＳ２及び３に対してＮウェル電圧ＶＣＣＮ
を、ＮＭＯＳ４及び５に対してＰウェル電圧ＧＮＤＰを
印加するようにしてもよく、このようにしたものを本発
明の実施の形態２とする。図１０は、本発明の実施の形
態２における半導体集積回路の例を示した回路図であ
り、図１０においても、半導体集積回路におけるＳＲＡ
Ｍのメモリセルを例にして示している。なお、図１０で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に図１との相違点のみ説明す
る。
【００５２】図１０における図１との相違点は、ＰＭＯ
Ｓ２及び３の各ＮウェルにそれぞれＮウェル電圧ＶＣＣ
Ｎを印加することと、ＮＭＯＳ４及び５の各Ｐウェルに
それぞれＰウェル電圧ＧＮＤＰを印加したことにある。
このことから、図１のＰＭＯＳ２をＰＭＯＳ２ａに、図
１のＰＭＯＳ３をＰＭＯＳ３ａに、図１のＮＭＯＳ４を
ＮＭＯＳ４ａに、図１のＮＭＯＳ５をＮＭＯＳ５ａに
し、これらに伴って、図１の第１インバータ回路８を第
１インバータ回路８ａに、図１の第２インバータ回路９
を第２インバータ回路９ａに、図１のメモリセル１をメ
モリセル５１にした。
Ｓ２及び３の各ＮウェルにそれぞれＮウェル電圧ＶＣＣ
Ｎを印加することと、ＮＭＯＳ４及び５の各Ｐウェルに
それぞれＰウェル電圧ＧＮＤＰを印加したことにある。
このことから、図１のＰＭＯＳ２をＰＭＯＳ２ａに、図
１のＰＭＯＳ３をＰＭＯＳ３ａに、図１のＮＭＯＳ４を
ＮＭＯＳ４ａに、図１のＮＭＯＳ５をＮＭＯＳ５ａに
し、これらに伴って、図１の第１インバータ回路８を第
１インバータ回路８ａに、図１の第２インバータ回路９
を第２インバータ回路９ａに、図１のメモリセル１をメ
モリセル５１にした。
【００５３】図１０において、ＰＭＯＳ２ａ及び３ａの
各Ｎウェルは、Ｎウェル電圧入力端５２にそれぞれ接続
されて、Ｎウェル電圧ＶＣＣＮが印加されている。ま
た、ＮＭＯＳ４ａ及び５ａの各Ｐウェルは、Ｐウェル電
圧入力端５３にそれぞれ接続されて、Ｐウェル電圧ＧＮ
ＤＰが印加されている。このような構成において、図２
で示したような第２正側電源端１２と記憶ノードＢとの
間でマイクロショートが発生すると、記憶ノードＢの電
圧レベルがＬｏｗレベルの場合、第２正側電源端１２か
ら高抵抗１５及びＮＭＯＳ５ａを介して第２負側電源端
１３へ貫通電流が流れ、ＳＲＡＭが形成された半導体チ
ップはスタンバイ不良となる。
各Ｎウェルは、Ｎウェル電圧入力端５２にそれぞれ接続
されて、Ｎウェル電圧ＶＣＣＮが印加されている。ま
た、ＮＭＯＳ４ａ及び５ａの各Ｐウェルは、Ｐウェル電
圧入力端５３にそれぞれ接続されて、Ｐウェル電圧ＧＮ
ＤＰが印加されている。このような構成において、図２
で示したような第２正側電源端１２と記憶ノードＢとの
間でマイクロショートが発生すると、記憶ノードＢの電
圧レベルがＬｏｗレベルの場合、第２正側電源端１２か
ら高抵抗１５及びＮＭＯＳ５ａを介して第２負側電源端
１３へ貫通電流が流れ、ＳＲＡＭが形成された半導体チ
ップはスタンバイ不良となる。
【００５４】ここで、製造過程におけるウエハテスト時
において、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共に
ＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵
抗１５への電流供給能力を向上させると共に、基板効果
によってＮＭＯＳ５ａの電流供給能力を弱めることがで
きる。このようにすることによって、高抵抗１５への電
流供給能力が、ＮＭＯＳ５ａの電流ドライブ能力に匹敵
するようになると、記憶ノードＢの電圧が上昇し、記憶
ノードＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベ
ルに反転する。
において、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共に
ＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵
抗１５への電流供給能力を向上させると共に、基板効果
によってＮＭＯＳ５ａの電流供給能力を弱めることがで
きる。このようにすることによって、高抵抗１５への電
流供給能力が、ＮＭＯＳ５ａの電流ドライブ能力に匹敵
するようになると、記憶ノードＢの電圧が上昇し、記憶
ノードＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベ
ルに反転する。
【００５５】次に、図３で示すような記憶ノードＡと第
１負側電源端１１との間でマイクロショートが発生する
と、記憶ノードＡの電圧レベルがＨｉｇｈレベルの場
合、第１正側電源端１０からＰＭＯＳ２ａ及び高抵抗１
５を介して第１負側電源端１１へ貫通電流が流れ、ＳＲ
ＡＭが形成された半導体チップはスタンバイ不良とな
る。
１負側電源端１１との間でマイクロショートが発生する
と、記憶ノードＡの電圧レベルがＨｉｇｈレベルの場
合、第１正側電源端１０からＰＭＯＳ２ａ及び高抵抗１
５を介して第１負側電源端１１へ貫通電流が流れ、ＳＲ
ＡＭが形成された半導体チップはスタンバイ不良とな
る。
【００５６】図２の場合と同様に、ウエハテスト時にお
いて、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共にＧＮ
ＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵抗１
５への電流供給能力を向上させると共に、基板効果によ
ってＰＭＯＳ２ａの電流供給能力を弱めることができ
る。このようにすることによって、高抵抗１５への電流
供給能力が、ＰＭＯＳ２ａの電流ドライブ能力に匹敵す
るようになると、記憶ノードＡの電圧が下降し、記憶ノ
ードＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベル
に反転する。
いて、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共にＧＮ
ＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵抗１
５への電流供給能力を向上させると共に、基板効果によ
ってＰＭＯＳ２ａの電流供給能力を弱めることができ
る。このようにすることによって、高抵抗１５への電流
供給能力が、ＰＭＯＳ２ａの電流ドライブ能力に匹敵す
るようになると、記憶ノードＡの電圧が下降し、記憶ノ
ードＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベル
に反転する。
【００５７】なお、記憶ノードＡがＨｉｇｈレベルで記
憶ノードＢがＬｏｗレベルの場合を例にして説明した
が、記憶ノードＡがＬｏｗレベルで記憶ノードＢがＨｉ
ｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤＲ＝ＧＮＤＰ、Ｖ
ＣＣＮ＝ＶＣＣＬ＞ＶＣＣＲとすることによって、上記
のようなマイクロショートが発生した場合に、記憶ノー
ドＡ及び記憶ノードＢのレベルを反転させることができ
る。
憶ノードＢがＬｏｗレベルの場合を例にして説明した
が、記憶ノードＡがＬｏｗレベルで記憶ノードＢがＨｉ
ｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤＲ＝ＧＮＤＰ、Ｖ
ＣＣＮ＝ＶＣＣＬ＞ＶＣＣＲとすることによって、上記
のようなマイクロショートが発生した場合に、記憶ノー
ドＡ及び記憶ノードＢのレベルを反転させることができ
る。
【００５８】図１１は、図１０で示した半導体集積回路
のパッド配置例を示した図である。なお、図１１では、
図４と同じものは同じ符号で示しており、ここではその
説明を省略する共に図１０との相違点のみ説明する。図
１１における図４との相違点は、メモリセルアレイ２１
にＮウェル電圧入力端５２に接続されるＶＣＣＮパッド
５５と、Ｐウェル電圧入力端５３に接続されるＧＮＤＰ
パッド５６とを設けたことにある。これに伴って、図４
の半導体チップ２０を半導体チップ２０ａに、図４のメ
モリセルアレイ２１をメモリセルアレイ２１ａにした。
のパッド配置例を示した図である。なお、図１１では、
図４と同じものは同じ符号で示しており、ここではその
説明を省略する共に図１０との相違点のみ説明する。図
１１における図４との相違点は、メモリセルアレイ２１
にＮウェル電圧入力端５２に接続されるＶＣＣＮパッド
５５と、Ｐウェル電圧入力端５３に接続されるＧＮＤＰ
パッド５６とを設けたことにある。これに伴って、図４
の半導体チップ２０を半導体チップ２０ａに、図４のメ
モリセルアレイ２１をメモリセルアレイ２１ａにした。
【００５９】このような構成において、製造過程におけ
るウエハテスト時において、第１インバータ回路８ａの
正側電源端をなす第１正側電源端１０と、第２インバー
タ回路９ａの正側電源端をなす第２正側電源端１２と、
Ｎウェル電圧入力端５２にそれぞれ異なる電源電圧を印
加すると共に、第１インバータ回路８ａの負側電源端を
なす第１負側電源端１１と、第２インバータ回路９ａの
負側電源端をなす第２負側電源端１３と、Ｐウェル電圧
入力端５３にそれぞれ異なる負側電源電圧を印加する。
るウエハテスト時において、第１インバータ回路８ａの
正側電源端をなす第１正側電源端１０と、第２インバー
タ回路９ａの正側電源端をなす第２正側電源端１２と、
Ｎウェル電圧入力端５２にそれぞれ異なる電源電圧を印
加すると共に、第１インバータ回路８ａの負側電源端を
なす第１負側電源端１１と、第２インバータ回路９ａの
負側電源端をなす第２負側電源端１３と、Ｐウェル電圧
入力端５３にそれぞれ異なる負側電源電圧を印加する。
【００６０】すなわち、ウエハテスト時において、まず
最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮ、ＧＮＤ
Ｐ＝ＧＮＤＬ＜ＧＮＤＲ＝ＧＮＤとなるように各電圧を
設定してメモリセルの各記憶ノードにおける変化の有無
を調べる。次に、ＶＣＣ＝ＶＣＣＲ＜ＶＣＣＬ＝ＶＣＣ
Ｎ、ＧＮＤＰ＝ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤとなるよう
に各電圧を設定してメモリセルの各記憶ノードにおける
変化の有無を調べる。このようにすることによって、記
憶ノードと各正側電源端及び／又は記憶ノードと各負側
電源端との間でマイクロショートが発生している場合
に、各記憶ノードＡ及びＢの電圧レベルを反転させるこ
とができる。
最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮ、ＧＮＤ
Ｐ＝ＧＮＤＬ＜ＧＮＤＲ＝ＧＮＤとなるように各電圧を
設定してメモリセルの各記憶ノードにおける変化の有無
を調べる。次に、ＶＣＣ＝ＶＣＣＲ＜ＶＣＣＬ＝ＶＣＣ
Ｎ、ＧＮＤＰ＝ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤとなるよう
に各電圧を設定してメモリセルの各記憶ノードにおける
変化の有無を調べる。このようにすることによって、記
憶ノードと各正側電源端及び／又は記憶ノードと各負側
電源端との間でマイクロショートが発生している場合
に、各記憶ノードＡ及びＢの電圧レベルを反転させるこ
とができる。
【００６１】このようにして、不良メモリセルの検出を
行い、ウエハテスト終了後に、アセンブリによって、Ｖ
ＣＣＬパッド２２、ＶＣＣＲパッド２３、ＶＣＣパッド
２８及びＶＣＣＮパッド５５が接続されると共に、ＧＮ
ＤＬパッド２４、ＧＮＤＲパッド２５、ＧＮＤパッド２
９及びＧＮＤＰパッド５６が接続される。なお、不良メ
モリセルが検出されたときの救済方法は、上記実施の形
態１と同様であるのでその説明を省略する。
行い、ウエハテスト終了後に、アセンブリによって、Ｖ
ＣＣＬパッド２２、ＶＣＣＲパッド２３、ＶＣＣパッド
２８及びＶＣＣＮパッド５５が接続されると共に、ＧＮ
ＤＬパッド２４、ＧＮＤＲパッド２５、ＧＮＤパッド２
９及びＧＮＤＰパッド５６が接続される。なお、不良メ
モリセルが検出されたときの救済方法は、上記実施の形
態１と同様であるのでその説明を省略する。
【００６２】このように、本実施の形態２における半導
体集積回路は、上記実施の形態１における半導体集積回
路に対して、更に、ＰＭＯＳ２ａ及び３ａに対してＮウ
ェル電圧ＶＣＣＮを印加するためのＮウェル電圧入力端
５２、及びＮＭＯＳ４ａ及び５ａに対してＰウェル電圧
ＧＮＤＰを印加するためのＰウェル電圧入力端５３をそ
れぞれ設け、ウエハテスト時において、ＰＭＯＳ２ａ及
び３ａに対してＮウェル電圧ＶＣＣＮを、ＮＭＯＳ４ａ
及び５ａに対してＰウェル電圧ＧＮＤＰを、正側電源電
圧及び負側電源電圧と共にそれぞれ個別に印加してマイ
クロショートが発生した不良メモリセルの検出を行うよ
うにした。このことから、上記実施の形態１と同様の効
果を得ることができると共に、マイクロショートが発生
したメモリセルを更に容易に検出して特定することがで
きる。
体集積回路は、上記実施の形態１における半導体集積回
路に対して、更に、ＰＭＯＳ２ａ及び３ａに対してＮウ
ェル電圧ＶＣＣＮを印加するためのＮウェル電圧入力端
５２、及びＮＭＯＳ４ａ及び５ａに対してＰウェル電圧
ＧＮＤＰを印加するためのＰウェル電圧入力端５３をそ
れぞれ設け、ウエハテスト時において、ＰＭＯＳ２ａ及
び３ａに対してＮウェル電圧ＶＣＣＮを、ＮＭＯＳ４ａ
及び５ａに対してＰウェル電圧ＧＮＤＰを、正側電源電
圧及び負側電源電圧と共にそれぞれ個別に印加してマイ
クロショートが発生した不良メモリセルの検出を行うよ
うにした。このことから、上記実施の形態１と同様の効
果を得ることができると共に、マイクロショートが発生
したメモリセルを更に容易に検出して特定することがで
きる。
【００６３】なお、上記実施の形態１及び実施の形態２
では、ウエハテスト時に、ＶＣＣＬ＜ＶＣＣＲにすると
共にＧＮＤＬ＜ＧＮＤＲになるようにして不良メモリセ
ルの検出を行うようにしたが、ＶＣＣＬ＜ＶＣＣＲ又は
ＧＮＤＬ＜ＧＮＤＲのいずれかになるようにしても不良
メモリセルの検出を行うことができる。
では、ウエハテスト時に、ＶＣＣＬ＜ＶＣＣＲにすると
共にＧＮＤＬ＜ＧＮＤＲになるようにして不良メモリセ
ルの検出を行うようにしたが、ＶＣＣＬ＜ＶＣＣＲ又は
ＧＮＤＬ＜ＧＮＤＲのいずれかになるようにしても不良
メモリセルの検出を行うことができる。
【００６４】また、上記実施の形態１及び実施の形態２
では、第１正側電源端１０、第１負側電源端１１、第２
正側電源端１２及び第２負側電源端１３を設けた場合を
例にして示したが、第１正側電源端１０及び第２正側電
源端１２のみを設けるようにしてもよく、このようにし
た場合、第１及び第２インバータ回路には同じ電圧の負
側電源電圧、例えば図１２及び図１３のように接地電圧
が印加される。
では、第１正側電源端１０、第１負側電源端１１、第２
正側電源端１２及び第２負側電源端１３を設けた場合を
例にして示したが、第１正側電源端１０及び第２正側電
源端１２のみを設けるようにしてもよく、このようにし
た場合、第１及び第２インバータ回路には同じ電圧の負
側電源電圧、例えば図１２及び図１３のように接地電圧
が印加される。
【００６５】同様に、第１負側電源端１１及び第２負側
電源端１３のみを設けるようにしてもよく、このように
した場合、第１及び第２インバータ回路には同じ電圧の
正側電源電圧、例えば図１４及び図１５のようにメモリ
セル用の正側電源電圧ＶＣＣＭが印加される。これらの
ようにした場合の不良メモリセルの検出動作及び不良メ
モリセル発生時の救済方法は、上記実施の形態１及び実
施の形態２で説明した動作と同様であることからその詳
細な説明を省略する。
電源端１３のみを設けるようにしてもよく、このように
した場合、第１及び第２インバータ回路には同じ電圧の
正側電源電圧、例えば図１４及び図１５のようにメモリ
セル用の正側電源電圧ＶＣＣＭが印加される。これらの
ようにした場合の不良メモリセルの検出動作及び不良メ
モリセル発生時の救済方法は、上記実施の形態１及び実
施の形態２で説明した動作と同様であることからその詳
細な説明を省略する。
【００６６】
【発明の効果】請求項１に係る半導体集積回路は、ＳＲ
ＡＭのメモリセルを構成する２つのインバータ回路に対
して、製造過程で行うウエハテスト時に、正側電源電圧
をそれぞれ個別に印加するようにした。このことから、
マイクロショートが発生し高抵抗が形成されたメモリセ
ルを容易に検出して特定することができ、該メモリセル
を冗長メモリセルに置き換えることによって歩留まりを
向上させることができる。
ＡＭのメモリセルを構成する２つのインバータ回路に対
して、製造過程で行うウエハテスト時に、正側電源電圧
をそれぞれ個別に印加するようにした。このことから、
マイクロショートが発生し高抵抗が形成されたメモリセ
ルを容易に検出して特定することができ、該メモリセル
を冗長メモリセルに置き換えることによって歩留まりを
向上させることができる。
【００６７】請求項２に係る半導体集積回路は、請求項
１において、通常動作時には、第１正側電源端及び第２
正側電源端に同じ正側電源電圧をそれぞれ印加するよう
にした。このことから、通常動作時に所定の動作を行う
ようにすることができる。
１において、通常動作時には、第１正側電源端及び第２
正側電源端に同じ正側電源電圧をそれぞれ印加するよう
にした。このことから、通常動作時に所定の動作を行う
ようにすることができる。
【００６８】請求項３に係る半導体集積回路は、請求項
１又は請求項２のいずれかにおいて、更に、各メモリセ
ルにおける第１及び第２インバータ回路を形成する各Ｍ
ＯＳトランジスタに対するＮウェル電圧が印加されるＮ
ウェル電圧入力端を備えた。このことから、Ｎウェル電
圧入力端に印加する電圧によって、マイクロショートが
発生したメモリセルを更に容易に検出して特定すること
ができる。
１又は請求項２のいずれかにおいて、更に、各メモリセ
ルにおける第１及び第２インバータ回路を形成する各Ｍ
ＯＳトランジスタに対するＮウェル電圧が印加されるＮ
ウェル電圧入力端を備えた。このことから、Ｎウェル電
圧入力端に印加する電圧によって、マイクロショートが
発生したメモリセルを更に容易に検出して特定すること
ができる。
【００６９】請求項４に係る半導体集積回路は、請求項
３において、具体的には、ウエハテスト時に、第１正側
電源電圧と第２正側電源電圧のいずれか大きい方の電圧
を、Ｎウェル電圧入力端に印加するようにした。このこ
とから、マイクロショートが発生したメモリセルを更に
容易に検出して特定することができる。
３において、具体的には、ウエハテスト時に、第１正側
電源電圧と第２正側電源電圧のいずれか大きい方の電圧
を、Ｎウェル電圧入力端に印加するようにした。このこ
とから、マイクロショートが発生したメモリセルを更に
容易に検出して特定することができる。
【００７０】請求項５に係る半導体集積回路は、ＳＲＡ
Ｍのメモリセルを構成する２つのインバータ回路に対し
て、製造過程で行うウエハテスト時に、負側電源電圧を
それぞれ個別に印加するようにした。このことから、マ
イクロショートが発生し高抵抗が形成されたメモリセル
を容易に検出して特定することができ、該メモリセルを
冗長メモリセルに置き換えることによって歩留まりを向
上させることができる。
Ｍのメモリセルを構成する２つのインバータ回路に対し
て、製造過程で行うウエハテスト時に、負側電源電圧を
それぞれ個別に印加するようにした。このことから、マ
イクロショートが発生し高抵抗が形成されたメモリセル
を容易に検出して特定することができ、該メモリセルを
冗長メモリセルに置き換えることによって歩留まりを向
上させることができる。
【００７１】請求項６に係る半導体集積回路は、請求項
５において、通常動作時には、第１負側電源端及び第２
負側電源端に同じ負側電源電圧をそれぞれ印加するよう
にした。このことから、通常動作時に所定の動作を行う
ようにすることができる。
５において、通常動作時には、第１負側電源端及び第２
負側電源端に同じ負側電源電圧をそれぞれ印加するよう
にした。このことから、通常動作時に所定の動作を行う
ようにすることができる。
【００７２】請求項７に係る半導体集積回路は、請求項
５又は請求項６のいずれかにおいて、更に、各メモリセ
ルにおける第１及び第２インバータ回路を形成する各Ｍ
ＯＳトランジスタに対するＰウェル電圧が印加されるＰ
ウェル電圧入力端を備えた。このことから、Ｐウェル電
圧入力端に印加する電圧によって、マイクロショートが
発生したメモリセルを更に容易に検出して特定すること
ができる。
５又は請求項６のいずれかにおいて、更に、各メモリセ
ルにおける第１及び第２インバータ回路を形成する各Ｍ
ＯＳトランジスタに対するＰウェル電圧が印加されるＰ
ウェル電圧入力端を備えた。このことから、Ｐウェル電
圧入力端に印加する電圧によって、マイクロショートが
発生したメモリセルを更に容易に検出して特定すること
ができる。
【００７３】請求項８に係る半導体集積回路は、請求項
７において、具体的には、ウエハテスト時に、第１負側
電源電圧と第２負側電源電圧のいずれか小さい方の電圧
を、Ｐウェル電圧入力端に印加するようにした。このこ
とから、マイクロショートが発生したメモリセルを更に
容易に検出して特定することができる。
７において、具体的には、ウエハテスト時に、第１負側
電源電圧と第２負側電源電圧のいずれか小さい方の電圧
を、Ｐウェル電圧入力端に印加するようにした。このこ
とから、マイクロショートが発生したメモリセルを更に
容易に検出して特定することができる。
【００７４】請求項９に係る半導体集積回路は、ＳＲＡ
Ｍのメモリセルを構成する２つのインバータ回路に対し
て、製造過程で行うウエハテスト時に、正側電源電圧及
び負側電源電圧をそれぞれ個別に印加するようにした。
このことから、マイクロショートが発生し高抵抗が形成
されたメモリセルを更に容易に検出して特定することが
でき、該メモリセルを冗長メモリセルに置き換えること
によって歩留まりを向上させることができる。
Ｍのメモリセルを構成する２つのインバータ回路に対し
て、製造過程で行うウエハテスト時に、正側電源電圧及
び負側電源電圧をそれぞれ個別に印加するようにした。
このことから、マイクロショートが発生し高抵抗が形成
されたメモリセルを更に容易に検出して特定することが
でき、該メモリセルを冗長メモリセルに置き換えること
によって歩留まりを向上させることができる。
【００７５】請求項１０に係る半導体集積回路は、請求
項９において、通常動作時には、第１正側電源端及び第
２正側電源端に同じ正側電源電圧をそれぞれ印加すると
共に、第１負側電源端及び第２負側電源端に同じ負側電
源電圧をそれぞれ印加するようにした。このことから、
通常動作時に所定の動作を行うようにすることができ
る。
項９において、通常動作時には、第１正側電源端及び第
２正側電源端に同じ正側電源電圧をそれぞれ印加すると
共に、第１負側電源端及び第２負側電源端に同じ負側電
源電圧をそれぞれ印加するようにした。このことから、
通常動作時に所定の動作を行うようにすることができ
る。
【００７６】請求項１１に係る半導体集積回路は、請求
項９又は請求項１０のいずれかにおいて、更に、各メモ
リセルにおける第１及び第２インバータ回路を形成する
各ＭＯＳトランジスタに対するＮウェル電圧が印加され
るＮウェル電圧入力端と、各メモリセルにおける第１及
び第２インバータ回路を形成する各ＭＯＳトランジスタ
に対するＰウェル電圧が印加されるＰウェル電圧入力端
とを備えた。このことから、Ｎウェル電圧入力端とＰウ
ェル電圧入力端に印加する電圧によって、マイクロショ
ートが発生したメモリセルを更に容易に検出して特定す
ることができる。
項９又は請求項１０のいずれかにおいて、更に、各メモ
リセルにおける第１及び第２インバータ回路を形成する
各ＭＯＳトランジスタに対するＮウェル電圧が印加され
るＮウェル電圧入力端と、各メモリセルにおける第１及
び第２インバータ回路を形成する各ＭＯＳトランジスタ
に対するＰウェル電圧が印加されるＰウェル電圧入力端
とを備えた。このことから、Ｎウェル電圧入力端とＰウ
ェル電圧入力端に印加する電圧によって、マイクロショ
ートが発生したメモリセルを更に容易に検出して特定す
ることができる。
【００７７】請求項１２に係る半導体集積回路は、請求
項１１において、具体的には、ウエハテスト時に、第１
正側電源電圧と第２正側電源電圧のいずれか大きい方の
電圧をＮウェル電圧入力端に印加すると共に、第１負側
電源電圧と第２負側電源電圧のいずれか小さい方の電圧
をＰウェル電圧入力端に印加するようにした。このこと
から、マイクロショートが発生したメモリセルを更に一
層容易に検出して特定することができる。
項１１において、具体的には、ウエハテスト時に、第１
正側電源電圧と第２正側電源電圧のいずれか大きい方の
電圧をＮウェル電圧入力端に印加すると共に、第１負側
電源電圧と第２負側電源電圧のいずれか小さい方の電圧
をＰウェル電圧入力端に印加するようにした。このこと
から、マイクロショートが発生したメモリセルを更に一
層容易に検出して特定することができる。
【００７８】請求項１３に係る半導体集積回路は、請求
項１、２、３、４、９、１０、１１又は１２のいずれか
において、所定のメモリセル群ごとに設けられた第１及
び第２正側電源電圧を対応して印加するそれぞれの配線
を、対応して切断するための各ヒューズを備えた。この
ことから、検出した不良メモリセルに対して配線に挿入
されたヒューズを切断することにより正側電源電圧の印
加を遮断すると共に、不良メモリセルをメモリセルアレ
イ内にあらかじめ設けた冗長メモリセルに置き換えるこ
とができる。
項１、２、３、４、９、１０、１１又は１２のいずれか
において、所定のメモリセル群ごとに設けられた第１及
び第２正側電源電圧を対応して印加するそれぞれの配線
を、対応して切断するための各ヒューズを備えた。この
ことから、検出した不良メモリセルに対して配線に挿入
されたヒューズを切断することにより正側電源電圧の印
加を遮断すると共に、不良メモリセルをメモリセルアレ
イ内にあらかじめ設けた冗長メモリセルに置き換えるこ
とができる。
【００７９】請求項１４に係る半導体集積回路は、請求
項５から請求項１２のいずれかにおいて、所定のメモリ
セル群ごとに設けられた第１及び第２負側電源電圧を対
応して印加するそれぞれの配線を、対応して切断するた
めの各ヒューズを備えた。このことから、検出した不良
メモリセルに対して配線に挿入されたヒューズを切断す
ることにより負側電源電圧の印加を遮断すると共に、不
良メモリセルをメモリセルアレイ内にあらかじめ設けた
冗長メモリセルに置き換えることができる。
項５から請求項１２のいずれかにおいて、所定のメモリ
セル群ごとに設けられた第１及び第２負側電源電圧を対
応して印加するそれぞれの配線を、対応して切断するた
めの各ヒューズを備えた。このことから、検出した不良
メモリセルに対して配線に挿入されたヒューズを切断す
ることにより負側電源電圧の印加を遮断すると共に、不
良メモリセルをメモリセルアレイ内にあらかじめ設けた
冗長メモリセルに置き換えることができる。
【００８０】請求項１５に係る半導体集積回路は、請求
項１３又は請求項１４のいずれかにおいて、各ヒューズ
をメモリセルアレイに対して上下又は左右に交互に配置
するようにした。このことから、各ヒューズの配置ピッ
チを大きくすることができ、ヒューズの切断を容易に行
うことができる。
項１３又は請求項１４のいずれかにおいて、各ヒューズ
をメモリセルアレイに対して上下又は左右に交互に配置
するようにした。このことから、各ヒューズの配置ピッ
チを大きくすることができ、ヒューズの切断を容易に行
うことができる。
【００８１】請求項１６に係る半導体集積回路は、請求
項１３又は請求項１４のいずれかにおいて、各配線を２
層構造にすると共に該各層の配線ごとにヒューズを設け
るようにした。このことから、各ヒューズの配置ピッチ
及び各電源線の配置ピッチをそれぞれ大きくすることが
できるため、一層容易にヒューズを切断することがで
き、かつ同一配線層間のショートをなくすことができ、
半導体チップの歩留まりを向上させることができる。
項１３又は請求項１４のいずれかにおいて、各配線を２
層構造にすると共に該各層の配線ごとにヒューズを設け
るようにした。このことから、各ヒューズの配置ピッチ
及び各電源線の配置ピッチをそれぞれ大きくすることが
できるため、一層容易にヒューズを切断することがで
き、かつ同一配線層間のショートをなくすことができ、
半導体チップの歩留まりを向上させることができる。
【００８２】請求項１７に係る半導体集積回路は、請求
項１から請求項１６のいずれかにおいて、具体的には、
上記各メモリセルをＣＭＯＳで形成した。このことか
ら、マイクロショートが発生し高抵抗が形成されたメモ
リセルの特定を容易にすることができる。
項１から請求項１６のいずれかにおいて、具体的には、
上記各メモリセルをＣＭＯＳで形成した。このことか
ら、マイクロショートが発生し高抵抗が形成されたメモ
リセルの特定を容易にすることができる。
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した回路図である。
路の例を示した回路図である。
【図２】 図１の第２正側電源端１２と記憶ノードＢが
マイクロショートした場合を示した図である。
マイクロショートした場合を示した図である。
【図３】 図１の記憶ノードＡと第１負側電源端１１が
マイクロショートした場合を示した図である。
マイクロショートした場合を示した図である。
【図４】 図１で示した半導体集積回路のパッド配置例
を示した図である。
を示した図である。
【図５】 図１で示したメモリセルのチップレイアウト
例を示した図である。
例を示した図である。
【図６】 不良メモリセルが検出されたときの救済方法
の例を示した図である。
の例を示した図である。
【図７】 不良メモリセルが検出されたときの救済方法
の他の例を示した図である。
の他の例を示した図である。
【図８】 不良メモリセルが検出されたときの救済方法
の他の例を示した図である。
の他の例を示した図である。
【図９】 不良メモリセルが検出されたときの救済方法
の他の例を示した図である。
の他の例を示した図である。
【図１０】 本発明の実施の形態２における半導体集積
回路の例を示した回路図である。
回路の例を示した回路図である。
【図１１】 図１０で示した半導体集積回路のパッド配
置例を示した図である。
置例を示した図である。
【図１２】 本発明の実施の形態１における半導体集積
回路の変形例を示した回路図である。
回路の変形例を示した回路図である。
【図１３】 本発明の実施の形態２における半導体集積
回路の変形例を示した回路図である。
回路の変形例を示した回路図である。
【図１４】 本発明の実施の形態１における半導体集積
回路の他の変形例を示した回路図である。
回路の他の変形例を示した回路図である。
【図１５】 本発明の実施の形態２における半導体集積
回路の他の変形例を示した回路図である。
回路の他の変形例を示した回路図である。
【図１６】 従来の半導体集積回路におけるチップ構成
と各電源用パッドの配置例を示した図である。
と各電源用パッドの配置例を示した図である。
【図１７】 図１６の記憶ノードＢと正側電源端１０１
がマイクロショートした場合を示した図である。
がマイクロショートした場合を示した図である。
【図１８】 図１６の記憶ノードＡと負側電源端１０２
がマイクロショートした場合を示した図である。
がマイクロショートした場合を示した図である。
【図１９】 従来の半導体集積回路におけるパッド配置
例を示した図である。
例を示した図である。
１，５１ メモリセル、 ２，３，２ａ，３ａ ＰＭＯ
Ｓ、 ４〜７，４ａ，５ａ ＮＭＯＳ、 ８，８ａ 第
１インバータ回路、 ９，９ａ 第２インバータ回路、
１０ 第１正側電源端、 １１ 第１負側電源端、
１２ 第２正側電源端、 １３ 第２負側電源端、 ２
１，２１ａ メモリセルアレイ、 ２２ＶＣＣＬパッ
ド、 ２３ ＶＣＣＲパッド、 ２４ ＧＮＤＬパッ
ド、 ２５ＧＮＤＲパッド、 ４１ 不良メモリセル、
４２ 置換メモリセル、 ＦＬ１〜ＦＬｎ，ＦＲ１〜
ＦＲｎ，Ｆ１〜Ｆｎ ヒューズ、 ５２ Ｎウェル電圧
入力端、 ５３ Ｐウェル電圧入力端、 ５５ ＶＣＣ
Ｎパッド、 ５６ ＧＮＤＰパッド。
Ｓ、 ４〜７，４ａ，５ａ ＮＭＯＳ、 ８，８ａ 第
１インバータ回路、 ９，９ａ 第２インバータ回路、
１０ 第１正側電源端、 １１ 第１負側電源端、
１２ 第２正側電源端、 １３ 第２負側電源端、 ２
１，２１ａ メモリセルアレイ、 ２２ＶＣＣＬパッ
ド、 ２３ ＶＣＣＲパッド、 ２４ ＧＮＤＬパッ
ド、 ２５ＧＮＤＲパッド、 ４１ 不良メモリセル、
４２ 置換メモリセル、 ＦＬ１〜ＦＬｎ，ＦＲ１〜
ＦＲｎ，Ｆ１〜Ｆｎ ヒューズ、 ５２ Ｎウェル電圧
入力端、 ５３ Ｐウェル電圧入力端、 ５５ ＶＣＣ
Ｎパッド、 ５６ ＧＮＤＰパッド。
Claims (17)
- 【請求項１】 ＳＲＡＭのメモリセルで構成されたメモ
リセルアレイを有する半導体集積回路において、 上記各メモリセルは、 テスト時に所定の第１正側電源電圧が印加される第１正
側電源端と、 テスト時に所定の第２正側電源電圧が印加される第２正
側電源端と、 所定の負側電源電圧が印加される負側電源端と、 上記第１正側電源端及び負側電源端に印加される各電源
電圧を電源とする第１インバータ回路と、 上記第２正側電源端及び負側電源端に印加される各電源
電圧を電源とする第２インバータ回路と、を備えること
特徴とする半導体集積回路。 - 【請求項２】 上記第１正側電源端及び第２正側電源端
は、通常動作時に所定の正側電源電圧がそれぞれ印加さ
れることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 上記各メモリセルは、第１インバータ回
路及び第２インバータ回路を形成する各ＭＯＳトランジ
スタに対するＮウェル電圧が印加されるＮウェル電圧入
力端を備えることを特徴とする請求項１又は２記載の半
導体集積回路。 - 【請求項４】 上記Ｎウェル電圧入力端は、テスト時に
第１正側電源電圧と第２正側電源電圧のいずれか大きい
方の電圧が印加されることを特徴とする請求項３記載の
半導体集積回路。 - 【請求項５】 ＳＲＡＭのメモリセルで構成されたメモ
リセルアレイを有する半導体集積回路において、 上記各メモリセルは、 所定の正側電源電圧が印加される正側電源端と、 テスト時に所定の第１負側電源電圧が印加される第１負
側電源端と、 テスト時に所定の第２負側電源電圧が印加される第２負
側電源端と、 上記正側電源端及び第１負側電源端に印加される各電源
電圧を電源とする第１インバータ回路と、 上記正側電源端及び第２負側電源端に印加される各電源
電圧を電源とする第２インバータ回路と、を備えること
特徴とする半導体集積回路。 - 【請求項６】 上記第１負側電源端及び第２負側電源端
は、通常動作時に所定の負側電源電圧がそれぞれ印加さ
れることを特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 上記各メモリセルは、第１インバータ回
路及び第２インバータ回路を形成する各ＭＯＳトランジ
スタに対するＰウェル電圧が印加されるＰウェル電圧入
力端を備えることを特徴とする請求項５又は６記載の半
導体集積回路。 - 【請求項８】 上記Ｐウェル電圧入力端は、テスト時に
第１負側電源電圧と第２負側電源電圧のいずれか小さい
方の電圧が印加されることを特徴とする請求項７記載の
半導体集積回路。 - 【請求項９】 ＳＲＡＭのメモリセルで構成されたメモ
リセルアレイを有する半導体集積回路において、 上記各メモリセルは、 テスト時に所定の第１正側電源電圧が印加される第１正
側電源端と、 テスト時に所定の第１負側電源電圧が印加される第１負
側電源端と、 テスト時に所定の第２正側電源電圧が印加される第２正
側電源端と、 テスト時に所定の第２負側電源電圧が印加される第２負
側電源端と、 上記第１正側電源端及び第１負側電源端に印加される各
電源電圧を電源とする第１インバータ回路と、 上記第２正側電源端及び第２負側電源端に印加される各
電源電圧を電源とする第２インバータ回路と、を備える
こと特徴とする半導体集積回路。 - 【請求項１０】 上記第１正側電源端及び第２正側電源
端は、通常動作時に所定の正側電源電圧がそれぞれ印加
されると共に、上記第１負側電源端及び第２負側電源端
は、通常動作時に所定の負側電源電圧がそれぞれ印加さ
れることを特徴とする請求項９記載の半導体集積回路。 - 【請求項１１】 上記各メモリセルは、第１インバータ
回路及び第２インバータ回路を形成する各ＭＯＳトラン
ジスタに対するＮウェル電圧が印加されるＮウェル電圧
入力端と、第１インバータ回路及び第２インバータ回路
を形成する各ＭＯＳトランジスタに対するＰウェル電圧
が印加されるＰウェル電圧入力端とを備えることを特徴
とする請求項９又は１０記載の半導体集積回路。 - 【請求項１２】 上記Ｎウェル電圧入力端は、テスト時
に第１正側電源電圧と第２正側電源電圧のいずれか大き
い方の電圧が印加されると共に、上記Ｐウェル電圧入力
端は、テスト時に第１負側電源電圧と第２負側電源電圧
のいずれか小さい方の電圧が印加されることを特徴とす
る請求項１１記載の半導体集積回路。 - 【請求項１３】 上記メモリセルアレイの所定のメモリ
セル群ごとに設けられた上記第１正側電源電圧及び第２
正側電源電圧を対応して印加するそれぞれの配線を、対
応して切断するための各ヒューズを備えることを特徴と
する請求項１、２、３、４、９、１０、１１又は１２記
載の半導体集積回路。 - 【請求項１４】 上記メモリセルアレイの所定のメモリ
セル群ごとに設けられた上記第１負側電源電圧及び第２
負側電源電圧を対応して印加するそれぞれの配線を、対
応して切断するための各ヒューズを備えることを特徴と
する請求項５、６、７、８、９、１０、１１又は１２記
載の半導体集積回路。 - 【請求項１５】 上記各ヒューズは、メモリセルアレイ
に対して上下又は左右に交互に配置されること特徴とす
る請求項１３又は１４記載の半導体集積回路。 - 【請求項１６】 上記各配線は２層構造をなし、該各層
の配線ごとに上記ヒューズが設けられていることを特徴
とする請求項１３又は１４記載の半導体集積回路。 - 【請求項１７】 上記各メモリセルは、ＣＭＯＳで形成
されることを特徴とする請求項１、２、３、４、５、
６、７、８、９、１０、１１、１２、１３、１４、１５
又は１６記載の半導体集積回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266988A JP4727796B2 (ja) | 2000-09-04 | 2000-09-04 | 半導体集積回路 |
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|---|---|
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|---|---|---|---|
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| JP4530464B2 (ja) * | 2000-03-09 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| KR100454118B1 (ko) * | 2001-10-23 | 2004-10-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 테스트 방법 |
| US6552924B1 (en) * | 2002-01-31 | 2003-04-22 | Hewlett-Packard Development Company, L.P. | Method of reading and logically OR'ing or AND'ing a four-transistor memory cell array by rows or columns |
| US6552925B1 (en) * | 2002-01-31 | 2003-04-22 | Hewlett Packard Development Company, L.P. | Method of reading a four-transistor memory cell array |
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| US7711998B2 (en) * | 2007-03-30 | 2010-05-04 | Infineon Technologies Ag | Test circuit arrangement |
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| JP3226422B2 (ja) | 1994-08-01 | 2001-11-05 | 株式会社日立製作所 | 半導体記憶装置及びメモリセルのｄｃ電流不良検出方法 |
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- 2001-03-15 US US09/808,181 patent/US6385081B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
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