JP2011165259A - 半導体装置及び半導体装置の異常検出方法 - Google Patents
半導体装置及び半導体装置の異常検出方法 Download PDFInfo
- Publication number
- JP2011165259A JP2011165259A JP2010025966A JP2010025966A JP2011165259A JP 2011165259 A JP2011165259 A JP 2011165259A JP 2010025966 A JP2010025966 A JP 2010025966A JP 2010025966 A JP2010025966 A JP 2010025966A JP 2011165259 A JP2011165259 A JP 2011165259A
- Authority
- JP
- Japan
- Prior art keywords
- current
- word line
- circuit
- semiconductor device
- line driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】半導体装置は、複数のワード線(WL)と、ワード線ドライバ(4)と、第1検出回路(11、12、15)と、制御回路とを具備する。複数のワード線(WL)は、複数のメモリセルトランジスタ(図示されず)のゲートに接続されている。ワード線ドライバ(4)は、複数のワード線(WL)の各々に選択電圧又は非選択電圧を供給する。第1検出回路(11、12、15)は、ワード線ドライバ(4)を介して複数のワード線(WL)のいずれかに選択電圧を供給するとき、選択電圧を供給する配線(21)を介してワード線ドライバ(4)に流れ込む第1電流を検出する。制御回路は、第1電流に基づいて、複数のワード線(WL)及びワード線ドライバ(4)の異常を検出する。
【選択図】図2
Description
本発明の第1の実施の形態に係る半導体装置の構成について説明する。図1は、本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置1は、メモリ回路を含む装置であり、メモリ又はメモリ内蔵マイクロコンピュータに例示される。半導体装置1は、メモリセルアレイ2、ビット線制御回路3、ワード線ドライバ4、行選択デコーダ5、電流検出回路A11、定電流印加回路A12、電流検出回路B13、ワード線電圧検出回路14、定電流印加回路B15を具備する。
電源スイッチSWは、電源電圧Vddとワード線ドライバ4との間に設けられている。例えばpMOSトランジスタで形成され、制御回路16からの制御信号TESTによりON又はOFFされる。電源スイッチSWは、通常のメモリセル動作時にONとなり、ワード線ドライバ4に電源電圧Vddが供給される。一方、テスト時にOFFとなり、ワード線ドライバ4に直接電源電圧Vddが供給されないようにする。
カレントミラー回路CUR1は、入力側が電源電圧Vddとワード線ドライバ4との間に、出力側が電源電圧Vddと抵抗R1との間にそれぞれ設けられている。例えばpMOSトランジスタで形成されている。抵抗R1は接地電位に接続されている。カレントミラー回路CUR1は、テスト時(電源スイッチSW:OFF)に動作し、ワード線ドライバ4に流れ込む電流を監視する。すなわち、カレントミラー回路CUR1の入力側を流れる電流を、出力側に流れる電流IR1として検出する。ただし、その電流IR1は抵抗R1により、電圧(IR1×R1)として検出される。
コンパレータCOMP1は、非反転入力端子にカレントミラー回路CUR1の出力側と抵抗R1との接続点の電圧(IR1×R1)を、反転入力端子に基準電圧VREF1をそれぞれ供給される。そして、両電圧の比較結果(カレントミラー回路CUR1の監視結果)を出力OUT1として制御回路16に出力する。
カレントミラー回路CUR2は、入力側が電源電圧Vddとワード線電圧検出回路14との間に、出力側が電源電圧Vddと抵抗R2との間にそれぞれ設けられている。例えばpMOSトランジスタで形成されている。抵抗R2は接地電位に接続されている。カレントミラー回路CUR2は、ワード線電圧検出回路14に流れ込む電流を監視する。すなわち、カレントミラー回路CUR2の入力側を流れる電流を、出力側に流れる電流IR2として検出する。ただし、その電流IR2は抵抗R2により、電圧(IR2×R2)として検出される。
コンパレータCOMP2は、非反転入力端子にカレントミラー回路CUR2の出力側と抵抗R2との接続点の電圧(IR2×R2)を、反転入力端子に基準電圧VREF2をそれぞれ供給される。そして、両電圧の比較結果(カレントミラー回路CUR2の監視結果)を出力OUT2として制御回路16に出力する。
・ワード線WLが1本も選択されない(ワード線ドライバ4の異常又はワード線WLの断線)
:IR1=IBIAS…(A1)
・ワード線WLが1本選択(正常) :IR1=2×IBIAS…(A2)
・ワード線WLが2本以上選択される(ワード線ドライバ4の異常によるワード線WLの多重選択、又は、ワード線WLのショート)
:IR1≧3×IBIAS…(A3)
IBIAS×R1<VREF1<2×IBIAS×R1…(C1)
となるVREF1を選ぶ。そのとき、OUT1=“H”となれば正常と判断できる。ただし、VREF1は、2×IBIAS×R1より僅かに小さい近い値(2×IBIAS×R1−δ)であることが好ましい。後述の異常検出方法における判定の精度を上げることができるからである。
一方、(A2)と(A3)の判定には、
2×IBIAS×R1<VREF1<3×IREF1×R1…(C2)
となるVREF1を選ぶ。そのとき、OUT1=“L”となれば正常と判断できる。ただし、VREF1は、2×IBIAS×R1より僅かに大きい近い値(2×IBIAS×R1+δ)であることが好ましい。後述の異常検出方法における判定の精度を上げることができるからである。
・全ワード線WLが非選択(正常) :IR2=IBIAS…(B1)
・いずれかのワード線WLが選択状態又は中間状態(ワード線ドライバ4の異常)
:IR2<IBIAS…(B2)
0<VREF2<IBIAS×R2…(C3)
となるVREF2を選ぶ。そのとき、OUT2=“H”となれば正常と判定できる。ただし、VREF2は、IBIAS×R2より僅かに小さい近い値(IBIAS×R2−δ)であることが好ましい。後述の異常検出方法における判定の精度を上げることができるからである。
これらの場合(ステップS11:Yes、かつ、ステップS15:Yes)、ワード線WLが選択されないか(ワード線ドライバ4の異常)、又はワード線WLが断線している(ワード線WLの異常)と推定することができる(ステップS17)。
これらの場合(ステップS11:Yes、かつ、ステップS15:No)、ワード線WLが正常に選択されない状態、かつ、ワード線ドライバ4がリークしている(いずれもワード線ドライバ4の異常)と推定することができる(ステップS16)。
これらの場合(ステップS11:No、かつ、ステップS12:Yes)、ワード線WLがショートしている(ワード線WLの異常)か、又はワード線ドライバがリークしている(ワード線ドライバ4の異常)と推定することができる(ステップS14)。
これらの場合(ステップS11:No、かつ、ステップS12:No)、ワード線WLが多重選択されているか(ワード線ドライバ4の異常)、ワード線WLがショートしているか(ワード線WLの異常)、又はワード線ドライバ4がリークしている(ワード線ドライバ4の異常)と推定することができる(ステップS13)。
本発明の第2の実施の形態に係る半導体装置の構成について説明する。本実施の形態は、第1の実施の形態と比較すると、電流検出回路A11、B13の構成の点で相違している。以下では、第1の実施の形態と相違する点について主に説明する。
出力がインバータなので、(A1)と(A2)の判定には、
IBIAS<IREF1<2×IBIAS…(D1)
となるVREF1を選ぶ。そのとき、OUT1=“L”となれば正常と判断できる。ただし、IREF1は、2×IBIASより僅かに小さい近い値(2×IBIAS−δ)であることが好ましい。異常検出方法における判定の精度を上げることができるからである。
一方、(A2)と(A3)の判定には、
2×IBIAS<IREF1<3×IBIAS…(D2)
となるVREF1を選ぶ。そのとき、OUT1=“H”となれば正常と判断できる。ただし、IREF1は、2×IBIASより僅かに大きい近い値(2×IBIAS+δ)であることが好ましい。異常検出方法における判定の精度を上げることができるからである。
ただし、(A1)、(A2)、(A3)は、第1の実施の形態と同様である。
出力がインバータなので、(B1)と(B2)の判定には、
0<IREF2<IBIAS…(D3)
となるVREF2を選ぶ。そのとき、OUT2=“L”となれば正常と判定できる。ただし、IREF2は、IBIASより僅かに小さい近い値(IBIAS−δ)であることが好ましい。異常検出方法における判定の精度を上げることができるからである。
加えて、本実施の形態では、第1の実施の形態と比較して電流検出回路A11、B13の面積を抑制することができる利点がある。その理由は、比較的複雑な構成のコンパレータ(第1の実施の形態)を2つのトランジスタのみで構成されるインバータ(第2の実施の形態)に置き換えた点と、抵抗(第1の実施の形態)をトランジスタ(第2の実施の形態)に置き換えた点である。
2 メモリセルアレイ
3 ビット線制御回路
4 ワード線ドライバ
5 行選択デコーダ
11 電流検出回路A
12 定電流印加回路A
13 電流検出回路B
14 ワード線電圧検出回路
15 定電流印加回路B
16 制御回路
21 配線
SW 電源スイッチ
COMP1、COMP2 コンパレータ
CUR1、CUR2 カレントミラー回路
INV1、INV2 インバータ
Tr11〜Tr13、Tr15〜Tr17 pMOSトランジスタ
Tr1、Tr2、Tr21〜Tr23、Tr25〜Tr27、Tr31〜Tr32 nMOSトランジスタ
Claims (12)
- 複数のメモリセルトランジスタのゲートに接続された複数のワード線と、
前記複数のワード線の各々に選択電圧又は非選択電圧を供給するワード線ドライバと、
前記ワード線ドライバを介して前記複数のワード線のいずれかに前記選択電圧を供給するとき、前記選択電圧を供給する配線を介して前記ワード線ドライバに流れ込む第1電流を検出する第1検出回路と、
前記第1電流に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する制御回路と
を具備する
半導体装置。 - 請求項1に記載の半導体装置において、
前記ワード線ドライバが前記複数のワード線に前記非選択電圧を供給するとき、前記複数のワード線の第2電圧を検出する第2検出回路を更に具備し、
前記制御回路は、前記第1電流と前記第2電圧とに基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する
半導体装置。 - 請求項2に記載の半導体装置において、
前記第1検出回路は、
前記複数のワード線における前記ワード線ドライバとは反対の側に設けられ、前記選択電圧の供給に対応して前記複数のワード線のいずれかに定電流を供給する第1定電流回路と、
前記ワード線ドライバに接続され、前記第1電流を検出して、第1基準電流と比較する第1電流検出回路と、
前記ワード線ドライバに接続され、かつ前記第1電流検出回路とは反対の側に設けられ、前記ワード線ドライバに定電流を供給する第2定電流回路と
を備え、
前記制御回路は、前記第1電流検出回路の比較結果に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する
半導体装置。 - 請求項2又は3に記載の半導体装置において、
前記第2検出回路は、
前記複数のワード線の電圧でオン又はオフされ、互いに直列に接続された複数のスイッチを備えるワード線電圧検出回路と、
前記直列接続の複数のスイッチの一端側に設けられ、前記非選択電圧の供給に対応して前記直列接続の複数のスイッチに定電流を供給する第2定電流回路と、
前記直列接続の複数のスイッチの他端側に設けられ、前記第2電圧を、前記直列接続の複数のスイッチに流れる第2電流として検出して、第2基準電流と比較する第2電流検出回路と
を備え、
前記制御回路は、前記第2電流検出回路の比較結果に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する
半導体装置。 - 請求項3に記載の半導体装置において、
前記第1電流検出回路は、
入力側を前記ワード線ドライバに接続された第1カレントミラー回路と、
前記第1カレントミラー回路の出力側に接続され、前記入力側の前記第1電流に対応した電流を前記第1基準電流と比較する第1比較部と
を含む
半導体装置。 - 請求項4に記載の半導体装置において、
前記第2電流検出回路は、
入力側を前記ワード線電圧検出回路に接続された第2カレントミラー回路と、
前記第2カレントミラー回路の出力側に接続され、前記入力側の前記第2電流に対応した電流を前記第2基準電流と比較する第2比較部と
を含む
半導体装置。 - 請求項5に記載の半導体装置において、
前記比較部は、
前記第1カレントミラー回路の出力側に接続され、前記入力側の前記第1電流に対応した電流を第1電圧に変換する第1変換回路と、
前記第1電圧を一方の入力に供給され、前記第1基準電流に対応した第1基準電圧を他方の入力に供給される第1比較回路と
を有する
半導体装置。 - 請求項5に記載の半導体装置において、
前記比較部は、
前記第1カレントミラー回路の出力側に接続され、前記第1基準電流に対応した第1基準電圧をゲートに入力され、前記入力側の前記第1電流に対応した電流をソースドレインに流されるトランジスタと、
前記第1カレントミラー回路の出力側に入力側を接続されたインバータと
を有する
半導体装置。 - 請求項6に記載の半導体装置において、
前記比較部は、
前記第2カレントミラー回路の出力側に接続され、前記入力側の前記第2電流に対応した電流を第3電圧に変換する第2変換回路と、
前記第3電圧を一方の入力に供給され、前記第2基準電流に対応した第2基準電圧を他方の入力に供給される第2比較回路と
を有する
半導体装置。 - 請求項6に記載の半導体装置において、
前記比較部は、
前記第2カレントミラー回路の出力側に接続され、前記第2基準電流に対応した第2基準電圧をゲートに入力され、前記入力側の前記第2電流に対応した電流をソースドレインに流されるトランジスタと、
前記第2カレントミラー回路の出力側に入力側を接続されたインバータと
を有する
半導体装置。 - 複数のメモリセルトランジスタ備える半導体装置の異常検出方法であって、
前記複数のメモリセルトランジスタのゲートに接続された複数のワード線の各々に選択電圧又は非選択電圧を供給するワード線ドライバを介して、前記複数のワード線のいずれかに前記選択電圧を供給するステップと、
前記選択電圧を供給する配線を介して前記ワード線ドライバに流れ込む第1電流を検出するステップと、
前記第1電流に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出するステップと
を具備する
半導体装置の異常検出方法。 - 請求項11に記載の半導体装置の異常検出方法において、
前記ワード線ドライバが前記複数のワード線に前記非選択電圧を供給するとき、前記複数のワード線の第2電圧を検出するステップを更に具備し、
前記異常を検出するステップは、前記第1電流と前記第2電圧とに基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出するステップを備える
半導体装置の異常検出方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010025966A JP5346835B2 (ja) | 2010-02-08 | 2010-02-08 | 半導体装置及び半導体装置の異常検出方法 |
US13/020,518 US8509006B2 (en) | 2010-02-08 | 2011-02-03 | Semiconductor device and method of detecting abnormality on semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010025966A JP5346835B2 (ja) | 2010-02-08 | 2010-02-08 | 半導体装置及び半導体装置の異常検出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011165259A true JP2011165259A (ja) | 2011-08-25 |
JP5346835B2 JP5346835B2 (ja) | 2013-11-20 |
Family
ID=44353616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010025966A Expired - Fee Related JP5346835B2 (ja) | 2010-02-08 | 2010-02-08 | 半導体装置及び半導体装置の異常検出方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8509006B2 (ja) |
JP (1) | JP5346835B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016207236A (ja) * | 2015-04-16 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその解析方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9281078B2 (en) | 2014-06-12 | 2016-03-08 | Micron Technology, Inc. | Program operations with embedded leak checks |
TWI534819B (zh) * | 2014-07-31 | 2016-05-21 | 常憶科技股份有限公司 | 於靜態電流測試下檢測全域字元線缺陷 |
JP6462410B2 (ja) | 2015-02-26 | 2019-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置、テストプログラムおよびテスト方法 |
US10332590B2 (en) * | 2017-09-21 | 2019-06-25 | Qualcomm Incorporated | Static random access memory (SRAM) bit cells employing current mirror-gated read ports for reduced power consumption |
CN114093410B (zh) * | 2020-08-24 | 2022-05-17 | 长鑫存储技术有限公司 | 字线驱动电路缺陷测试方法与装置 |
US11676678B2 (en) | 2020-08-24 | 2023-06-13 | Changxin Memory Technologies, Inc. | Defect detecting method and device for word line driving circuit |
US11456032B2 (en) | 2021-01-29 | 2022-09-27 | Micron Technology, Inc. | Systems and methods for memory cell accesses |
JP2022126406A (ja) * | 2021-02-18 | 2022-08-30 | キオクシア株式会社 | 半導体記憶装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05159600A (ja) * | 1991-12-06 | 1993-06-25 | Mitsubishi Electric Corp | 半導体メモリのテスト回路 |
JPH0684399A (ja) * | 1992-05-27 | 1994-03-25 | Nec Corp | 半導体記憶回路 |
JPH07192500A (ja) * | 1993-11-17 | 1995-07-28 | Samsung Electron Co Ltd | 不揮発性メモリの配線短絡検出方法及びそのための回路 |
JP2002230991A (ja) * | 2001-02-05 | 2002-08-16 | Foundation For The Promotion Of Industrial Science | 半導体メモリ装置およびその製造方法 |
JP2004178724A (ja) * | 2002-11-28 | 2004-06-24 | Sharp Corp | 不揮発性半導体記憶装置及び行線短絡不良検出方法 |
JP2008159155A (ja) * | 2006-12-22 | 2008-07-10 | Sony Corp | ショート検出回路及びこれを用いた撮像装置および記憶装置 |
JP2009099602A (ja) * | 2007-10-12 | 2009-05-07 | Panasonic Corp | 半導体装置およびその検査方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6111801A (en) | 1999-04-30 | 2000-08-29 | Stmicroelectronics, Inc. | Technique for testing wordline and related circuitry of a memory array |
US7532513B2 (en) * | 2007-08-27 | 2009-05-12 | Macronix International Co., Ltd. | Apparatus and method for detecting word line leakage in memory devices |
-
2010
- 2010-02-08 JP JP2010025966A patent/JP5346835B2/ja not_active Expired - Fee Related
-
2011
- 2011-02-03 US US13/020,518 patent/US8509006B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05159600A (ja) * | 1991-12-06 | 1993-06-25 | Mitsubishi Electric Corp | 半導体メモリのテスト回路 |
JPH0684399A (ja) * | 1992-05-27 | 1994-03-25 | Nec Corp | 半導体記憶回路 |
JPH07192500A (ja) * | 1993-11-17 | 1995-07-28 | Samsung Electron Co Ltd | 不揮発性メモリの配線短絡検出方法及びそのための回路 |
JP2002230991A (ja) * | 2001-02-05 | 2002-08-16 | Foundation For The Promotion Of Industrial Science | 半導体メモリ装置およびその製造方法 |
JP2004178724A (ja) * | 2002-11-28 | 2004-06-24 | Sharp Corp | 不揮発性半導体記憶装置及び行線短絡不良検出方法 |
JP2008159155A (ja) * | 2006-12-22 | 2008-07-10 | Sony Corp | ショート検出回路及びこれを用いた撮像装置および記憶装置 |
JP2009099602A (ja) * | 2007-10-12 | 2009-05-07 | Panasonic Corp | 半導体装置およびその検査方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016207236A (ja) * | 2015-04-16 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその解析方法 |
Also Published As
Publication number | Publication date |
---|---|
US20110194360A1 (en) | 2011-08-11 |
US8509006B2 (en) | 2013-08-13 |
JP5346835B2 (ja) | 2013-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5346835B2 (ja) | 半導体装置及び半導体装置の異常検出方法 | |
KR101926603B1 (ko) | 반도체 메모리 장치 및 반도체 메모리 장치의 번-인 테스트 방법 | |
US6281739B1 (en) | Fuse circuit and redundant decoder | |
KR100735570B1 (ko) | 오픈 비트 라인 구조의 메모리 코어를 구비한 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법 | |
US7414903B2 (en) | Nonvolatile memory device with test mechanism | |
KR900006144B1 (ko) | 불휘발성 반도체기억장치 | |
JP2008522334A (ja) | ウィークセルを検出するためのsram検査方法とsram検査装置 | |
JP4322809B2 (ja) | Mramの弱ビットを特定する方法及び回路 | |
JP4088143B2 (ja) | 不揮発性半導体記憶装置及び行線短絡不良検出方法 | |
JP2004087040A (ja) | 半導体装置とそのテスト方法 | |
JP2013054800A (ja) | 半導体装置及び半導体装置の製造方法 | |
US8570822B2 (en) | Semiconductor memory and semiconductor memory test method | |
JP2010134994A (ja) | 半導体装置及びそのカリブレーション方法 | |
JP2011123951A (ja) | 半導体記憶装置、及びその検査方法 | |
JP5486948B2 (ja) | 不良検出回路を有する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の不良検出方法 | |
JP3166281B2 (ja) | 半導体集積回路及びその製造方法 | |
JP2013101731A (ja) | 不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法 | |
KR20110088114A (ko) | 반도체 메모리 장치 | |
Copetti et al. | Exploring an on-chip sensor to detect unique faults in RRAMs | |
US7697356B2 (en) | Method of testing semiconductor apparatus | |
JP2006040421A (ja) | 半導体メモリ | |
JP3904642B2 (ja) | 集積回路アレイ内の欠陥を検出する方法 | |
US6535441B2 (en) | Static semiconductor memory device capable of accurately detecting failure in standby mode | |
US20230207034A1 (en) | Semiconductor device and testing method for memory circuit | |
KR950004871B1 (ko) | 중복회로가 있는 반도체기억장치 및 그중복회로의 사용여부를 확보하는 검사방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120801 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130809 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130819 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5346835 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |