JPH07192500A - 不揮発性メモリの配線短絡検出方法及びそのための回路 - Google Patents
不揮発性メモリの配線短絡検出方法及びそのための回路Info
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- JPH07192500A JPH07192500A JP6283592A JP28359294A JPH07192500A JP H07192500 A JPH07192500 A JP H07192500A JP 6283592 A JP6283592 A JP 6283592A JP 28359294 A JP28359294 A JP 28359294A JP H07192500 A JPH07192500 A JP H07192500A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 不揮発性メモリにおいて、データ読出過程を
経ずとも配線の短絡を検出し得る配線短絡検出方法とそ
のための配線短絡検出回路を提供する。 【構成】 ビット線ＢＬをテスト時に基準電位とするス
イッチ手段３３を設け、そして、テスト用パッドＰＡＤ
１からその他の配線、例えばストリング選択線ＳＳＬに
電圧を印加してビット線ＢＬとの間で電流路が形成され
るかどうかを検査することで短絡を検出する。あるい
は、互いに隣接して平行に配列される配線、例えばワー
ド線について、テスト時にフローティングさせておいて
１本おきに基準電位とすると共に残りに電圧を印加し、
配線間で電流路が形成されるかどうかを検査することで
短絡を検出する。
経ずとも配線の短絡を検出し得る配線短絡検出方法とそ
のための配線短絡検出回路を提供する。 【構成】 ビット線ＢＬをテスト時に基準電位とするス
イッチ手段３３を設け、そして、テスト用パッドＰＡＤ
１からその他の配線、例えばストリング選択線ＳＳＬに
電圧を印加してビット線ＢＬとの間で電流路が形成され
るかどうかを検査することで短絡を検出する。あるい
は、互いに隣接して平行に配列される配線、例えばワー
ド線について、テスト時にフローティングさせておいて
１本おきに基準電位とすると共に残りに電圧を印加し、
配線間で電流路が形成されるかどうかを検査することで
短絡を検出する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリに関し、
特に、その配線間の短絡を検出するための配線短絡検出
方法とそのための回路に関する。
特に、その配線間の短絡を検出するための配線短絡検出
方法とそのための回路に関する。
【０００２】
【従来の技術】近年の高集積化の傾向に伴って、不揮発
性メモリにおいても内部の各種回路構成が一層過密化し
てきている。これに対応するため、例えば電気的消去可
能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯ
Ｍ）においては、より高集積化に有利なＮＡＮＤセル構
造のものが広く使用され始めている。通常、ＮＡＮＤセ
ル構造を有するＥＥＰＲＯＭは、メモリセルアレイが多
数のメモリブロックに分けられ、そして各メモリブロッ
クが１つのローデコーダ（ROW DECODER）を共有する構
成を有している。この場合、ブロック選択信号によりい
ずれか１つのメモリブロックを選択して指定の動作を実
行するようにされる。このようなＮＡＮＤセル構造のＥ
ＥＰＲＯＭについての一例が、１９９１年４月に発刊さ
れたIEEE JOURNAL OF SOLID STATE CIRCUITS，VOL.２
６，NO．４，４９２〜４９５ページに開示されている。
以下、このＥＥＰＲＯＭを例にして従来技術を説明す
る。
性メモリにおいても内部の各種回路構成が一層過密化し
てきている。これに対応するため、例えば電気的消去可
能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯ
Ｍ）においては、より高集積化に有利なＮＡＮＤセル構
造のものが広く使用され始めている。通常、ＮＡＮＤセ
ル構造を有するＥＥＰＲＯＭは、メモリセルアレイが多
数のメモリブロックに分けられ、そして各メモリブロッ
クが１つのローデコーダ（ROW DECODER）を共有する構
成を有している。この場合、ブロック選択信号によりい
ずれか１つのメモリブロックを選択して指定の動作を実
行するようにされる。このようなＮＡＮＤセル構造のＥ
ＥＰＲＯＭについての一例が、１９９１年４月に発刊さ
れたIEEE JOURNAL OF SOLID STATE CIRCUITS，VOL.２
６，NO．４，４９２〜４９５ページに開示されている。
以下、このＥＥＰＲＯＭを例にして従来技術を説明す
る。
【０００３】一般的なＥＥＰＲＯＭは、製造工程で発生
し得る不良を救済するための冗長セルアレイをもってい
る。それによって、不良の発生で正常に動作しないメモ
リブロックが発生すると、その部分を冗長セルアレイの
救済用メモリブロックに置換えて救済する方法が広く使
用されている。この場合、前工程を終えたウェーハ状態
で動作テストを実施して不良が発生したメモリブロック
を探し出すことにより、冗長セルアレイへの置換えを実
施する。このような救済方法は集積度が増すほど有用と
なり、特に、最小配線幅がサブミクロン以下とさるＥＥ
ＰＲＯＭで、配線間の短絡、例えば、隣接するワード線
間の短絡、ワード線とストリング選択線との短絡、ある
いはストリング選択線とビット線との短絡等による不良
が占める割合が大きくなるつれて、より有用となってい
る。
し得る不良を救済するための冗長セルアレイをもってい
る。それによって、不良の発生で正常に動作しないメモ
リブロックが発生すると、その部分を冗長セルアレイの
救済用メモリブロックに置換えて救済する方法が広く使
用されている。この場合、前工程を終えたウェーハ状態
で動作テストを実施して不良が発生したメモリブロック
を探し出すことにより、冗長セルアレイへの置換えを実
施する。このような救済方法は集積度が増すほど有用と
なり、特に、最小配線幅がサブミクロン以下とさるＥＥ
ＰＲＯＭで、配線間の短絡、例えば、隣接するワード線
間の短絡、ワード線とストリング選択線との短絡、ある
いはストリング選択線とビット線との短絡等による不良
が占める割合が大きくなるつれて、より有用となってい
る。
【０００４】この不良検出に際して、従来のＥＥＰＲＯ
Ｍでは配線間の短絡を検査するためでもその特性上、検
査対象のメモリブロックに対しまずプログラムデータを
書込み、その後データを読出してプログラムしたはずの
データと一致しているかどうか検査して不良発生を判断
していた。そのため、検査時間が非常に長くなるという
改善点を有している。すなわち、高集積化が進むほど配
線間隔が縮小し、例えば隣接するワード線等の配線間の
短絡等による不良率が大幅に増加するので、消去−プロ
グラミング−読出の一連の手順を経ずにこのような不良
の検出が可能であれば、検査時間を短縮できる。にもか
かわらず、従来のＥＥＰＲＯＭにはそのための構成が備
えられておらず検査時間を短縮できなかったため、この
点の改善が望まれている。また加えて、メモリセルのプ
ログラムを行った後に読出して検査するので、メモリセ
ルは正常でプログラム過程に問題があった場合でも冗長
セルに置換えることになってしまうという問題点もあっ
た。
Ｍでは配線間の短絡を検査するためでもその特性上、検
査対象のメモリブロックに対しまずプログラムデータを
書込み、その後データを読出してプログラムしたはずの
データと一致しているかどうか検査して不良発生を判断
していた。そのため、検査時間が非常に長くなるという
改善点を有している。すなわち、高集積化が進むほど配
線間隔が縮小し、例えば隣接するワード線等の配線間の
短絡等による不良率が大幅に増加するので、消去−プロ
グラミング−読出の一連の手順を経ずにこのような不良
の検出が可能であれば、検査時間を短縮できる。にもか
かわらず、従来のＥＥＰＲＯＭにはそのための構成が備
えられておらず検査時間を短縮できなかったため、この
点の改善が望まれている。また加えて、メモリセルのプ
ログラムを行った後に読出して検査するので、メモリセ
ルは正常でプログラム過程に問題があった場合でも冗長
セルに置換えることになってしまうという問題点もあっ
た。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、データ読出過程を経ずとも配線の短絡を検出し
得る配線短絡検出方法とそのための配線短絡検出回路を
提供することにある。また、本発明の他の目的は、より
短い時間で不良検査を行い得る配線短絡検出方法とその
ための配線短絡検出回路を提供することにある。
目的は、データ読出過程を経ずとも配線の短絡を検出し
得る配線短絡検出方法とそのための配線短絡検出回路を
提供することにある。また、本発明の他の目的は、より
短い時間で不良検査を行い得る配線短絡検出方法とその
ための配線短絡検出回路を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明による不揮発性メモリにおける配線間
の短絡を検出するための配線短絡検出方法は、メモリセ
ルアレイにおいて互いに隣接して平行に配列される配線
について、テスト時にフローティングさせておいて１本
おきに基準電位とすると共に残りに電圧を印加し、配線
間で電流路が形成されるかどうかを検査することで短絡
を検出することを特徴とする。また、メモリセルアレイ
における所定の配線をテスト時に基準電位とするスイッ
チ手段を設け、そして、メモリセルアレイにおけるその
他の配線から電圧を印加して基準電位とした配線との間
で電流路が形成されるかどうかを検査することで短絡を
検出することを特徴とする。
るために、本発明による不揮発性メモリにおける配線間
の短絡を検出するための配線短絡検出方法は、メモリセ
ルアレイにおいて互いに隣接して平行に配列される配線
について、テスト時にフローティングさせておいて１本
おきに基準電位とすると共に残りに電圧を印加し、配線
間で電流路が形成されるかどうかを検査することで短絡
を検出することを特徴とする。また、メモリセルアレイ
における所定の配線をテスト時に基準電位とするスイッ
チ手段を設け、そして、メモリセルアレイにおけるその
他の配線から電圧を印加して基準電位とした配線との間
で電流路が形成されるかどうかを検査することで短絡を
検出することを特徴とする。
【０００７】そして特に、ブロック選択アドレスをデコ
ーディングしてブロック選択信号を出力するブロック選
択プリデコーダと、ローアドレスをデコーディングして
ワード線駆動信号を出力するワード線ローデコーダと、
ブロック選択信号及びワード線駆動信号を受けてデコー
ディングするブロックローデコーダにより選択的に活性
化され、ワード線を共有するＮＡＮＤセルストリングを
複数有してなるメモリブロックと、を備えた電気的消去
可能でプログラム可能なリードオンリメモリのワード線
短絡検出方法について、ブロック選択信号によりいずれ
かのメモリブロックを活性化する第１過程と、ワード線
をフローティングさせると共に対応するテスト用パッド
と電気的通路を形成させる第２過程と、テスト用パッド
間に電流路が形成されるかどうかを判断して短絡を検出
する第３過程と、ブロック選択信号を変更して第１過程
〜第３過程を繰り返す第４過程と、を含むことを特徴と
する。あるいは、ブロック選択信号によりいずれかのメ
モリブロックを活性化する第１過程と、ワード線をフロ
ーティングさせておいて、所定のワード線に対しテスト
用パッドとの電気的通路を形成すると共に残りのワード
線を基準電位に放電する第２過程と、テスト用パッドか
ら基準電位とされたワード線へ電流路が形成されるかど
うかを判断して短絡を検出する第３過程と、ブロック選
択信号を変更して第１過程〜第３過程を繰り返す第４過
程と、を含むことを特徴とする。
ーディングしてブロック選択信号を出力するブロック選
択プリデコーダと、ローアドレスをデコーディングして
ワード線駆動信号を出力するワード線ローデコーダと、
ブロック選択信号及びワード線駆動信号を受けてデコー
ディングするブロックローデコーダにより選択的に活性
化され、ワード線を共有するＮＡＮＤセルストリングを
複数有してなるメモリブロックと、を備えた電気的消去
可能でプログラム可能なリードオンリメモリのワード線
短絡検出方法について、ブロック選択信号によりいずれ
かのメモリブロックを活性化する第１過程と、ワード線
をフローティングさせると共に対応するテスト用パッド
と電気的通路を形成させる第２過程と、テスト用パッド
間に電流路が形成されるかどうかを判断して短絡を検出
する第３過程と、ブロック選択信号を変更して第１過程
〜第３過程を繰り返す第４過程と、を含むことを特徴と
する。あるいは、ブロック選択信号によりいずれかのメ
モリブロックを活性化する第１過程と、ワード線をフロ
ーティングさせておいて、所定のワード線に対しテスト
用パッドとの電気的通路を形成すると共に残りのワード
線を基準電位に放電する第２過程と、テスト用パッドか
ら基準電位とされたワード線へ電流路が形成されるかど
うかを判断して短絡を検出する第３過程と、ブロック選
択信号を変更して第１過程〜第３過程を繰り返す第４過
程と、を含むことを特徴とする。
【０００８】このような短絡検出方法を可能とする配線
短絡検出回路については、メモリセルアレイ内に位置し
た第１の配線及び第２の配線をテスト時にフローティン
グさせる制御手段と、フローティングされた第１の配線
及び第２の配線を対応するテスト用パッドに接続する接
続手段と、を有してなる構成とし、テスト用パッド間の
電流路形成を検査することで配線間の短絡検出が可能と
なる。あるいは、メモリセルアレイ内に位置した第１の
配線をテスト時にテスト用パッドに接続する接続手段
と、メモリセルアレイ内に位置した第２の配線をテスト
時に基準電位に放電するスイッチ手段と、を有してなる
構成とし、テスト用パッドから第２の配線への電流路形
成を検査することで配線間の短絡検出が可能となる。
短絡検出回路については、メモリセルアレイ内に位置し
た第１の配線及び第２の配線をテスト時にフローティン
グさせる制御手段と、フローティングされた第１の配線
及び第２の配線を対応するテスト用パッドに接続する接
続手段と、を有してなる構成とし、テスト用パッド間の
電流路形成を検査することで配線間の短絡検出が可能と
なる。あるいは、メモリセルアレイ内に位置した第１の
配線をテスト時にテスト用パッドに接続する接続手段
と、メモリセルアレイ内に位置した第２の配線をテスト
時に基準電位に放電するスイッチ手段と、を有してなる
構成とし、テスト用パッドから第２の配線への電流路形
成を検査することで配線間の短絡検出が可能となる。
【０００９】
【実施例】以下、添付の図面を参照して本発明の好適な
実施例を説明する。
実施例を説明する。
【００１０】図１に、本発明を適用し得る不揮発性メモ
リの代表例として、ＥＥＰＲＯＭの概略的なブロック図
を示している。このＥＥＰＲＯＭは、メモリセルが多数
形成されたメモリセルアレイ１０と、冗長セルが多数形
成された冗長セルアレイ１２と、を有している。メモリ
セルアレイ１０は、平行に配列されてビット線ＢＬ１〜
ＢＬｎにそれぞれ接続され且つ各ワード線を共有するＮ
ＡＮＤセルストリングからなるメモリブロックを複数備
え、そして各メモリブロックは、ブロックローデコーダ
１４により選択されてワード線に駆動電圧が印加され
る。冗長セルアレイ１２は、メモリセルアレイ１０とビ
ット線ＢＬ１〜ＢＬｎを共有し、メモリセルアレイ１０
内のメモリブロックと同様の冗長メモリブロックを所定
数有しており、救済が実施される場合、冗長ブロックロ
ーデコーダ１６によりいずれかの冗長メモリブロックが
活性化されて使用される。冗長に際しては、ブロックロ
ーデコーダ１４が非活性化されてメモリセルアレイ１０
の不良メモリブロックとの置換えが行われる。
リの代表例として、ＥＥＰＲＯＭの概略的なブロック図
を示している。このＥＥＰＲＯＭは、メモリセルが多数
形成されたメモリセルアレイ１０と、冗長セルが多数形
成された冗長セルアレイ１２と、を有している。メモリ
セルアレイ１０は、平行に配列されてビット線ＢＬ１〜
ＢＬｎにそれぞれ接続され且つ各ワード線を共有するＮ
ＡＮＤセルストリングからなるメモリブロックを複数備
え、そして各メモリブロックは、ブロックローデコーダ
１４により選択されてワード線に駆動電圧が印加され
る。冗長セルアレイ１２は、メモリセルアレイ１０とビ
ット線ＢＬ１〜ＢＬｎを共有し、メモリセルアレイ１０
内のメモリブロックと同様の冗長メモリブロックを所定
数有しており、救済が実施される場合、冗長ブロックロ
ーデコーダ１６によりいずれかの冗長メモリブロックが
活性化されて使用される。冗長に際しては、ブロックロ
ーデコーダ１４が非活性化されてメモリセルアレイ１０
の不良メモリブロックとの置換えが行われる。
【００１１】メモリセルアレイ１０及び冗長セルアレイ
１２は、ビット線ＢＬ１〜ＢＬｎを通じて、入出力バッ
ファ２０と接続された入出力ゲート・センスアンプ１８
との間でデータ受渡しを行う。ブロックローデコーダ１
４及び冗長ブロックローデコーダ１６は、ブロック選択
プリデコーダ２２からブロック選択信号Ｐｉ、Ｑｉ、Ｒ
ｉを受けてメモリブロック、冗長メモリブロックを選択
して駆動し、さらにワード線ローデコーダ２４からワー
ド線駆動信号ＣＧ１〜ＣＧｍを受けて選択されたメモリ
ブロック、冗長メモリブロック内のワード線を駆動す
る。
１２は、ビット線ＢＬ１〜ＢＬｎを通じて、入出力バッ
ファ２０と接続された入出力ゲート・センスアンプ１８
との間でデータ受渡しを行う。ブロックローデコーダ１
４及び冗長ブロックローデコーダ１６は、ブロック選択
プリデコーダ２２からブロック選択信号Ｐｉ、Ｑｉ、Ｒ
ｉを受けてメモリブロック、冗長メモリブロックを選択
して駆動し、さらにワード線ローデコーダ２４からワー
ド線駆動信号ＣＧ１〜ＣＧｍを受けて選択されたメモリ
ブロック、冗長メモリブロック内のワード線を駆動す
る。
【００１２】ブロック選択プリデコーダ２２は、ブロッ
ク選択アドレス（BLOCK SELECTIONADDRESS）を受けてデ
コーディングし、メモリブロック選択用のブロック選択
信号Ｐｉ、Ｑｉ、Ｒｉを出力する。ワード線ローデコー
ダ２４は、ローアドレスを受けてデコーディングし、ワ
ード線を駆動するためのワード線駆動信号ＣＧ１〜ＣＧ
ｍを動作モード、すなわち消去モード、プログラムモー
ド、読出モードに応じて該当する電圧レベルで出力す
る。入出力ゲート・センスアンプ１８は、カラムデコー
ダ・選択回路２６により制御され、データを感知増幅す
ると共にビット線ＢＬ１〜ＢＬｎと入／出力バッファ２
０との間でデータ伝送路を選択的に駆動する。カラムデ
コーダ・選択回路２６は、カラムアドレス（COLUMN ADD
RESS）を受けてデコーディングし、入出力ゲート・セン
スアンプ１８の入出力ゲートを選択駆動する。
ク選択アドレス（BLOCK SELECTIONADDRESS）を受けてデ
コーディングし、メモリブロック選択用のブロック選択
信号Ｐｉ、Ｑｉ、Ｒｉを出力する。ワード線ローデコー
ダ２４は、ローアドレスを受けてデコーディングし、ワ
ード線を駆動するためのワード線駆動信号ＣＧ１〜ＣＧ
ｍを動作モード、すなわち消去モード、プログラムモー
ド、読出モードに応じて該当する電圧レベルで出力す
る。入出力ゲート・センスアンプ１８は、カラムデコー
ダ・選択回路２６により制御され、データを感知増幅す
ると共にビット線ＢＬ１〜ＢＬｎと入／出力バッファ２
０との間でデータ伝送路を選択的に駆動する。カラムデ
コーダ・選択回路２６は、カラムアドレス（COLUMN ADD
RESS）を受けてデコーディングし、入出力ゲート・セン
スアンプ１８の入出力ゲートを選択駆動する。
【００１３】図２は、本発明による配線短絡検出回路を
備えたブロックローデコーダ１４の構成と、それに対応
するメモリセルアレイ１０内のメモリブロックの構成を
示している。同図に示す回路は、ブロックローデコーダ
１４及びメモリセルアレイ１０における一部を代表的に
示したものであり、このような図２に示す回路は、メモ
リブロック数に対応させて多数配置される。
備えたブロックローデコーダ１４の構成と、それに対応
するメモリセルアレイ１０内のメモリブロックの構成を
示している。同図に示す回路は、ブロックローデコーダ
１４及びメモリセルアレイ１０における一部を代表的に
示したものであり、このような図２に示す回路は、メモ
リブロック数に対応させて多数配置される。
【００１４】まず、同図におけるメモリセルアレイ１０
の構成を説明する。メモリセルアレイ１０を構成するメ
モリブロックは、ビット線ＢＬ１〜ＢＬｎにそれぞれ接
続され、そしてワード線ＷＬ１〜ＷＬｍ、ストリング選
択線ＳＳＬ、及び接地選択線ＧＳＬに接続されたｎ個の
ＮＡＮＤセルストリングから構成される。各ＮＡＮＤセ
ルストリングは、直列接続されたｍ個のメモリトランジ
スタＭ１〜Ｍｍと、ゲート端子がストリング選択線ＳＳ
Ｌに接続され、ドレイン端子がビット線ＢＬ１、ソース
端子がメモリトランジスタＭ１にそれぞれ接続されたス
トリング選択トランジスタＳＴ１（ＮＭＯＳＦＥＴ）
と、ゲート端子が接地選択線ＧＳＬに接続され、ソース
端子が接地電圧端、ドレイン端子がメモリトランジスタ
Ｍｍにそれぞれ接続された接地選択トランジスタＳＴ２
（ＮＭＯＳＦＥＴ）と、から構成されている。この例の
メモリトランジスタＭ１〜Ｍｍは、制御信号を受ける制
御ゲートと電荷を蓄積するためのフローティングゲート
とで構成されるフラッシュ形メモリセルである。
の構成を説明する。メモリセルアレイ１０を構成するメ
モリブロックは、ビット線ＢＬ１〜ＢＬｎにそれぞれ接
続され、そしてワード線ＷＬ１〜ＷＬｍ、ストリング選
択線ＳＳＬ、及び接地選択線ＧＳＬに接続されたｎ個の
ＮＡＮＤセルストリングから構成される。各ＮＡＮＤセ
ルストリングは、直列接続されたｍ個のメモリトランジ
スタＭ１〜Ｍｍと、ゲート端子がストリング選択線ＳＳ
Ｌに接続され、ドレイン端子がビット線ＢＬ１、ソース
端子がメモリトランジスタＭ１にそれぞれ接続されたス
トリング選択トランジスタＳＴ１（ＮＭＯＳＦＥＴ）
と、ゲート端子が接地選択線ＧＳＬに接続され、ソース
端子が接地電圧端、ドレイン端子がメモリトランジスタ
Ｍｍにそれぞれ接続された接地選択トランジスタＳＴ２
（ＮＭＯＳＦＥＴ）と、から構成されている。この例の
メモリトランジスタＭ１〜Ｍｍは、制御信号を受ける制
御ゲートと電荷を蓄積するためのフローティングゲート
とで構成されるフラッシュ形メモリセルである。
【００１５】ワード線ＷＬ１〜ＷＬｍには、対応する伝
達トランジスタＢＴ１〜ＢＴｍ（ＮＭＯＳＦＥＴ）を通
じてワード線駆動信号ＣＧ１〜ＣＧｍが伝達される。ま
た、ビット線ＢＬ１〜ＢＬｎには、配線短絡検出回路を
構成するスイッチ手段として、ゲート端子に第１テスト
制御信号φＴＥＳＴ１を受けて制御されるテスト用トラ
ンジスタ３３（ＮＭＯＳＦＥＴ）がそれぞれ接続されて
いる。ストリング選択線ＳＳＬとビット線ＢＬ１との間
に接続されて示す抵抗成分３４は、両線が短絡した場合
に有する抵抗成分を表している。
達トランジスタＢＴ１〜ＢＴｍ（ＮＭＯＳＦＥＴ）を通
じてワード線駆動信号ＣＧ１〜ＣＧｍが伝達される。ま
た、ビット線ＢＬ１〜ＢＬｎには、配線短絡検出回路を
構成するスイッチ手段として、ゲート端子に第１テスト
制御信号φＴＥＳＴ１を受けて制御されるテスト用トラ
ンジスタ３３（ＮＭＯＳＦＥＴ）がそれぞれ接続されて
いる。ストリング選択線ＳＳＬとビット線ＢＬ１との間
に接続されて示す抵抗成分３４は、両線が短絡した場合
に有する抵抗成分を表している。
【００１６】次にブロックローデコーダ１４の構成を説
明する。ブロック選択プリデコーダ２２から出力される
ブロック選択信号Ｐｉ、Ｑｉ、Ｒｉは、３入力ＮＡＮＤ
ゲート２８に入力されて論理演算された後、ＣＭＯＳイ
ンバータ３０に入力される。このＣＭＯＳインバータ３
０は、プルアップ用トランジスタ（ＰＭＯＳＦＥＴ）と
プルダウン用トランジスタ（ＮＭＯＳＦＥＴ）とからな
るＣＭＯＳインバータで、そのプルアップ用トランジス
タに対し、配線短絡検出回路を構成する接続手段３２を
通じて電源が印加される。そしてＣＭＯＳインバータ３
０の出力端は、制御ノードＮ１に接続されている。
明する。ブロック選択プリデコーダ２２から出力される
ブロック選択信号Ｐｉ、Ｑｉ、Ｒｉは、３入力ＮＡＮＤ
ゲート２８に入力されて論理演算された後、ＣＭＯＳイ
ンバータ３０に入力される。このＣＭＯＳインバータ３
０は、プルアップ用トランジスタ（ＰＭＯＳＦＥＴ）と
プルダウン用トランジスタ（ＮＭＯＳＦＥＴ）とからな
るＣＭＯＳインバータで、そのプルアップ用トランジス
タに対し、配線短絡検出回路を構成する接続手段３２を
通じて電源が印加される。そしてＣＭＯＳインバータ３
０の出力端は、制御ノードＮ１に接続されている。
【００１７】制御ノードＮ１には、ストリング選択線Ｓ
ＳＬに接続されたスイッチポンプ（SWITCH PUMP）回路
１４０と、デプレッション形遮断トランジスタ３６のド
レイン端子と、接地選択線ＧＳＬのエネーブルを制御す
る接地選択部３８と、が接続される。スイッチポンプ回
路１４０は、プログラムモードでストリング選択線ＳＳ
Ｌをパス電圧Ｖｐａｓｓ（例えば１０Ｖ）に昇圧する。
接地選択部３８は、制御ノードＮ１の論理レベルと制御
信号φＳとの論理積を行う手段である。制御信号φＳ
は、消去モード及びプログラムモードで論理ロウレベル
（０Ｖ）、読出モードで論理ハイレベル（電源電圧Ｖｃ
ｃ）として印加される。遮断トランジスタ３６のソース
端子はスイッチポンプ回路１４２に接続され、このスイ
ッチポンプ回路１４２の出力が伝達トランジスタＢＴ１
〜ＢＴｍのゲート端子共通接続ノードである制御ノード
Ｎ２に印加される。スイッチポンプ回路１４２は、消去
モードで０Ｖ、プログラムモードでプログラム電圧Ｖｐ
ｒｇ（例えば１８Ｖ）、読出モードで電源電圧Ｖｃｃの
各電圧を制御ノードＮ２に出力する。
ＳＬに接続されたスイッチポンプ（SWITCH PUMP）回路
１４０と、デプレッション形遮断トランジスタ３６のド
レイン端子と、接地選択線ＧＳＬのエネーブルを制御す
る接地選択部３８と、が接続される。スイッチポンプ回
路１４０は、プログラムモードでストリング選択線ＳＳ
Ｌをパス電圧Ｖｐａｓｓ（例えば１０Ｖ）に昇圧する。
接地選択部３８は、制御ノードＮ１の論理レベルと制御
信号φＳとの論理積を行う手段である。制御信号φＳ
は、消去モード及びプログラムモードで論理ロウレベル
（０Ｖ）、読出モードで論理ハイレベル（電源電圧Ｖｃ
ｃ）として印加される。遮断トランジスタ３６のソース
端子はスイッチポンプ回路１４２に接続され、このスイ
ッチポンプ回路１４２の出力が伝達トランジスタＢＴ１
〜ＢＴｍのゲート端子共通接続ノードである制御ノード
Ｎ２に印加される。スイッチポンプ回路１４２は、消去
モードで０Ｖ、プログラムモードでプログラム電圧Ｖｐ
ｒｇ（例えば１８Ｖ）、読出モードで電源電圧Ｖｃｃの
各電圧を制御ノードＮ２に出力する。
【００１８】配線短絡検出回路の接続手段３２は、電源
電圧Ｖｃｃ端とＣＭＯＳインバータ３０のプルアップ用
トランジスタとの間にチャネルが接続され、ゲート端子
に第１テスト制御信号φＴＥＳＴ１を受けて制御される
通常電源用トランジスタ１４４（ＰＭＯＳＦＥＴ）と、
第１テスト制御信号φＴＥＳＴ１を反転させるインバー
タ１４６と、インバータ１４６で反転された第１テスト
制御信号バーφＴＥＳＴ１をゲート端子に受け、ＣＭＯ
Ｓインバータ３０のプルアップ用トランジスタとテスト
用パッドＰＡＤ１との間にチャネルが接続されたテスト
電源用トランジスタ１４８（ＰＭＯＳＦＥＴ）と、から
構成されている。
電圧Ｖｃｃ端とＣＭＯＳインバータ３０のプルアップ用
トランジスタとの間にチャネルが接続され、ゲート端子
に第１テスト制御信号φＴＥＳＴ１を受けて制御される
通常電源用トランジスタ１４４（ＰＭＯＳＦＥＴ）と、
第１テスト制御信号φＴＥＳＴ１を反転させるインバー
タ１４６と、インバータ１４６で反転された第１テスト
制御信号バーφＴＥＳＴ１をゲート端子に受け、ＣＭＯ
Ｓインバータ３０のプルアップ用トランジスタとテスト
用パッドＰＡＤ１との間にチャネルが接続されたテスト
電源用トランジスタ１４８（ＰＭＯＳＦＥＴ）と、から
構成されている。
【００１９】次いで図３に、本発明による配線短絡検出
回路を備えたワード線ローデコーダ２４の回路例を示し
ている。
回路を備えたワード線ローデコーダ２４の回路例を示し
ている。
【００２０】ロウアドレス信号〔バーＡ，バーＢ，バー
Ｃ〕、〔Ａ，バーＢ，バーＣ〕、〔Ａ，Ｂ，バーＣ〕、
〔バーＡ，Ｂ，バーＣ〕、……、〔Ａ，Ｂ，Ｃ〕が各デ
コーディング部４１、４１、……に入力されてデコーデ
ィングされ、デコーディング部４１の各出力は、対応す
るＣＭＯＳ伝達ゲート４２、４４、４６、４８、……、
５０及びデプレッション形遮断トランジスタ６２、６
４、６６、６８、……、７０を通じてスイッチポンプ回
路７２、７４、７６、７８、……、８０に入力される。
そしてスイッチポンプ回路７２〜８０の各出力がワード
線駆動信号ＣＧ１〜ＣＧｍとしてブロックローデコーダ
１４に入力される。
Ｃ〕、〔Ａ，バーＢ，バーＣ〕、〔Ａ，Ｂ，バーＣ〕、
〔バーＡ，Ｂ，バーＣ〕、……、〔Ａ，Ｂ，Ｃ〕が各デ
コーディング部４１、４１、……に入力されてデコーデ
ィングされ、デコーディング部４１の各出力は、対応す
るＣＭＯＳ伝達ゲート４２、４４、４６、４８、……、
５０及びデプレッション形遮断トランジスタ６２、６
４、６６、６８、……、７０を通じてスイッチポンプ回
路７２、７４、７６、７８、……、８０に入力される。
そしてスイッチポンプ回路７２〜８０の各出力がワード
線駆動信号ＣＧ１〜ＣＧｍとしてブロックローデコーダ
１４に入力される。
【００２１】スイッチポンプ回路７２〜８０は、読出モ
ードで選択対象のワード線に０Ｖ、選択対象外のワード
線に電源電圧Ｖｃｃの各電圧を供給し、消去モードで各
ワード線に０Ｖの電圧を供給し、そしてプログラムモー
ドで選択対象のワード線にプログラム電圧Ｖｐｒｇ、選
択対象外のワード線にパス電圧Ｖｐａｓｓの各電圧を供
給するように動作する。
ードで選択対象のワード線に０Ｖ、選択対象外のワード
線に電源電圧Ｖｃｃの各電圧を供給し、消去モードで各
ワード線に０Ｖの電圧を供給し、そしてプログラムモー
ドで選択対象のワード線にプログラム電圧Ｖｐｒｇ、選
択対象外のワード線にパス電圧Ｖｐａｓｓの各電圧を供
給するように動作する。
【００２２】ワード線ローデコーダ２４における配線短
絡検出回路は、制御手段として設けられテスト時に各ワ
ード線をフローティングとするＣＭＯＳ伝達ゲート４２
〜５０と、各ワード線をテスト用パッドＰＡＤ２、ＰＡ
Ｄ３と接続するための接続手段として設けられたパッド
接続用トランジスタ５２、５４、５６、５８、……、６
０（ＮＭＯＳＦＥＴ）と、から構成される。
絡検出回路は、制御手段として設けられテスト時に各ワ
ード線をフローティングとするＣＭＯＳ伝達ゲート４２
〜５０と、各ワード線をテスト用パッドＰＡＤ２、ＰＡ
Ｄ３と接続するための接続手段として設けられたパッド
接続用トランジスタ５２、５４、５６、５８、……、６
０（ＮＭＯＳＦＥＴ）と、から構成される。
【００２３】ＣＭＯＳ伝達ゲート４２〜５０は、Ｐチャ
ネル側ゲート端子が第２テスト制御信号φＴＥＳＴ２を
受けて制御され、そしてＮチャネル側ゲート端子がイン
バータを介して反転された第２テスト制御信号バーφＴ
ＥＳＴ２を受けて制御されて対応するデコーディング部
４１の出力をチャネルを通じて伝送する。テスト用パッ
ドＰＡＤ２は、対応するパッド接続用トランジスタ５
２、５６、……、６０のチャネルルを介してＣＭＯＳ伝
達ゲート４２、４６、……、５０の出力側へ接続され、
また、テスト用パッドＰＡＤ３は、対応するパッド接続
用トランジスタ５４、５８、……のチャネルを通じてＣ
ＭＯＳ伝達ゲート４４、４８、……の出力側へ接続され
る。つまり、テスト用パッドＰＡＤ２は奇数番目のワー
ド線ＷＬ１、ＷＬ３、…、ＷＬｍ−１に対応し、テスト
用パッドＰＡＤ３は偶数番目のワード線ＷＬ２、ＷＬ
４、…、ＷＬｍに対応する。パッド接続用トランジスタ
５２〜６０の各ゲート端子は第２テスト制御信号φＴＥ
ＳＴ２を受けて制御される。
ネル側ゲート端子が第２テスト制御信号φＴＥＳＴ２を
受けて制御され、そしてＮチャネル側ゲート端子がイン
バータを介して反転された第２テスト制御信号バーφＴ
ＥＳＴ２を受けて制御されて対応するデコーディング部
４１の出力をチャネルを通じて伝送する。テスト用パッ
ドＰＡＤ２は、対応するパッド接続用トランジスタ５
２、５６、……、６０のチャネルルを介してＣＭＯＳ伝
達ゲート４２、４６、……、５０の出力側へ接続され、
また、テスト用パッドＰＡＤ３は、対応するパッド接続
用トランジスタ５４、５８、……のチャネルを通じてＣ
ＭＯＳ伝達ゲート４４、４８、……の出力側へ接続され
る。つまり、テスト用パッドＰＡＤ２は奇数番目のワー
ド線ＷＬ１、ＷＬ３、…、ＷＬｍ−１に対応し、テスト
用パッドＰＡＤ３は偶数番目のワード線ＷＬ２、ＷＬ
４、…、ＷＬｍに対応する。パッド接続用トランジスタ
５２〜６０の各ゲート端子は第２テスト制御信号φＴＥ
ＳＴ２を受けて制御される。
【００２４】以下、図２及び図３を基に配線短絡検出動
作を説明する。
作を説明する。
【００２５】図２から分かるように、第１テスト制御信
号φＴＥＳＴ１が論理ロウレベルのときは、接続手段３
２内の通常電源用トランジスタ１４４がＯＮ、テスト電
源用トランジスタ１４８及び各ビット線に接続されたテ
スト用トランジスタ３３、３３、……がすべてＯＦＦと
なるので、ＥＥＰＲＯＭの通常の動作が実行される。一
方、第１テスト制御信号φＴＥＳＴ１が論理ハイレベル
で入力されると、通常電源用トランジスタ１４４がＯＦ
Ｆとなると共に、テスト用パッドＰＡＤ１に接続された
テスト電源用トランジスタ１４８及びテスト用トランジ
スタ３３、３３、……がすべてＯＮとなるので、ＣＭＯ
Ｓインバータ３０のプルアップ用トランジスタのソース
端子はテスト用パッドＰＡＤ１と接続され、そして、ビ
ット線ＢＬ１〜ＢＬｎはすべて基準電位、すなわち接地
電圧Ｖｓｓとされる。
号φＴＥＳＴ１が論理ロウレベルのときは、接続手段３
２内の通常電源用トランジスタ１４４がＯＮ、テスト電
源用トランジスタ１４８及び各ビット線に接続されたテ
スト用トランジスタ３３、３３、……がすべてＯＦＦと
なるので、ＥＥＰＲＯＭの通常の動作が実行される。一
方、第１テスト制御信号φＴＥＳＴ１が論理ハイレベル
で入力されると、通常電源用トランジスタ１４４がＯＦ
Ｆとなると共に、テスト用パッドＰＡＤ１に接続された
テスト電源用トランジスタ１４８及びテスト用トランジ
スタ３３、３３、……がすべてＯＮとなるので、ＣＭＯ
Ｓインバータ３０のプルアップ用トランジスタのソース
端子はテスト用パッドＰＡＤ１と接続され、そして、ビ
ット線ＢＬ１〜ＢＬｎはすべて基準電位、すなわち接地
電圧Ｖｓｓとされる。
【００２６】この状態でテスト用パッドＰＡＤ１に論理
ハイレベル、例えば電源電圧Ｖｃｃを印加すると、ＣＭ
ＯＳインバータ３０は正常な反転作動を遂行することが
できる。したがって、メモリブロックの選択が可能とな
ってブロック選択信号Ｐｉ、Ｑｉ、ＲｉによりＮＡＮＤ
ゲート２８の出力が論理ロウレベルになると、ストリン
グ選択線ＳＳＬは、ＣＭＯＳインバータ３０のプルアッ
プ用トランジスタを通じてテスト用パッドＰＡＤ１と電
流路を形成する。このときに、ビット線ＢＬ１〜ＢＬｎ
のうちのいずれか１つでもストリング選択線ＳＳＬと短
絡していると、テスト用パッドＰＡＤ１−テスト電源用
トランジスタ１４８−ＣＭＯＳインバータ３０のプルア
ップ用トランジスタ−ストリング選択線ＳＳＬ−抵抗成
分３４−ビット線ＢＬ−テスト用トランジスタ３３を介
する電流路が形成されて、テスト用パッドＰＡＤ１から
接地側へ電流が流れる。したがって、テスト用パッドＰ
ＡＤ１に適当な電圧を印加して電流が流れるかどうかを
検査すれば、ストリング選択線ＳＳＬとビット線ＢＬ１
〜ＢＬｎとの短絡を検出できる。
ハイレベル、例えば電源電圧Ｖｃｃを印加すると、ＣＭ
ＯＳインバータ３０は正常な反転作動を遂行することが
できる。したがって、メモリブロックの選択が可能とな
ってブロック選択信号Ｐｉ、Ｑｉ、ＲｉによりＮＡＮＤ
ゲート２８の出力が論理ロウレベルになると、ストリン
グ選択線ＳＳＬは、ＣＭＯＳインバータ３０のプルアッ
プ用トランジスタを通じてテスト用パッドＰＡＤ１と電
流路を形成する。このときに、ビット線ＢＬ１〜ＢＬｎ
のうちのいずれか１つでもストリング選択線ＳＳＬと短
絡していると、テスト用パッドＰＡＤ１−テスト電源用
トランジスタ１４８−ＣＭＯＳインバータ３０のプルア
ップ用トランジスタ−ストリング選択線ＳＳＬ−抵抗成
分３４−ビット線ＢＬ−テスト用トランジスタ３３を介
する電流路が形成されて、テスト用パッドＰＡＤ１から
接地側へ電流が流れる。したがって、テスト用パッドＰ
ＡＤ１に適当な電圧を印加して電流が流れるかどうかを
検査すれば、ストリング選択線ＳＳＬとビット線ＢＬ１
〜ＢＬｎとの短絡を検出できる。
【００２７】尚、図２には、ストリング選択線ＳＳＬと
ビット線ＢＬとの短絡を検出する例を示しているが、同
様の構成で、接地選択線ＧＳＬとビット線ＢＬとの短絡
検出や、ワード線ＷＬどうしの短絡検出へも適用可能で
あることは容易に理解できよう。ワード線ＷＬどうしの
場合には、各ワード線ＷＬをフローティングさせておく
ようにするとよい。
ビット線ＢＬとの短絡を検出する例を示しているが、同
様の構成で、接地選択線ＧＳＬとビット線ＢＬとの短絡
検出や、ワード線ＷＬどうしの短絡検出へも適用可能で
あることは容易に理解できよう。ワード線ＷＬどうしの
場合には、各ワード線ＷＬをフローティングさせておく
ようにするとよい。
【００２８】図３は、メモリセルアレイ内で互いに隣接
して平行に配列されたワード線間の短絡を検出する例を
示したもので、ワード線ＷＬをフローティングさせる点
に特徴がある。すなわち、第２テスト制御信号φＴＥＳ
Ｔ２が論理ハイレベルとなるときには、各デコーディン
グ部４１に接続されたＣＭＯＳ伝達ゲート４２〜５０が
すべてＯＦＦとなり、ワード線ＷＬ１〜ＷＬｍがすべて
フローティング状態とされる。そして同時に、パッド接
続用トランジスタ５２〜６０がＯＮとなり、奇数番目の
ワード線ＷＬ１、ＷＬ３、…、ＷＬｍ−１はテスト用パ
ッドＰＡＤ２に、偶数番目のワード線ＷＬ２、ＷＬ４、
…、ＷＬｍはテスト用パッドＰＡＤ３にそれぞれ接続さ
れる。それにより、テスト用パッドＰＡＤ２、ＰＡＤ３
のいずれか一方に適当な電圧、例えば電源電圧Ｖｃｃを
印加し、且つ他方を接地させることで、両パッドを介し
て電流が流れる場合にはワード線間に短絡が存在して電
流路が形成されることを意味し、電流が流れない場合に
は短絡がなく電流路が形成されていないことを意味する
ので、ワード線間の短絡を検査することができる。
して平行に配列されたワード線間の短絡を検出する例を
示したもので、ワード線ＷＬをフローティングさせる点
に特徴がある。すなわち、第２テスト制御信号φＴＥＳ
Ｔ２が論理ハイレベルとなるときには、各デコーディン
グ部４１に接続されたＣＭＯＳ伝達ゲート４２〜５０が
すべてＯＦＦとなり、ワード線ＷＬ１〜ＷＬｍがすべて
フローティング状態とされる。そして同時に、パッド接
続用トランジスタ５２〜６０がＯＮとなり、奇数番目の
ワード線ＷＬ１、ＷＬ３、…、ＷＬｍ−１はテスト用パ
ッドＰＡＤ２に、偶数番目のワード線ＷＬ２、ＷＬ４、
…、ＷＬｍはテスト用パッドＰＡＤ３にそれぞれ接続さ
れる。それにより、テスト用パッドＰＡＤ２、ＰＡＤ３
のいずれか一方に適当な電圧、例えば電源電圧Ｖｃｃを
印加し、且つ他方を接地させることで、両パッドを介し
て電流が流れる場合にはワード線間に短絡が存在して電
流路が形成されることを意味し、電流が流れない場合に
は短絡がなく電流路が形成されていないことを意味する
ので、ワード線間の短絡を検査することができる。
【００２９】尚、図３には、２個のテスト用パッドＰＡ
Ｄ２、ＰＡＤ３を使用する例を示しているが、例えば、
各ワード線ＷＬごとにそれぞれテスト用パッドを形成し
て検査するようにもできる。
Ｄ２、ＰＡＤ３を使用する例を示しているが、例えば、
各ワード線ＷＬごとにそれぞれテスト用パッドを形成し
て検査するようにもできる。
【００３０】これら図２及び図３に示すような配線短絡
検出回路を組み合わせて使用すれば、各メモリブロック
を順次に活性化させつつ、活性化されたメモリブロック
内のワード線間、ワード線とストリング選択線（接地選
択線）との間、ストリング選択線（接地選択線）とビッ
ト線と間の各短絡を検出することができる。
検出回路を組み合わせて使用すれば、各メモリブロック
を順次に活性化させつつ、活性化されたメモリブロック
内のワード線間、ワード線とストリング選択線（接地選
択線）との間、ストリング選択線（接地選択線）とビッ
ト線と間の各短絡を検出することができる。
【００３１】
【発明の効果】以上述べてきたように本発明の配線短絡
検出方法とそのための配線短絡検出回路によれば、比較
的簡単な構成で装置面積をさほど増加させなくても各配
線間の短絡を正確に検出することができるようになる。
さらに、検査にあたってメモリセルのプラグラム等の手
順を踏む必要がないので、テストに要する時間を大幅に
短縮できるようになる。
検出方法とそのための配線短絡検出回路によれば、比較
的簡単な構成で装置面積をさほど増加させなくても各配
線間の短絡を正確に検出することができるようになる。
さらに、検査にあたってメモリセルのプラグラム等の手
順を踏む必要がないので、テストに要する時間を大幅に
短縮できるようになる。
【図１】不揮発性メモリの一例としてＥＥＰＲＯＭの構
成を説明するブロック図。
成を説明するブロック図。
【図２】本発明の実施例による配線短絡検出回路を備え
たブロックローデコーダと対応するメモリセルアレイ内
のメモリブロックを示す回路図。
たブロックローデコーダと対応するメモリセルアレイ内
のメモリブロックを示す回路図。
【図３】本発明の実施例による配線短絡検出回路を備え
たワード線ローデコーダを示す回路図。
たワード線ローデコーダを示す回路図。
１０ メモリセルアレイ １２ 冗長セルアレイ １４ ブロックローデコーダ １６ 冗長ブロックローデコーダ ２４ ワード線ローデコーダ ３２、５２〜６０ 接続手段 ３３ スイッチ手段 ４２〜５０ 制御手段
Claims (12)
- 【請求項１】 不揮発性メモリにおける配線間の短絡を
検出するための配線短絡検出方法であって、 メモリセルアレイにおいて互いに隣接して平行に配列さ
れる配線について、テスト時にフローティングさせてお
いて１本おきに基準電位とすると共に残りに電圧を印加
し、配線間で電流路が形成されるかどうかを検査するこ
とで短絡を検出するようにしことを特徴とする配線短絡
検出方法。 - 【請求項２】 不揮発性メモリにおける配線間の短絡を
検出するための配線短絡検出方法であって、 メモリセルアレイにおける所定の配線をテスト時に基準
電位とするスイッチ手段を設け、そして、メモリセルア
レイにおけるその他の配線から電圧を印加して基準電位
とした配線との間で電流路が形成されるかどうかを検査
することで短絡を検出するようにしたことを特徴とする
配線短絡検出方法。 - 【請求項３】 ブロック選択アドレスをデコーディング
してブロック選択信号を出力するブロック選択プリデコ
ーダと、ローアドレスをデコーディングしてワード線駆
動信号を出力するワード線ローデコーダと、ブロック選
択信号及びワード線駆動信号を受けてデコーディングす
るブロックローデコーダにより選択的に活性化され、ワ
ード線を共有するＮＡＮＤセルストリングを複数有して
なるメモリブロックと、を備えた電気的消去可能でプロ
グラム可能なリードオンリメモリにおいて、 メモリブロック内に位置した第１の配線及び第２の配線
をテスト時にフローティングさせる制御手段と、フロー
ティングされた第１の配線及び第２の配線を対応するテ
スト用パッドに接続する接続手段と、を有してなる配線
短絡検出回路を備え、テスト用パッド間の電流路形成を
検査することで配線間の短絡検出が可能とさていること
を特徴とする電気的消去可能でプログラム可能なリード
オンリメモリ。 - 【請求項４】 ブロック選択アドレスをデコーディング
してブロック選択信号を出力するブロック選択プリデコ
ーダと、ローアドレスをデコーディングしてワード線駆
動信号を出力するワード線ローデコーダと、ブロック選
択信号及びワード線駆動信号を受けてデコーディングす
るブロックローデコーダにより選択的に活性化され、ワ
ード線を共有するＮＡＮＤセルストリングを複数有して
なるメモリブロックと、を備えた電気的消去可能でプロ
グラム可能なリードオンリメモリにおいて、 メモリブロック内に位置した第１の配線をテスト時にテ
スト用パッドに接続する接続手段と、メモリブロック内
に位置した第２の配線をテスト時に基準電位に放電する
スイッチ手段と、を有してなる配線短絡検出回路を備
え、テスト用パッドから第２の配線への電流路形成を検
査することで配線間の短絡検出が可能とされていること
を特徴とする電気的消去可能でプログラム可能なリード
オンリメモリ。 - 【請求項５】 第１の配線及び第２の配線が、互いに隣
接したワード線である請求項３又は請求項４記載の電気
的消去可能でプログラム可能なリードオンリメモリ。 - 【請求項６】 第１の配線及び第２の配線が、ワード線
及びストリング選択線である請求項３又は請求項４記載
の電気的消去可能でプログラム可能なリードオンリメモ
リ。 - 【請求項７】 第１の配線及び第２配線が、ワード線及
び接地選択線である請求項３又は請求項４記載の電気的
消去可能でプログラム可能なリードオンリメモリ。 - 【請求項８】 第１の配線及び第２配線が、ストリング
選択線及びビット線である請求項３又は請求項４記載の
電気的消去可能でプログラム可能なリードオンリメモ
リ。 - 【請求項９】 電気的消去可能でプログラム可能なリー
ドオンリメモリの配線短絡検出方法であって、 第１の配線及び第２の配線をフローティングさせると共
に対応するテスト用パッドと電気的通路を形成させ、そ
して、テスト用パッド間に電流路が形成されるかどうか
を判断することで短絡を検出するようにしたことを特徴
とする配線短絡検出方法。 - 【請求項１０】 電気的消去可能でプログラム可能なリ
ードオンリメモリの配線短絡検出方法であって、 第１の配線に対しテスト用パッドとの電気的通路を形成
すると共に第２の配線を基準電位に放電し、そして、テ
スト用パッドから第２の配線へ電流路が形成されるかど
うかを判断することで短絡を検出するようにしたことを
特徴とする配線短絡検出方法。 - 【請求項１１】 ブロック選択アドレスをデコーディン
グしてブロック選択信号を出力するブロック選択プリデ
コーダと、ローアドレスをデコーディングしてワード線
駆動信号を出力するワード線ローデコーダと、ブロック
選択信号及びワード線駆動信号を受けてデコーディング
するブロックローデコーダにより選択的に活性化され、
ワード線を共有するＮＡＮＤセルストリングを複数有し
てなるメモリブロックと、を備えた電気的消去可能でプ
ログラム可能なリードオンリメモリのワード線短絡検出
方法であって、 ブロック選択信号によりいずれかのメモリブロックを活
性化する第１過程と、ワード線をフローティングさせる
と共に対応するテスト用パッドと電気的通路を形成させ
る第２過程と、テスト用パッド間に電流路が形成される
かどうかを判断して短絡を検出する第３過程と、ブロッ
ク選択信号を変更して第１過程〜第３過程を繰り返す第
４過程と、を含むことを特徴とするワード線短絡検出方
法。 - 【請求項１２】 ブロック選択アドレスをデコーディン
グしてブロック選択信号を出力するブロック選択プリデ
コーダと、ローアドレスをデコーディングしてワード線
駆動信号を出力するワード線ローデコーダと、ブロック
選択信号及びワード線駆動信号を受けてデコーディング
するブロックローデコーダにより選択的に活性化され、
ワード線を共有するＮＡＮＤセルストリングを複数有し
てなるメモリブロックと、を備えた電気的消去可能でプ
ログラム可能なリードオンリメモリのワード線短絡検出
方法であって、 ブロック選択信号によりいずれかのメモリブロックを活
性化する第１過程と、ワード線をフローティングさせて
おいて、所定のワード線に対しテスト用パッドとの電気
的通路を形成すると共に残りのワード線を基準電位に放
電する第２過程と、テスト用パッドから基準電位とされ
たワード線へ電流路が形成されるかどうかを判断して短
絡を検出する第３過程と、ブロック選択信号を変更して
第１過程〜第３過程を繰り返す第４過程と、を含むこと
を特徴とするワード線短絡検出方法。
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