JPH0765599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0765599A JPH0765599A JP5162449A JP16244993A JPH0765599A JP H0765599 A JPH0765599 A JP H0765599A JP 5162449 A JP5162449 A JP 5162449A JP 16244993 A JP16244993 A JP 16244993A JP H0765599 A JPH0765599 A JP H0765599A
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Abstract
(57)【要約】
【目的】ビット線間ショートに起因するカラム不良を電
源電流の計測によって検出可能とし、テスト時間を削減
することのできるテスト容易化半導体記憶装置の提供。 【構成】データを保持するメモリセルがアレイ状に配置
され、ワード線およびビット線をアクティブにすること
によって選択された前記メモリセルにアクセスする半導
体記憶回路であって、前記ビット線の負荷回路を切り離
すスイッチと、データ書き込みドライバの電源を他の回
路と別系統に切り換える手段と、全ビットを同時にアク
ティブにする手段とを具備することにより上記目的を達
成する。
源電流の計測によって検出可能とし、テスト時間を削減
することのできるテスト容易化半導体記憶装置の提供。 【構成】データを保持するメモリセルがアレイ状に配置
され、ワード線およびビット線をアクティブにすること
によって選択された前記メモリセルにアクセスする半導
体記憶回路であって、前記ビット線の負荷回路を切り離
すスイッチと、データ書き込みドライバの電源を他の回
路と別系統に切り換える手段と、全ビットを同時にアク
ティブにする手段とを具備することにより上記目的を達
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、詳しくは、半導体メモリ回路のビット線間ショート
などに起因するカラム不良の検出を容易かつ短時間で行
うテスト容易化半導体記憶装置に関する。
し、詳しくは、半導体メモリ回路のビット線間ショート
などに起因するカラム不良の検出を容易かつ短時間で行
うテスト容易化半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ回路や論理回路を
含めＩＣやＬＳＩなどの半導体デバイスは、まず電源電
流テスト、次にＤＣ特性テストおよび機能性テスト（フ
ァンクションテスト）などを経て、良品と不良品に選別
された後、良品のみが出荷され、不良品の一部は不良解
析等に供される。例えば、ＣＭＯＳメモリデバイスなど
の通常の半導体メモリ回路のテストにおいては、まず、
スタンバイ状態で電源電流（スタンバイ電流）Ｉdds の
測定が行われ、電源電流が流れていないことが確認され
た後、確認できたデバイスのみに次のＤＣテスト、ファ
ンクションテスト、タイミングテストが行われている。
含めＩＣやＬＳＩなどの半導体デバイスは、まず電源電
流テスト、次にＤＣ特性テストおよび機能性テスト（フ
ァンクションテスト）などを経て、良品と不良品に選別
された後、良品のみが出荷され、不良品の一部は不良解
析等に供される。例えば、ＣＭＯＳメモリデバイスなど
の通常の半導体メモリ回路のテストにおいては、まず、
スタンバイ状態で電源電流（スタンバイ電流）Ｉdds の
測定が行われ、電源電流が流れていないことが確認され
た後、確認できたデバイスのみに次のＤＣテスト、ファ
ンクションテスト、タイミングテストが行われている。
【０００３】メモリデバイスの中でかなり大きな領域を
占めるものにビットライン領域があり、このビットライ
ン領域にはメモリの容量にもよるが、通常、数μｍの幅
で数千本のＡｌなどのメタルライン（金属線）が走って
いる。このように微細な配線が集中しているビットライ
ン領域において、ゴミの付着や何かの異常、例えばプロ
セスでのエッチング不良などがあるとビット線間ショー
トと呼ばれるビットラインどうし（通常のメモリではビ
ット線とビットバー線）がショートによるカラム不良が
発生する。このメモリデバイスにおけるビット線間ショ
ートによるカラム不良は、最初のテストである電源電流
テスト（Ｉdds ）では検出することができないため、こ
の後の、ファンクションテストで全てのメモリセルをア
クセスすることによってはじめて検出が可能となってい
る。
占めるものにビットライン領域があり、このビットライ
ン領域にはメモリの容量にもよるが、通常、数μｍの幅
で数千本のＡｌなどのメタルライン（金属線）が走って
いる。このように微細な配線が集中しているビットライ
ン領域において、ゴミの付着や何かの異常、例えばプロ
セスでのエッチング不良などがあるとビット線間ショー
トと呼ばれるビットラインどうし（通常のメモリではビ
ット線とビットバー線）がショートによるカラム不良が
発生する。このメモリデバイスにおけるビット線間ショ
ートによるカラム不良は、最初のテストである電源電流
テスト（Ｉdds ）では検出することができないため、こ
の後の、ファンクションテストで全てのメモリセルをア
クセスすることによってはじめて検出が可能となってい
る。
【０００４】
【発明が解決しようとする課題】ところで、上述したよ
うに通常メモリのテストでは、ファンクションテスト
は、電源電流テスト後に、全てのメモリセルをアクセス
することによって行われるので、ビット線間ショートに
よるカラム不良を検出するのに時間がかかるという問題
があった。しかも、今後メモリデバイスにおいては、メ
モリ容量がますます大きくなる傾向にあるので、ファン
クショテストには時間がかかることになり、テスト時間
の増大化を招くという問題があった。
うに通常メモリのテストでは、ファンクションテスト
は、電源電流テスト後に、全てのメモリセルをアクセス
することによって行われるので、ビット線間ショートに
よるカラム不良を検出するのに時間がかかるという問題
があった。しかも、今後メモリデバイスにおいては、メ
モリ容量がますます大きくなる傾向にあるので、ファン
クショテストには時間がかかることになり、テスト時間
の増大化を招くという問題があった。
【０００５】本発明の目的は、上記従来技術の問題点を
解消し、ビット線間ショートに起因するカラム不良を電
源電流の計測によって検出可能とし、テスト時間を削減
することのできるテスト容易化半導体記憶装置を提供す
るにある。
解消し、ビット線間ショートに起因するカラム不良を電
源電流の計測によって検出可能とし、テスト時間を削減
することのできるテスト容易化半導体記憶装置を提供す
るにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データを保持するメモリセルがアレイ状
に配置され、ワード線およびビット線をアクティブにす
ることによって選択された前記メモリセルにアクセスす
る半導体記憶回路であって、前記ビット線の負荷回路を
切り離すスイッチと、データ書き込みドライバの電源を
他の回路と別系統に切り換える手段と、全ビットを同時
にアクティブにする手段とを具備することを特徴とする
半導体記憶装置を提供するものである。
に、本発明は、データを保持するメモリセルがアレイ状
に配置され、ワード線およびビット線をアクティブにす
ることによって選択された前記メモリセルにアクセスす
る半導体記憶回路であって、前記ビット線の負荷回路を
切り離すスイッチと、データ書き込みドライバの電源を
他の回路と別系統に切り換える手段と、全ビットを同時
にアクティブにする手段とを具備することを特徴とする
半導体記憶装置を提供するものである。
【０００７】
【発明の作用】本発明の半導体記憶装置は、ＳＲＡＭや
ＤＲＡＭなどのメモリデバイスにおいて、ビット線の負
荷回路を切り離すスイッチと、データ書き込みドライバ
の電源を通常のメモリとして動作させるのに用いられる
電源と別系統の電源に切り換える手段、例えばセレクタ
と、全ビットを同時にアクティブにする手段、例えば、
全ビットを同時にアクティブにできるカラムセレクタと
を付加し、通常モードからテストモードに切り換えて、
これらのスイッチ、切り換え手段（セレクタ）およびア
クティブ化手段（カラムセレクタ）を動作させ、電源電
流（Ｉdds ）テストでビット線間ショートによるカラム
不良を検出することができるようにしたものである。
ＤＲＡＭなどのメモリデバイスにおいて、ビット線の負
荷回路を切り離すスイッチと、データ書き込みドライバ
の電源を通常のメモリとして動作させるのに用いられる
電源と別系統の電源に切り換える手段、例えばセレクタ
と、全ビットを同時にアクティブにする手段、例えば、
全ビットを同時にアクティブにできるカラムセレクタと
を付加し、通常モードからテストモードに切り換えて、
これらのスイッチ、切り換え手段（セレクタ）およびア
クティブ化手段（カラムセレクタ）を動作させ、電源電
流（Ｉdds ）テストでビット線間ショートによるカラム
不良を検出することができるようにしたものである。
【０００８】このため、本発明の半導体記憶装置では、
ビット線間ショートによるカラム不良をファンクション
テストを行わずに検出でき、テスト時間の短縮化、テス
トコストの低減化を図ることができる。
ビット線間ショートによるカラム不良をファンクション
テストを行わずに検出でき、テスト時間の短縮化、テス
トコストの低減化を図ることができる。
【０００９】
【実施例】本発明に係る半導体記憶装置を添付の図面に
示す好適実施例に基づいて以下に詳細に説明する。
示す好適実施例に基づいて以下に詳細に説明する。
【００１０】図１は、本発明の半導体記憶装置の一実施
例の概略構成図である。以下の説明では、本発明をＳＲ
ＡＭに適用した場合を代表例として示すが、本発明はこ
れに限定されるわけではない。同図に示すように、本発
明の半導体記憶装置（以下、メモリという）１０は、ア
レイ状に配置されたメモリセル１２、メモリセル１２が
接続されるビット線１４（Ｂ0 、Ｂ1 のみ図示）および
ビットバー線１６（Ｂ 0 ￣、Ｂ1 ￣のみ図示）ならびに
ワード線１８（Ｗ0 、Ｗ1 、Ｗn-1 のみ図示）などから
なるメモリアレイ部と、ビット線１４およびビットバー
線１６がそれぞれ接続され、図示しないセンスアンプに
接続される読み出し線２０および２１と、ビット線１４
およびビットバー線１６の各々一方の端部に接続された
負荷トランジスタ２２と、ビット線１４およびビットバ
ー線１６を制御するカラムデコーダ２４と、ワード線１
８を制御するロウデコーダ２６とを有する。
例の概略構成図である。以下の説明では、本発明をＳＲ
ＡＭに適用した場合を代表例として示すが、本発明はこ
れに限定されるわけではない。同図に示すように、本発
明の半導体記憶装置（以下、メモリという）１０は、ア
レイ状に配置されたメモリセル１２、メモリセル１２が
接続されるビット線１４（Ｂ0 、Ｂ1 のみ図示）および
ビットバー線１６（Ｂ 0 ￣、Ｂ1 ￣のみ図示）ならびに
ワード線１８（Ｗ0 、Ｗ1 、Ｗn-1 のみ図示）などから
なるメモリアレイ部と、ビット線１４およびビットバー
線１６がそれぞれ接続され、図示しないセンスアンプに
接続される読み出し線２０および２１と、ビット線１４
およびビットバー線１６の各々一方の端部に接続された
負荷トランジスタ２２と、ビット線１４およびビットバ
ー線１６を制御するカラムデコーダ２４と、ワード線１
８を制御するロウデコーダ２６とを有する。
【００１１】さらに、本発明のメモリ１０は、それぞれ
本発明の特徴とする部分であって、テストモード時に、
ビット線１４およびビットバー線１６の負荷回路、すな
わち負荷トランジスタ２２を切り離すスイッチ２８と、
メモリセル１２へのデータ書き込みドライバ３０、３１
の電源をメモリアレイ部２０を始めとする他の回路と別
系統に切り換えるセレクタ３２と、全ビットを同時にア
クティブにするカラムセレクタ３４を構成するＯＲ回路
３６と、これらのスイッチ２８、セレクタ３２、カラム
セレクタ３４を制御するテスト信号（ＴＥＳＴ）の入力
端子であるテスト端子３８とを有する。
本発明の特徴とする部分であって、テストモード時に、
ビット線１４およびビットバー線１６の負荷回路、すな
わち負荷トランジスタ２２を切り離すスイッチ２８と、
メモリセル１２へのデータ書き込みドライバ３０、３１
の電源をメモリアレイ部２０を始めとする他の回路と別
系統に切り換えるセレクタ３２と、全ビットを同時にア
クティブにするカラムセレクタ３４を構成するＯＲ回路
３６と、これらのスイッチ２８、セレクタ３２、カラム
セレクタ３４を制御するテスト信号（ＴＥＳＴ）の入力
端子であるテスト端子３８とを有する。
【００１２】図１に示す本発明のメモリ１０において
は、テスト信号がＨ（ハイ）になると、テストモードと
なり、Ｈのテスト信号がテスト端子３８から入力され
る。スイッチ２８では、テスト信号（Ｈ）がインバータ
３９によって反転され、全ビット線１４およびビットバ
ー線１６の負荷トランジスタ２２のゲートにその反転信
号Ｌが入力される。従って、ＮＭＯＳトランジスタであ
る負荷トランジスタ２２はオンせず、ビット線１４およ
びビットバー線１６はいずれも負荷トランジスタ２２が
切り離される。逆に、テスト信号がＬとなると、インバ
ータ３９による反転データＨが負荷トランジスタ２２の
ゲートに印加され、負荷トランジスタ２２はオンし、通
常のメモリの動作が可能となる。ここで、図１に示す例
では、テスト端子３８、インバータ３９およびテスト信
号および反転テスト信号を伝送するテスト信号線４０お
よび４１は、テスト用に新たに設けられたもので、本発
明のスイッチ２８を構成する。
は、テスト信号がＨ（ハイ）になると、テストモードと
なり、Ｈのテスト信号がテスト端子３８から入力され
る。スイッチ２８では、テスト信号（Ｈ）がインバータ
３９によって反転され、全ビット線１４およびビットバ
ー線１６の負荷トランジスタ２２のゲートにその反転信
号Ｌが入力される。従って、ＮＭＯＳトランジスタであ
る負荷トランジスタ２２はオンせず、ビット線１４およ
びビットバー線１６はいずれも負荷トランジスタ２２が
切り離される。逆に、テスト信号がＬとなると、インバ
ータ３９による反転データＨが負荷トランジスタ２２の
ゲートに印加され、負荷トランジスタ２２はオンし、通
常のメモリの動作が可能となる。ここで、図１に示す例
では、テスト端子３８、インバータ３９およびテスト信
号および反転テスト信号を伝送するテスト信号線４０お
よび４１は、テスト用に新たに設けられたもので、本発
明のスイッチ２８を構成する。
【００１３】セレクタ３２は、データ書き込みドライバ
３０、３１の電源をメモリ１０の他の回路の電源と別系
統の電源に切り換えるためのものであって、図示例で
は、テスト信号（ＴＥＳＴ）を別系統の電源で駆動され
る信号とし、ドライバ３０、３１の電源とするもので、
Ｌ（ロウ）状態が０、Ｈ（ハイ）状態がＶddo となるよ
うにする。従って、ドライバ３０、３１はテスト信号が
Ｌの通常モードでは電源が０となり駆動しないが、テス
ト信号がＨのテストモードでは電源がＶddo となって、
この電源Ｖddo で駆動される。
３０、３１の電源をメモリ１０の他の回路の電源と別系
統の電源に切り換えるためのものであって、図示例で
は、テスト信号（ＴＥＳＴ）を別系統の電源で駆動され
る信号とし、ドライバ３０、３１の電源とするもので、
Ｌ（ロウ）状態が０、Ｈ（ハイ）状態がＶddo となるよ
うにする。従って、ドライバ３０、３１はテスト信号が
Ｌの通常モードでは電源が０となり駆動しないが、テス
ト信号がＨのテストモードでは電源がＶddo となって、
この電源Ｖddo で駆動される。
【００１４】ここで、ドライバ３０および３１は、テス
トモードにおいて、それぞれ読み出し線２０および２１
の一方を高電位、他方を低電位に駆動するために、テス
ト用に新たに設けられたもので、各入力は、それぞれ図
示しないテスト用Ｉ／Ｏパッド（ＰＡＤ）に直接あるい
はインバータ４２を介して接続され、各出力はそれぞれ
読み出し線２０および２１に接続される。こうして、ド
ライバ３０、３１は、テストモードにおいて、テスト用
Ｉ／Ｏパッドに入力された書き込みデータ信号およびこ
の信号をインバータ４２で反転した信号を駆動し、読み
出し線２０および２１の一方の電位を０（Ｌ）、他方の
電位を上述したＶddo （Ｈ）に駆動する。通常モードで
は、ドライバ３９および３１の電源電位は０となるの
で、ドライバ３０、３１は作動しない。
トモードにおいて、それぞれ読み出し線２０および２１
の一方を高電位、他方を低電位に駆動するために、テス
ト用に新たに設けられたもので、各入力は、それぞれ図
示しないテスト用Ｉ／Ｏパッド（ＰＡＤ）に直接あるい
はインバータ４２を介して接続され、各出力はそれぞれ
読み出し線２０および２１に接続される。こうして、ド
ライバ３０、３１は、テストモードにおいて、テスト用
Ｉ／Ｏパッドに入力された書き込みデータ信号およびこ
の信号をインバータ４２で反転した信号を駆動し、読み
出し線２０および２１の一方の電位を０（Ｌ）、他方の
電位を上述したＶddo （Ｈ）に駆動する。通常モードで
は、ドライバ３９および３１の電源電位は０となるの
で、ドライバ３０、３１は作動しない。
【００１５】カラムセレクタ３４は各カラム毎に設けら
れ、通常のカラムデコーダ２４から各カラム毎に出力さ
れる出力信号を一方の入力信号とし、テスト信号線４０
を他方の入力とするＯＲ回路３６から構成され、ＯＲ回
路３６の出力は、それぞれ読み出し線２０および２１と
接続される側のビット線１４とビットバー線１６の端部
近傍に設けられた各トランジスタ４４のゲートに接続さ
れる。ここで全カラムのＯＲ回路３６は、テストモード
ではテスト信号線４０から入力されるテスト信号が
“Ｈ”であることから、カラムデコーダ２４からのデコ
ード信号が何であっても“Ｈ”を出力し、ビット線１４
およびビットバー線１６の両トランジスタ４４はオン
し、全てのビット線１４およびビットバー線１６はアク
ティブ状態となる。これに対し、通常モードでは、テス
ト信号はＬとなるため、各カラムのＯＲ回路３６はカラ
ムデコーダ３４から出力される各カラムのデコード信号
をそのまま出力し、デコーダ３４によって選択されたカ
ラムのみ“Ｈ”信号が出力され、そのカラムのビット線
１４およびビットバー線１６のみがアクティブ状態とな
る。
れ、通常のカラムデコーダ２４から各カラム毎に出力さ
れる出力信号を一方の入力信号とし、テスト信号線４０
を他方の入力とするＯＲ回路３６から構成され、ＯＲ回
路３６の出力は、それぞれ読み出し線２０および２１と
接続される側のビット線１４とビットバー線１６の端部
近傍に設けられた各トランジスタ４４のゲートに接続さ
れる。ここで全カラムのＯＲ回路３６は、テストモード
ではテスト信号線４０から入力されるテスト信号が
“Ｈ”であることから、カラムデコーダ２４からのデコ
ード信号が何であっても“Ｈ”を出力し、ビット線１４
およびビットバー線１６の両トランジスタ４４はオン
し、全てのビット線１４およびビットバー線１６はアク
ティブ状態となる。これに対し、通常モードでは、テス
ト信号はＬとなるため、各カラムのＯＲ回路３６はカラ
ムデコーダ３４から出力される各カラムのデコード信号
をそのまま出力し、デコーダ３４によって選択されたカ
ラムのみ“Ｈ”信号が出力され、そのカラムのビット線
１４およびビットバー線１６のみがアクティブ状態とな
る。
【００１６】本発明のメモリ１０は基本的には以上のよ
うに構成されるが、以下に、その作用および電源電流
（Ｉdds ）テストにおけるビット線間ショートによるカ
ラム不良の検出について説明する。
うに構成されるが、以下に、その作用および電源電流
（Ｉdds ）テストにおけるビット線間ショートによるカ
ラム不良の検出について説明する。
【００１７】まず、通常モードではテスト信号（ＴＥＳ
Ｔ）はＬレベルであり、その反転信号はＨレベルとなる
ことから、ビット線１４およびビットバー線１６の一端
に取り付けられている負荷トランジスタ２２はアクティ
ブ状態となる。また、セレクタ３２のドライバ３０およ
び３１の電源は０レベルより駆動されず、カラムセレク
タ３４のＯＲ回路３６は、一方の入力（テスト信号線４
０）がＬレベルより通常のカラムデコーダ２４からのカ
ラムデコード信号（カラム選択信号）をそのまま出力
し、カラムデコーダ２４から選択されたカラムのトラン
ジスタ４４をアクティブにして、そのカラムのビット線
１４およびビットバー線１６をアクティブとし、これら
と、他方のロウデコーダ２６によってアクティブ状態に
されたワード線１８とによって選択されたメモリセル１
２の記憶データを読み出し線２０，２１を介してセンス
アンプで読み出す、あるいはこのメモリセル１２に通常
メモリ書込用の図示しないドライバを用いて図示しない
Ｉ／Ｏパッドに与えられたデータを書き込む通常のメモ
リの読み出し／書き込み動作を行う。なお、これらの回
路は、電源Ｖddで動作するものとする。
Ｔ）はＬレベルであり、その反転信号はＨレベルとなる
ことから、ビット線１４およびビットバー線１６の一端
に取り付けられている負荷トランジスタ２２はアクティ
ブ状態となる。また、セレクタ３２のドライバ３０およ
び３１の電源は０レベルより駆動されず、カラムセレク
タ３４のＯＲ回路３６は、一方の入力（テスト信号線４
０）がＬレベルより通常のカラムデコーダ２４からのカ
ラムデコード信号（カラム選択信号）をそのまま出力
し、カラムデコーダ２４から選択されたカラムのトラン
ジスタ４４をアクティブにして、そのカラムのビット線
１４およびビットバー線１６をアクティブとし、これら
と、他方のロウデコーダ２６によってアクティブ状態に
されたワード線１８とによって選択されたメモリセル１
２の記憶データを読み出し線２０，２１を介してセンス
アンプで読み出す、あるいはこのメモリセル１２に通常
メモリ書込用の図示しないドライバを用いて図示しない
Ｉ／Ｏパッドに与えられたデータを書き込む通常のメモ
リの読み出し／書き込み動作を行う。なお、これらの回
路は、電源Ｖddで動作するものとする。
【００１８】一方、テスト信号（ＴＥＳＴ）がＨレベル
となり、テストモードになると、反転テスト信号はＬレ
ベルとなり、負荷トランジスタ２２はすべてのビット線
１４およびビットバー線１６から切り離される。セレク
タ３２のドライバ３０，３１の電源はテスト信号（ＴＥ
ＳＴ）のＨレベル状態であるＶddo となるので、図示し
ないＩ／Ｏパッドから入力されたデータに応じて、ドラ
イバ３０および３１は、その一方の出力をＶddo レベ
ル、他方の出力を０レベルとなし、読み出し線２０，２
１の一方をＶddo レベル、他方を０レベルに駆動する。
さらに、カラムセレクタ３４のＯＲ回路３６は、その一
方の入力にＨレベルのテスト信号が入力されるため、ト
ランジスタ４４のゲートをＨレベルにし、ビット線１４
およびビットバー線１６をアクティブにする。ここで、
ビット線１４、ビットバー線１６は、それぞれ読み出し
線２０，２１に接続されているため、一方がＶddo レベ
ル、他方が０レベルにドライバ３０，３１によって駆動
されることになる。
となり、テストモードになると、反転テスト信号はＬレ
ベルとなり、負荷トランジスタ２２はすべてのビット線
１４およびビットバー線１６から切り離される。セレク
タ３２のドライバ３０，３１の電源はテスト信号（ＴＥ
ＳＴ）のＨレベル状態であるＶddo となるので、図示し
ないＩ／Ｏパッドから入力されたデータに応じて、ドラ
イバ３０および３１は、その一方の出力をＶddo レベ
ル、他方の出力を０レベルとなし、読み出し線２０，２
１の一方をＶddo レベル、他方を０レベルに駆動する。
さらに、カラムセレクタ３４のＯＲ回路３６は、その一
方の入力にＨレベルのテスト信号が入力されるため、ト
ランジスタ４４のゲートをＨレベルにし、ビット線１４
およびビットバー線１６をアクティブにする。ここで、
ビット線１４、ビットバー線１６は、それぞれ読み出し
線２０，２１に接続されているため、一方がＶddo レベ
ル、他方が０レベルにドライバ３０，３１によって駆動
されることになる。
【００１９】この時、ビットバー線１６（Ｂ0 ￣）とビ
ット線１４（Ｂ1 ）との間にゴミが付着すると、さら
に、ビット線１４（Ｂ1 ）とビットバー線１６（Ｂ
1 ￣）との間にエッチング不良等があると、それぞれ、
図１に示すように何らかの抵抗４６および４７で短絡
（ショート）しているものとすることができる。このた
め、ビット線１４（Ｂ1 ）とビットバー線１６（Ｂ
0 ￣）および１６（Ｂ1 ￣）との間には電位差があるた
めそれぞれ抵抗４６および４７を通してそれぞれ一点鎖
線および点線で示すような貫通電流が流れる。図示例で
はＩ／Ｏパッドに入力されるデータは“０”（Ｌレベ
ル）であって、ドライバ３１の出力がＶddo レベル、ド
ライバ３０の出力が０レベルであり、ドライバ３１の電
源からドライバ３０の接地に向かって電流が流れてい
る。
ット線１４（Ｂ1 ）との間にゴミが付着すると、さら
に、ビット線１４（Ｂ1 ）とビットバー線１６（Ｂ
1 ￣）との間にエッチング不良等があると、それぞれ、
図１に示すように何らかの抵抗４６および４７で短絡
（ショート）しているものとすることができる。このた
め、ビット線１４（Ｂ1 ）とビットバー線１６（Ｂ
0 ￣）および１６（Ｂ1 ￣）との間には電位差があるた
めそれぞれ抵抗４６および４７を通してそれぞれ一点鎖
線および点線で示すような貫通電流が流れる。図示例で
はＩ／Ｏパッドに入力されるデータは“０”（Ｌレベ
ル）であって、ドライバ３１の出力がＶddo レベル、ド
ライバ３０の出力が０レベルであり、ドライバ３１の電
源からドライバ３０の接地に向かって電流が流れてい
る。
【００２０】その結果、ドライバ３０，３１を駆動する
電源の電源電流Ｉdds 、すなわちここではテスト信号
（ＴＥＳＴ）の電源の電源電流Ｉdds は、ゴミの付着や
エッチング不良などによるビット線１４とビットバー線
１６との間のショート抵抗４６，４７がない正常な場合
に比べ、かなり大きなものとなる。こうして、この電源
電流Ｉdds を測定することによりビット線間ショートに
よるカラム不良を検出することができる。
電源の電源電流Ｉdds 、すなわちここではテスト信号
（ＴＥＳＴ）の電源の電源電流Ｉdds は、ゴミの付着や
エッチング不良などによるビット線１４とビットバー線
１６との間のショート抵抗４６，４７がない正常な場合
に比べ、かなり大きなものとなる。こうして、この電源
電流Ｉdds を測定することによりビット線間ショートに
よるカラム不良を検出することができる。
【００２１】こうして、カラム不良が検出されたメモリ
１０は不良品として選別される。カラム不良メモリ１０
を選別した後、カラムデコーダ２４により全カラムを順
次選択して、例えばカラムセレクタ３４のＯＲ回路３６
へのテスト信号入力のみを“Ｌ”レベルにして、カラム
デコーダ２４のカラム選択を順次全部のカラムについて
行うことにより、不良解析を行って、不良カラムを特定
することもできる。
１０は不良品として選別される。カラム不良メモリ１０
を選別した後、カラムデコーダ２４により全カラムを順
次選択して、例えばカラムセレクタ３４のＯＲ回路３６
へのテスト信号入力のみを“Ｌ”レベルにして、カラム
デコーダ２４のカラム選択を順次全部のカラムについて
行うことにより、不良解析を行って、不良カラムを特定
することもできる。
【００２２】図１に示すメモリ１０のセレクタ３０のド
ライバ３０，３１およびこれに接続される図示しないＩ
／Ｏパッドは、テスト用として新たに設けられたもので
あるが、本発明においては、テスト用として特別に設け
なくてもよく、図２に示すように、メモリ１０の通常の
Ｉ／Ｏ部４８のデータ書き込み用ドライバ５０，５１お
よびインバータ５２とＩ／Ｏパッド（図示せず）を兼用
してもよい。この場合には、テスト信号（ＴＥＳＴ）を
一方の入力信号および制御信号とし、他方の入力信号を
通常の電源Ｖddとするセレクタ５４を用いて、テストモ
ードではテスト信号Ｖddo を電源として選択し、通常モ
ードでは通常の電源Ｖddを選択するようにしてもよい。
こうすればテスト用パッドやドライバ３０，３１を含む
テスト用のＩ／Ｏ部を不要とすることができる。すなわ
ち、本発明においては、データ書き込み用ドライバはテ
スト用に新たに設けたものでも、通常のＩ／Ｏ部のドラ
イバを兼用するものでもよく、また、セレクタも、テス
トモードで用いるデータ書込みドライバの電源を他のメ
モリの回路と別系統に切り換えることができればどのよ
うなものでもよいし、別系統の電源も特にテスト信号に
限定されず、どのような電源であってもよい。
ライバ３０，３１およびこれに接続される図示しないＩ
／Ｏパッドは、テスト用として新たに設けられたもので
あるが、本発明においては、テスト用として特別に設け
なくてもよく、図２に示すように、メモリ１０の通常の
Ｉ／Ｏ部４８のデータ書き込み用ドライバ５０，５１お
よびインバータ５２とＩ／Ｏパッド（図示せず）を兼用
してもよい。この場合には、テスト信号（ＴＥＳＴ）を
一方の入力信号および制御信号とし、他方の入力信号を
通常の電源Ｖddとするセレクタ５４を用いて、テストモ
ードではテスト信号Ｖddo を電源として選択し、通常モ
ードでは通常の電源Ｖddを選択するようにしてもよい。
こうすればテスト用パッドやドライバ３０，３１を含む
テスト用のＩ／Ｏ部を不要とすることができる。すなわ
ち、本発明においては、データ書き込み用ドライバはテ
スト用に新たに設けたものでも、通常のＩ／Ｏ部のドラ
イバを兼用するものでもよく、また、セレクタも、テス
トモードで用いるデータ書込みドライバの電源を他のメ
モリの回路と別系統に切り換えることができればどのよ
うなものでもよいし、別系統の電源も特にテスト信号に
限定されず、どのような電源であってもよい。
【００２３】また、図１に示すメモリ１０においては、
テストモード端子３８を設け、テスト信号（ＴＥＳＴ）
を外部から入力しているが、本発明はこれに限定され
ず、メモリ１０内で生成してもよい。図３にテストモー
ド端子３８を設けない場合のテスト信号発生回路の一実
施例を示す。図３に示すテスト信号発生回路５６は、チ
ップセレクト信号ＣＳ、アウトイネーブル信号ＯＥ￣お
よびライトイネーブル信号ＷＥ￣を入力するとＯＲ回路
５８と、このＯＲ回路５８の出力がそのリセット端子Ｒ
ＥＳＥＴに入力されるカウンタ６０と、ＯＲ回路５８の
出力の反転信号とメモリ１０のアドレス信号のいずれか
１つ（図示例ではＡ０）とを入力とし、出力をカウンタ
６０のクロック端子ＣＬＫに入力するＡＮＤ回路６２か
らなる。ここでカウンタ６０は、例えば１０段カウンタ
として出力端子Ｑ１０からテスト信号ＴＥＳＴを出力す
る。
テストモード端子３８を設け、テスト信号（ＴＥＳＴ）
を外部から入力しているが、本発明はこれに限定され
ず、メモリ１０内で生成してもよい。図３にテストモー
ド端子３８を設けない場合のテスト信号発生回路の一実
施例を示す。図３に示すテスト信号発生回路５６は、チ
ップセレクト信号ＣＳ、アウトイネーブル信号ＯＥ￣お
よびライトイネーブル信号ＷＥ￣を入力するとＯＲ回路
５８と、このＯＲ回路５８の出力がそのリセット端子Ｒ
ＥＳＥＴに入力されるカウンタ６０と、ＯＲ回路５８の
出力の反転信号とメモリ１０のアドレス信号のいずれか
１つ（図示例ではＡ０）とを入力とし、出力をカウンタ
６０のクロック端子ＣＬＫに入力するＡＮＤ回路６２か
らなる。ここでカウンタ６０は、例えば１０段カウンタ
として出力端子Ｑ１０からテスト信号ＴＥＳＴを出力す
る。
【００２４】ここで、同図に示すテスト信号発生回路５
６は、チップセレクト信号ＣＳ、アウトイネーブル信号
ＯＥ￣、ライトイネーブル信号ＷＥ￣がすべてＬでアド
レス信号Ａ０に１０個のパルスが入力された時に、カウ
ンタ６０は出力端子Ｑ１０からＨレベルのテスト信号を
出力する。すなわち、３倍信号ＣＳ，ＯＥ￣，ＷＥ￣の
すべてがＬのときカウンタ６０のリセット端子ＲＥＳＥ
ＴにはＬレベル信号が入力され、リセットされないし、
ＡＮＤ回路６２の一方の入力はＨとなるので、他方の入
力のアドレス信号Ａ０がそのままカウンタ６２のクロッ
ク端子ＣＬＫに入力され、カウンタ６０はアドレス信号
Ａ０のクロックパルスをカウントする。これ以外の状態
では、ＯＲ回路５８の出力はＨレベルとなり、ＡＮＤ回
路６２の一方の入力がＬとなるので出力も必ずＬとな
り、カウンタ６０のクロック端子ＣＬＫにはアドレス信
号Ａ０のクロックパルスが入力されない。従って、テス
ト信号（ＴＥＳＴ）が出力されることはない。
６は、チップセレクト信号ＣＳ、アウトイネーブル信号
ＯＥ￣、ライトイネーブル信号ＷＥ￣がすべてＬでアド
レス信号Ａ０に１０個のパルスが入力された時に、カウ
ンタ６０は出力端子Ｑ１０からＨレベルのテスト信号を
出力する。すなわち、３倍信号ＣＳ，ＯＥ￣，ＷＥ￣の
すべてがＬのときカウンタ６０のリセット端子ＲＥＳＥ
ＴにはＬレベル信号が入力され、リセットされないし、
ＡＮＤ回路６２の一方の入力はＨとなるので、他方の入
力のアドレス信号Ａ０がそのままカウンタ６２のクロッ
ク端子ＣＬＫに入力され、カウンタ６０はアドレス信号
Ａ０のクロックパルスをカウントする。これ以外の状態
では、ＯＲ回路５８の出力はＨレベルとなり、ＡＮＤ回
路６２の一方の入力がＬとなるので出力も必ずＬとな
り、カウンタ６０のクロック端子ＣＬＫにはアドレス信
号Ａ０のクロックパルスが入力されない。従って、テス
ト信号（ＴＥＳＴ）が出力されることはない。
【００２５】次に、図１に示す例では、カラムセレクタ
３２として全カラムにＯＲ回路３６を設け、通常のカラ
ムデコーダ２４と組み合わせて用いているが、本発明は
これに限定されず、全ビットを同時にアクティブにでき
れば、どのようなものでもよく、図４に示すようなデコ
ード回路６４を用いてもよい。このデコード回路６４
は、代表的に３本のアドレス信号入力の場合について示
すが、本発明はこれに限定されない。図４に示すデコー
ド回路６４は、テスト信号ＴＥＳＴ、反転テスト信号Ｔ
ＥＳＴ￣およびアドレス信号Ａｉ（ｉ＝０，１，２）を
入力とし、２つの出力を持つロジック回路６６0 ，６６
1 ，６６2 と、これらのロジック回路６６ 0 ，６６1 ，
６６2 の２つの出力のうちのいずれか１本を入力とする
３入力のＯＲ回路６８1 ，６８2 ，６８3 からなる。
３２として全カラムにＯＲ回路３６を設け、通常のカラ
ムデコーダ２４と組み合わせて用いているが、本発明は
これに限定されず、全ビットを同時にアクティブにでき
れば、どのようなものでもよく、図４に示すようなデコ
ード回路６４を用いてもよい。このデコード回路６４
は、代表的に３本のアドレス信号入力の場合について示
すが、本発明はこれに限定されない。図４に示すデコー
ド回路６４は、テスト信号ＴＥＳＴ、反転テスト信号Ｔ
ＥＳＴ￣およびアドレス信号Ａｉ（ｉ＝０，１，２）を
入力とし、２つの出力を持つロジック回路６６0 ，６６
1 ，６６2 と、これらのロジック回路６６ 0 ，６６1 ，
６６2 の２つの出力のうちのいずれか１本を入力とする
３入力のＯＲ回路６８1 ，６８2 ，６８3 からなる。
【００２６】ここで、ロジック回路６６0 の具体的回路
構成を図５に示す。図５に示すロジック回路６６0 は４
個のＣＭＯＳトランジスタおよび２個のＰＭＯＳトラン
ジスタから構成され、ＰＭＯＳトランジスタＰ1 ，
Ｐ2 ，ＮＭＯＳトランジスタＮ1，Ｎ2 およびＰＭＯＳ
Ｐ4 ，Ｐ5 ，ＮＭＯＳＮ4 ，Ｎ5 の２組のトランジスタ
はそれぞれ直列接続され、ＰＭＯＳＰ1 ，Ｐ2 の一方は
電源に接続され、Ｎ2 およびＮ5 の他方は接地される。
また、ＰＭＯＳＰ3 の一方は電源に、他方はＰＭＯＳＰ
2 とＮＭＯＳＮ1 との接点およびＰＭＯＳＰ5 とＮＭＯ
ＳＮ4 の各ゲートに接続され、出力Ｙとなる。ＰＭＯＳ
Ｐ6 の一方は電源に、他方はＰＭＯＳＰ5 とＮＭＯＳＮ
4 との接点に接続され、出力Ｘとなる。テスト信号（Ｔ
ＥＳＴ）はＰＭＯＳＰ1 とＰ2 の各ゲートに入力され、
反転テスト信号（ＴＥＳＴ￣）はＰＭＯＳＰ3 ，Ｐ6 と
ＮＭＯＳＮ2 ，Ｎ5 に入力される。
構成を図５に示す。図５に示すロジック回路６６0 は４
個のＣＭＯＳトランジスタおよび２個のＰＭＯＳトラン
ジスタから構成され、ＰＭＯＳトランジスタＰ1 ，
Ｐ2 ，ＮＭＯＳトランジスタＮ1，Ｎ2 およびＰＭＯＳ
Ｐ4 ，Ｐ5 ，ＮＭＯＳＮ4 ，Ｎ5 の２組のトランジスタ
はそれぞれ直列接続され、ＰＭＯＳＰ1 ，Ｐ2 の一方は
電源に接続され、Ｎ2 およびＮ5 の他方は接地される。
また、ＰＭＯＳＰ3 の一方は電源に、他方はＰＭＯＳＰ
2 とＮＭＯＳＮ1 との接点およびＰＭＯＳＰ5 とＮＭＯ
ＳＮ4 の各ゲートに接続され、出力Ｙとなる。ＰＭＯＳ
Ｐ6 の一方は電源に、他方はＰＭＯＳＰ5 とＮＭＯＳＮ
4 との接点に接続され、出力Ｘとなる。テスト信号（Ｔ
ＥＳＴ）はＰＭＯＳＰ1 とＰ2 の各ゲートに入力され、
反転テスト信号（ＴＥＳＴ￣）はＰＭＯＳＰ3 ，Ｐ6 と
ＮＭＯＳＮ2 ，Ｎ5 に入力される。
【００２７】ここで、ロジック回路６６0 においては、
テスト信号ＴＥＳＴがＨレベルのとき、反転テスト信号
ＴＥＳＴ￣はＬレベルとなるので、ＰＭＯＳＰ3 および
Ｐ6がオンとなるのに対し、電源側のＰＭＯＳＰ1 およ
びＰ4 と接地側のＮＭＯＳＮ 2 およびＮ5 はすべてオフ
となる。このため、アドレス信号Ａ０の状態にかかわら
ず、両出力ＸおよびＹは共にプルアップされ、Ｈレベル
となる。一方テスト信号ＴＥＳＴがＬレベルのとき、反
転テスト信号ＴＥＳＴ￣は、Ｈレベルとなり、ＰＭＯＳ
Ｐ3 およびＰ6 はオフとなり、電源側のＰＭＯＳＰ1 お
よびＰ4 と接地側のＮＭＯＳＮ2 およびＮ5 はすべてオ
ンとなる。従って、アドレス信号Ａ０の状態に応じてＰ
ＭＯＳＰ2 とＮＭＯＳＮ1 とのいずれか一方がオン、他
方がオフとなるので、その間の接点からの出力Ｙは反転
されて、反転アドレス信号Ａ０￣が出力され、この反転
アドレス信号Ａ０￣に応じてＰＭＯＳＰ5 とＮＭＯＳＮ
4とのいずれか一方がオン、他方がオフとなり、その間
の接点からの出力Ｘはさらに反転されて、アドレス信号
Ａ０が出力される。
テスト信号ＴＥＳＴがＨレベルのとき、反転テスト信号
ＴＥＳＴ￣はＬレベルとなるので、ＰＭＯＳＰ3 および
Ｐ6がオンとなるのに対し、電源側のＰＭＯＳＰ1 およ
びＰ4 と接地側のＮＭＯＳＮ 2 およびＮ5 はすべてオフ
となる。このため、アドレス信号Ａ０の状態にかかわら
ず、両出力ＸおよびＹは共にプルアップされ、Ｈレベル
となる。一方テスト信号ＴＥＳＴがＬレベルのとき、反
転テスト信号ＴＥＳＴ￣は、Ｈレベルとなり、ＰＭＯＳ
Ｐ3 およびＰ6 はオフとなり、電源側のＰＭＯＳＰ1 お
よびＰ4 と接地側のＮＭＯＳＮ2 およびＮ5 はすべてオ
ンとなる。従って、アドレス信号Ａ０の状態に応じてＰ
ＭＯＳＰ2 とＮＭＯＳＮ1 とのいずれか一方がオン、他
方がオフとなるので、その間の接点からの出力Ｙは反転
されて、反転アドレス信号Ａ０￣が出力され、この反転
アドレス信号Ａ０￣に応じてＰＭＯＳＰ5 とＮＭＯＳＮ
4とのいずれか一方がオン、他方がオフとなり、その間
の接点からの出力Ｘはさらに反転されて、アドレス信号
Ａ０が出力される。
【００２８】従って、テスト信号ＴＥＳＴがＨレベルの
時、図５に示すロジック回路６６0のＸおよびＹ出力は
共に必ずＨレベルとなり、ロジック回路６６0 からのＸ
0 およびＹ0 出力線は共にＨレベルとなる。このため、
すべてのＯＲ回路６８1 ，６８2 ，６８3 には必ずＨレ
ベル信号が入力され、すべてのＯＲ回路６８1 ，６
８ 2 ，６８3 の出力はＨレベルとなって、セレクタへ伝
送され、メモリ１０の全ビットをアクティブにすること
ができる。一方、テスト信号ＴＥＳＴがＬレベルの時、
ロジック回路６６0 のＸおよびＹ出力は、一方がアドレ
ス信号Ａ０、他方が反転アドレス信号Ａ０￣となるの
で、Ｘ0 およびＹ0 出力線にはアドレス信号Ａ０と反転
アドレス信号Ａ０￣が入力され、デコーダ６４はアドレ
ス信号Ａ０に従ってデコード動作を行う。
時、図５に示すロジック回路６６0のＸおよびＹ出力は
共に必ずＨレベルとなり、ロジック回路６６0 からのＸ
0 およびＹ0 出力線は共にＨレベルとなる。このため、
すべてのＯＲ回路６８1 ，６８2 ，６８3 には必ずＨレ
ベル信号が入力され、すべてのＯＲ回路６８1 ，６
８ 2 ，６８3 の出力はＨレベルとなって、セレクタへ伝
送され、メモリ１０の全ビットをアクティブにすること
ができる。一方、テスト信号ＴＥＳＴがＬレベルの時、
ロジック回路６６0 のＸおよびＹ出力は、一方がアドレ
ス信号Ａ０、他方が反転アドレス信号Ａ０￣となるの
で、Ｘ0 およびＹ0 出力線にはアドレス信号Ａ０と反転
アドレス信号Ａ０￣が入力され、デコーダ６４はアドレ
ス信号Ａ０に従ってデコード動作を行う。
【００２９】本発明に係る半導体記憶装置は、基本的に
以上のように構成されるものであるが、本発明はこれに
限定されるわけではなく、本発明が適用される半導体記
憶装置は、メモリデバイスであれば、何でもよく、ＳＲ
ＡＭ，ＤＲＡＭ，ＣＡＭの他、ＲＯＭ，ＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ，ＵＶＲＯＭであってもよいし、また構成す
る素子もＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，バイポーラ，
ＴＴＬなどであってもよいなど、本発明の要旨を逸脱し
ない範囲において設計の変更や種々の改良がなされても
よいことはもちろんである。
以上のように構成されるものであるが、本発明はこれに
限定されるわけではなく、本発明が適用される半導体記
憶装置は、メモリデバイスであれば、何でもよく、ＳＲ
ＡＭ，ＤＲＡＭ，ＣＡＭの他、ＲＯＭ，ＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ，ＵＶＲＯＭであってもよいし、また構成す
る素子もＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，バイポーラ，
ＴＴＬなどであってもよいなど、本発明の要旨を逸脱し
ない範囲において設計の変更や種々の改良がなされても
よいことはもちろんである。
【００３０】
【発明の効果】以上詳述したように、本発明によれば、
ビット線間に付着したゴミやビット線間のエッチング不
良等によって生じるビット線間ショートによるカラム不
良を電源電流テストで検出できるようにしたので、テス
ト時間を短縮することができるとともに、テストコスト
を低減することができる。
ビット線間に付着したゴミやビット線間のエッチング不
良等によって生じるビット線間ショートによるカラム不
良を電源電流テストで検出できるようにしたので、テス
ト時間を短縮することができるとともに、テストコスト
を低減することができる。
【図１】 本発明に係る半導体記憶装置の一実施例の概
略構成図である。
略構成図である。
【図２】 本発明に係る半導体記憶装置に用いられる電
源系統切り換え用セレクタの別の実施例の構成図であ
る。
源系統切り換え用セレクタの別の実施例の構成図であ
る。
【図３】 本発明に係る半導体記憶装置に用いられるテ
スト信号発生回路の一実施例の構成図である。
スト信号発生回路の一実施例の構成図である。
【図４】 本発明に係る半導体記憶装置に用いられるデ
コーダ回路の別の実施例の構成図である。
コーダ回路の別の実施例の構成図である。
【図５】 図４に示すデコーダ回路に用いられるデコー
ダ回路の一実施例の回路図である。
ダ回路の一実施例の回路図である。
１０ 半導体記憶装置（メモリ） １２ メモリセル １４，１６ ビット線 １８ ワード線 ２０，２１ 読み出し線 ２２ 負荷トランジスタ ２４，２６ デコーダ ２８ スイッチ ３０，３１，５０，５１ ドライバ ３２ セレクタ ３４ カラムセレクタ ３６ ＯＲ回路 ３８ テスト端子 ３９，４２，１５２ インバータ ４０，４１ テスト信号線 ４４ トランジスタ ４６，４７ ショート抵抗 ４８ 通常のＩ／Ｏ部 ５４ セレクタ ５６ テスト信号発生回路 ５８ ＯＲ回路 ６０ カウンタ ６２ ＡＮＤ回路 ６４ デコード回路 ６６0 ，６６1 ，６６2 ロジック回路 ６８1 ，６８2 ，６８3 ＯＲ回路
Claims (1)
- 【請求項１】データを保持するメモリセルがアレイ状に
配置され、ワード線およびビット線をアクティブにする
ことによって選択された前記メモリセルにアクセスする
半導体記憶回路であって、 前記ビット線の負荷回路を切り離すスイッチと、データ
書き込みドライバの電源を他の回路と別系統に切り換え
る手段と、全ビットを同時にアクティブにする手段とを
具備することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244993A JP3364279B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体記憶装置およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244993A JP3364279B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体記憶装置およびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765599A true JPH0765599A (ja) | 1995-03-10 |
| JP3364279B2 JP3364279B2 (ja) | 2003-01-08 |
Family
ID=15754827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16244993A Expired - Fee Related JP3364279B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体記憶装置およびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3364279B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192500A (ja) * | 1993-11-17 | 1995-07-28 | Samsung Electron Co Ltd | 不揮発性メモリの配線短絡検出方法及びそのための回路 |
| JP2009117026A (ja) * | 2007-11-05 | 2009-05-28 | Sony Computer Entertainment Inc | Ｓｒａｍのビット線スクリーニング方法 |
-
1993
- 1993-06-30 JP JP16244993A patent/JP3364279B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192500A (ja) * | 1993-11-17 | 1995-07-28 | Samsung Electron Co Ltd | 不揮発性メモリの配線短絡検出方法及びそのための回路 |
| JP2009117026A (ja) * | 2007-11-05 | 2009-05-28 | Sony Computer Entertainment Inc | Ｓｒａｍのビット線スクリーニング方法 |
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| Publication number | Publication date |
|---|---|
| JP3364279B2 (ja) | 2003-01-08 |
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