JPH07262798A - 半導体メモリのストレス回路及びストレス電圧供給方法 - Google Patents
半導体メモリのストレス回路及びストレス電圧供給方法Info
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- JPH07262798A JPH07262798A JP7051620A JP5162095A JPH07262798A JP H07262798 A JPH07262798 A JP H07262798A JP 7051620 A JP7051620 A JP 7051620A JP 5162095 A JP5162095 A JP 5162095A JP H07262798 A JPH07262798 A JP H07262798A
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- voltage supply
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 短い時間でメモリデバイスの信頼性をより確
実に保障できるストレス回路及びストレス電圧供給方法
を提供する。 【構成】 ストレス回路１００は、エネーブル信号φＳ
Ｅによりローデコーダ４０のプルアップ及びプルダウン
経路を電気的遮断状態とするストレスエネーブル回路１
００Ａと、信号φＳＥに応じるスイッチ手段７２〜８４
を介してストレス電圧を供給するストレス電圧供給回路
１００Ｂと、ストレス電圧供給開始を関知してセンスア
ンプ６２の動作開始を遅らせる遅延制御回路１００Ｃ
と、を備える。そのストレス電圧供給方法は、信号φＳ
Ｅによりローデコーダの動作を抑止してワードラインの
放電経路を遮断した状態でスイッチ手段７２〜８４を介
してストレス電圧を供給する方法となる。従って全メモ
リセルにストレスを同時に加え得る。そして更に、多様
な欠陥をより確実に検出できるように、隣接するワード
ラインに異なるレベルのストレス電圧を供給することも
できる。
実に保障できるストレス回路及びストレス電圧供給方法
を提供する。 【構成】 ストレス回路１００は、エネーブル信号φＳ
Ｅによりローデコーダ４０のプルアップ及びプルダウン
経路を電気的遮断状態とするストレスエネーブル回路１
００Ａと、信号φＳＥに応じるスイッチ手段７２〜８４
を介してストレス電圧を供給するストレス電圧供給回路
１００Ｂと、ストレス電圧供給開始を関知してセンスア
ンプ６２の動作開始を遅らせる遅延制御回路１００Ｃ
と、を備える。そのストレス電圧供給方法は、信号φＳ
Ｅによりローデコーダの動作を抑止してワードラインの
放電経路を遮断した状態でスイッチ手段７２〜８４を介
してストレス電圧を供給する方法となる。従って全メモ
リセルにストレスを同時に加え得る。そして更に、多様
な欠陥をより確実に検出できるように、隣接するワード
ラインに異なるレベルのストレス電圧を供給することも
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、回路を集積したデバイスの信頼性試験に関係
したストレス回路（stress circuit）とそのストレス電
圧供給方法に関する。
し、特に、回路を集積したデバイスの信頼性試験に関係
したストレス回路（stress circuit）とそのストレス電
圧供給方法に関する。
【０００２】
【従来の技術】半導体集積回路では、その集積度が高く
なるにつれて回路素子の３次元的縮小が要求されてく
る。特に、メモリにおけるデータを記憶するメモリセル
の縮小はめざましく、それに伴い微細パターン、ステッ
プカバレッジ等の工程における複雑性が増してきてお
り、そのため、信頼性の保障が一層重要になっている。
なるにつれて回路素子の３次元的縮小が要求されてく
る。特に、メモリにおけるデータを記憶するメモリセル
の縮小はめざましく、それに伴い微細パターン、ステッ
プカバレッジ等の工程における複雑性が増してきてお
り、そのため、信頼性の保障が一層重要になっている。
【０００３】例えば、ＤＲＡＭ（dynamic ＲＡＭ）やＳ
ＲＡＭ（static ＲＡＭ）に代表される半導体メモリの
場合、パッケージ工程の前後で、集積した回路の信頼性
検査としてバーンインテスト（Burn-In Test）を実施す
るようにしている。このバーンインテストは、チップに
集積されたメモリセルの欠陥検出やメモリセルの強度試
験を行うもので、各メモリセルに外部供給電源又はそれ
以上の高電圧を長時間印加して不良を検査するテストで
ある。従って、バーンインテストを行うためには、通
常、ストレス電圧を供給するためのストレス回路をテス
ト設備に備える必要があることは、よく知られている事
実である。このようなバーンインテストは全ての半導体
回路の製造元で現在採用されている技術であり、より効
率的にバーンインテストを実施するために各種改善が進
められている。
ＲＡＭ（static ＲＡＭ）に代表される半導体メモリの
場合、パッケージ工程の前後で、集積した回路の信頼性
検査としてバーンインテスト（Burn-In Test）を実施す
るようにしている。このバーンインテストは、チップに
集積されたメモリセルの欠陥検出やメモリセルの強度試
験を行うもので、各メモリセルに外部供給電源又はそれ
以上の高電圧を長時間印加して不良を検査するテストで
ある。従って、バーンインテストを行うためには、通
常、ストレス電圧を供給するためのストレス回路をテス
ト設備に備える必要があることは、よく知られている事
実である。このようなバーンインテストは全ての半導体
回路の製造元で現在採用されている技術であり、より効
率的にバーンインテストを実施するために各種改善が進
められている。
【０００４】そのうち、現在重要な課題の１つにテスト
時間がある。即ち、集積度の増加に比例してテスト時間
も増加するため、１Ｍ（mega）級までの初期段階のメモ
リでは製造時間に占めるテスト時間の割合はそれ程大き
くなく問題にならなかったが、６４Ｍ級や２５６Ｍ級の
メモリでは工程技術の進歩とも相まってテスト時間の割
合が急増して製造時間を増加させる要因となっている。
これは、高価格化につながると共にＴＡＴにも影響して
いる。
時間がある。即ち、集積度の増加に比例してテスト時間
も増加するため、１Ｍ（mega）級までの初期段階のメモ
リでは製造時間に占めるテスト時間の割合はそれ程大き
くなく問題にならなかったが、６４Ｍ級や２５６Ｍ級の
メモリでは工程技術の進歩とも相まってテスト時間の割
合が急増して製造時間を増加させる要因となっている。
これは、高価格化につながると共にＴＡＴにも影響して
いる。
【０００５】バーンインテストの技術については、例え
ばMitsuru Shimizu 等による１９９２年６月２日付米国
特許第５，１１９，３３７号『SEMICONDUCTOR MEMORY D
EVICE HAVING BURN-IN TEST FUNCTION』に示されたよう
な技術がある。これは、パッケージ状態でＤＲＡＭのバ
ーンインテストを行う際、そのテスト動作を感知してワ
ードラインに供給される電圧レベルを十分に高めること
により、各メモリセルの不良検出に対する信頼性を向上
させる技術である。従って、パッケージした状態でのテ
スト信頼性を向上させられるという長所がある。
ばMitsuru Shimizu 等による１９９２年６月２日付米国
特許第５，１１９，３３７号『SEMICONDUCTOR MEMORY D
EVICE HAVING BURN-IN TEST FUNCTION』に示されたよう
な技術がある。これは、パッケージ状態でＤＲＡＭのバ
ーンインテストを行う際、そのテスト動作を感知してワ
ードラインに供給される電圧レベルを十分に高めること
により、各メモリセルの不良検出に対する信頼性を向上
させる技術である。従って、パッケージした状態でのテ
スト信頼性を向上させられるという長所がある。
【０００６】このようなパッケージ状態でバーンインテ
ストを実施する方法では、よく知られているように、数
百個或いは数千個のデバイスに対し高電圧、高温（例え
ば電源７Ｖ以上、温度約１２５℃）で加速ストレスを加
える方法を使用している。つまり、このテスト条件で、
メモリセルのゲート絶縁膜、キャパシタ絶縁膜、メタル
ブリッジ（metal bridge）及びポリブリッジ（poly br
idge）のようなミクロ性欠陥（micro:μ defect）等を
スクリーンできるようにしている。そして、このような
ストレスを進行させながら、各メモリ内部では一定パタ
ーンのデータをメモリセルに書込みつつ全メモリセルを
スキャニングする動作が遂行される。
ストを実施する方法では、よく知られているように、数
百個或いは数千個のデバイスに対し高電圧、高温（例え
ば電源７Ｖ以上、温度約１２５℃）で加速ストレスを加
える方法を使用している。つまり、このテスト条件で、
メモリセルのゲート絶縁膜、キャパシタ絶縁膜、メタル
ブリッジ（metal bridge）及びポリブリッジ（poly br
idge）のようなミクロ性欠陥（micro:μ defect）等を
スクリーンできるようにしている。そして、このような
ストレスを進行させながら、各メモリ内部では一定パタ
ーンのデータをメモリセルに書込みつつ全メモリセルを
スキャニングする動作が遂行される。
【０００７】この場合、各メモリセルに対するストレス
は、単純にＤＲＡＭのリフレッシュ周期で加えられる。
例えば、リフレッシュ周期が１０２４リフレッシュサイ
クルの場合、ローアドレスを順次に増加させるとき１０
２４バーＲＡＳサイクル周期で該当ワードラインにスト
レスが加えられる。即ちストレス時間を４８時間とすれ
ば、実際に各メモリセルにストレスが加えられるのは４
８時間ではなく４８／１０２４時間になる。従って、１
つのメモリセルに対し上記のような多様な欠陥を全て評
価するためには、現状のストレス時間が十分であるとは
言い切れない。しかしながら、十分な評価を行えるよう
に１メモリセルに対するストレス時間を増加させるとテ
スト時間が延びてＴＡＴに影響してくるため、これ以上
ストレス時間を延ばすのは好ましくない。
は、単純にＤＲＡＭのリフレッシュ周期で加えられる。
例えば、リフレッシュ周期が１０２４リフレッシュサイ
クルの場合、ローアドレスを順次に増加させるとき１０
２４バーＲＡＳサイクル周期で該当ワードラインにスト
レスが加えられる。即ちストレス時間を４８時間とすれ
ば、実際に各メモリセルにストレスが加えられるのは４
８時間ではなく４８／１０２４時間になる。従って、１
つのメモリセルに対し上記のような多様な欠陥を全て評
価するためには、現状のストレス時間が十分であるとは
言い切れない。しかしながら、十分な評価を行えるよう
に１メモリセルに対するストレス時間を増加させるとテ
スト時間が延びてＴＡＴに影響してくるため、これ以上
ストレス時間を延ばすのは好ましくない。
【０００８】
【発明が解決しようとする課題】従って本発明では、第
一に、短い時間でデバイスの信頼性をより確実に保障で
きるストレス回路の提供を目的とする。第二に、ウェー
ハ状態でもパッケージ状態でもメモリ内のメモリセルに
対し効率的にストレスを加え得るストレス回路の提供を
目的とする。第三に、短い時間でデバイスの信頼性をよ
り確実に保障できるストレス電圧供給方法の提供を目的
とする。第四に、メモリセルに対し効率的にストレスを
加えられ、テスト時間を短縮可能なストレス電圧供給方
法の提供を目的とする。第五に、ウェーハ状態でもパッ
ケージ状態でもメモリセルに対し効率的にストレスを加
えられるストレス電圧供給方法の提供を目的とする。
一に、短い時間でデバイスの信頼性をより確実に保障で
きるストレス回路の提供を目的とする。第二に、ウェー
ハ状態でもパッケージ状態でもメモリ内のメモリセルに
対し効率的にストレスを加え得るストレス回路の提供を
目的とする。第三に、短い時間でデバイスの信頼性をよ
り確実に保障できるストレス電圧供給方法の提供を目的
とする。第四に、メモリセルに対し効率的にストレスを
加えられ、テスト時間を短縮可能なストレス電圧供給方
法の提供を目的とする。第五に、ウェーハ状態でもパッ
ケージ状態でもメモリセルに対し効率的にストレスを加
えられるストレス電圧供給方法の提供を目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明による半導体メモリの信頼性試験でス
トレス印加を行う際のワードラインに対するストレス電
圧供給方法は、外部からエネーブル信号を供給してロー
デコーダの動作を抑止することでワードラインに対する
放電経路を遮断し、その状態で前記エネーブル信号に応
じてＯＮするスイッチ手段を介してワードラインへスト
レス電圧を供給することを特徴とする。この発明によれ
ば、よりテスト時間を短縮できるようにメモリ内の全て
のメモリセルにストレスを同時に加え得る。そして更
に、このような本発明によるストレス電圧供給方法にお
いて、多様な欠陥をより確実に検出できるように、隣接
するワードラインに異なるレベルのストレス電圧を供給
することを特徴とする。或いはまた、このような本発明
によるストレス電圧供給方法において、ストレス電圧の
供給によりワードラインの電圧が十分上昇するまでセン
スアンプによるビットラインのデータ感知開始を遅らせ
ることを特徴とする。
るために、本発明による半導体メモリの信頼性試験でス
トレス印加を行う際のワードラインに対するストレス電
圧供給方法は、外部からエネーブル信号を供給してロー
デコーダの動作を抑止することでワードラインに対する
放電経路を遮断し、その状態で前記エネーブル信号に応
じてＯＮするスイッチ手段を介してワードラインへスト
レス電圧を供給することを特徴とする。この発明によれ
ば、よりテスト時間を短縮できるようにメモリ内の全て
のメモリセルにストレスを同時に加え得る。そして更
に、このような本発明によるストレス電圧供給方法にお
いて、多様な欠陥をより確実に検出できるように、隣接
するワードラインに異なるレベルのストレス電圧を供給
することを特徴とする。或いはまた、このような本発明
によるストレス電圧供給方法において、ストレス電圧の
供給によりワードラインの電圧が十分上昇するまでセン
スアンプによるビットラインのデータ感知開始を遅らせ
ることを特徴とする。
【００１０】そして、本発明によるストレス回路は、ス
トレス印加開始を示すエネーブル信号によりローデコー
ダ内のワードラインプルアップ経路及びプルダウン経路
を電気的遮断状態とするストレスエネーブル回路と、ワ
ードラインに接続されて前記エネーブル信号に応じてＯ
Ｎするスイッチ手段を有し、該スイッチ手段を介してス
トレス電圧をワードラインへ供給するストレス電圧供給
回路と、を備えてなることを特徴とする。更にこの構成
に加えて、ストレス電圧供給回路によるストレス電圧供
給開始を関知してビットラインのセンスアンプの動作開
始を遅らせる遅延制御回路を備えることを特徴とする。
そしてこのようなストレス回路におけるストレス電圧供
給回路を、隣接するワードラインに対し相互に異なるス
トレス電圧を供給可能とすることを特徴とする。
トレス印加開始を示すエネーブル信号によりローデコー
ダ内のワードラインプルアップ経路及びプルダウン経路
を電気的遮断状態とするストレスエネーブル回路と、ワ
ードラインに接続されて前記エネーブル信号に応じてＯ
Ｎするスイッチ手段を有し、該スイッチ手段を介してス
トレス電圧をワードラインへ供給するストレス電圧供給
回路と、を備えてなることを特徴とする。更にこの構成
に加えて、ストレス電圧供給回路によるストレス電圧供
給開始を関知してビットラインのセンスアンプの動作開
始を遅らせる遅延制御回路を備えることを特徴とする。
そしてこのようなストレス回路におけるストレス電圧供
給回路を、隣接するワードラインに対し相互に異なるス
トレス電圧を供給可能とすることを特徴とする。
【００１１】また、本発明によるストレス回路は、第１
のワードラインに第１のストレス電圧を供給する第１ス
トレス電圧供給端子と、前記第１のワードラインと隣接
する第２のワードラインに第２のストレス電圧を供給す
る第２ストレス電圧供給端子と、前記各ストレス電圧の
各ワードラインへの供給を制御するストレスエネーブル
回路と、を備えてなり、テスト時に隣接するワードライ
ンに対し異なるレベルのストレス電圧を供給可能とされ
ていることを特徴とする。
のワードラインに第１のストレス電圧を供給する第１ス
トレス電圧供給端子と、前記第１のワードラインと隣接
する第２のワードラインに第２のストレス電圧を供給す
る第２ストレス電圧供給端子と、前記各ストレス電圧の
各ワードラインへの供給を制御するストレスエネーブル
回路と、を備えてなり、テスト時に隣接するワードライ
ンに対し異なるレベルのストレス電圧を供給可能とされ
ていることを特徴とする。
【００１２】更にまた、本発明によるストレス回路は、
第１のワードラインに第１のストレス電圧を供給する第
１ストレス電圧供給端子と、前記第１のワードラインと
隣接する第２のワードラインに第２のストレス電圧を供
給する第２ストレス電圧供給端子と、前記各ストレス電
圧の印加に応答してその印加時点から所定時間遅らせた
遅延信号を発生し、前記感知制御信号を発生するセンス
アンプ制御回路へ提供する遅延制御回路と、を備えてな
り、ストレス印加時に、メモリセルのデータがビットラ
イン対に十分伝達されてからセンスアンプによる感知動
作を開始させるようになっていることを特徴とする。
第１のワードラインに第１のストレス電圧を供給する第
１ストレス電圧供給端子と、前記第１のワードラインと
隣接する第２のワードラインに第２のストレス電圧を供
給する第２ストレス電圧供給端子と、前記各ストレス電
圧の印加に応答してその印加時点から所定時間遅らせた
遅延信号を発生し、前記感知制御信号を発生するセンス
アンプ制御回路へ提供する遅延制御回路と、を備えてな
り、ストレス印加時に、メモリセルのデータがビットラ
イン対に十分伝達されてからセンスアンプによる感知動
作を開始させるようになっていることを特徴とする。
【００１３】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、共通の部分には可能な限
り同じ符号を付し、重複する説明は省略する。
参照して詳細に説明する。尚、共通の部分には可能な限
り同じ符号を付し、重複する説明は省略する。
【００１４】以下の説明において、φＳＳＤ発生回路
（遅延制御回路）、センスアンプ制御回路、φＤＰＸ発
生回路、φＸバーＲリセット回路、及びデコーディング
ユニット等の特定詳細を本発明の全般的な理解のために
提供するが、本発明は、これらの特定詳細に限られるも
のではないことは、当該技術分野における通常の知識を
有する者ならば自明のことであろう。
（遅延制御回路）、センスアンプ制御回路、φＤＰＸ発
生回路、φＸバーＲリセット回路、及びデコーディング
ユニット等の特定詳細を本発明の全般的な理解のために
提供するが、本発明は、これらの特定詳細に限られるも
のではないことは、当該技術分野における通常の知識を
有する者ならば自明のことであろう。
【００１５】図１に、本発明によるストレス回路を有す
る半導体メモリの内部構成について要部を概略的に示し
ている。この図１に示す構成は本発明の特徴部分を代表
的に示したものであって、同図に示すようなメモリセル
と関連したロー関連デコーディング回路及びカラム関連
感知回路等は、集積度に応じて数多く存在する。
る半導体メモリの内部構成について要部を概略的に示し
ている。この図１に示す構成は本発明の特徴部分を代表
的に示したものであって、同図に示すようなメモリセル
と関連したロー関連デコーディング回路及びカラム関連
感知回路等は、集積度に応じて数多く存在する。
【００１６】メモリセルアレイ５０は、１アクセストラ
ンジスタ・１ストレージキャパシタからなるダイナミッ
ク形メモリセルを多数形成した一般的なセルアレイであ
る。尚、図１中のＶｐは基板電圧を示す。また、ローデ
コータ４０は、本願出願人による１９９２年１０月３１
日付の韓国特許出願１９９２−２０３４３号、１９９２
年１１月２０日付の韓国特出願１９９２−２１８４９号
等に開示されたワードライン駆動回路と同様の方式を採
用したもので、デコーディングされたローアドレスのア
ドレッシングは、それらワードライン駆動回路と同様の
ものとできる。但し、ストレス回路１００により制御さ
れる伝達ゲート３９及びその制御方式は本発明に係る新
規なものである。上記特許出願を参照すると分かるよう
に、ローデコーダ４０へ入力されるデコーディングされ
たローアドレスにはアドレスの組合せ、即ちローアドレ
スＤＲＡｋｌ、ＤＲＡｍｎ、ＤＲＡｐｑが使用される。
そして、これらデコーディングされたローアドレスＤＲ
Ａｋｌ、ＤＲＡｍｎ、ＤＲＡｐｑが全て論理“ハイ”で
入力される場合、接続ノード３８が論理“ロウ”にな
り、これによりインバータ１２が論理“ハイ”を出力し
て所定のワードラインが選択される。
ンジスタ・１ストレージキャパシタからなるダイナミッ
ク形メモリセルを多数形成した一般的なセルアレイであ
る。尚、図１中のＶｐは基板電圧を示す。また、ローデ
コータ４０は、本願出願人による１９９２年１０月３１
日付の韓国特許出願１９９２−２０３４３号、１９９２
年１１月２０日付の韓国特出願１９９２−２１８４９号
等に開示されたワードライン駆動回路と同様の方式を採
用したもので、デコーディングされたローアドレスのア
ドレッシングは、それらワードライン駆動回路と同様の
ものとできる。但し、ストレス回路１００により制御さ
れる伝達ゲート３９及びその制御方式は本発明に係る新
規なものである。上記特許出願を参照すると分かるよう
に、ローデコーダ４０へ入力されるデコーディングされ
たローアドレスにはアドレスの組合せ、即ちローアドレ
スＤＲＡｋｌ、ＤＲＡｍｎ、ＤＲＡｐｑが使用される。
そして、これらデコーディングされたローアドレスＤＲ
Ａｋｌ、ＤＲＡｍｎ、ＤＲＡｐｑが全て論理“ハイ”で
入力される場合、接続ノード３８が論理“ロウ”にな
り、これによりインバータ１２が論理“ハイ”を出力し
て所定のワードラインが選択される。
【００１７】本発明に係るストレス回路１００は、その
出力情報によりロー及びカラムデコーディング関連回路
を制御する。このストレス回路１００の組み入れにおい
ては、ストレスエネーブル端子（ＳＥ）６４、第１スト
レス電圧供給端子（Ｖ１）８６、及び第２ストレス電圧
供給端子（Ｖ２）８８を備えるのがよい。これら各端子
は次のような形式で実現可能である。まず、ピン端子
（外部端子）を用いる形式が可能である。このときは更
に３個のピン端子を設けるようにしなければならない
が、ウェーハ状態でもパッケージ状態でも所望のストレ
スを加えることができる。２つめに、ピン端子を接続せ
ずにパッドを直接用いる形式が可能である。このときは
パッケージ状態での使用はできなくなるが、半導体集積
回路標準化規格として通用されているＪＥＤＥＣ規格に
対応できる長所がある。
出力情報によりロー及びカラムデコーディング関連回路
を制御する。このストレス回路１００の組み入れにおい
ては、ストレスエネーブル端子（ＳＥ）６４、第１スト
レス電圧供給端子（Ｖ１）８６、及び第２ストレス電圧
供給端子（Ｖ２）８８を備えるのがよい。これら各端子
は次のような形式で実現可能である。まず、ピン端子
（外部端子）を用いる形式が可能である。このときは更
に３個のピン端子を設けるようにしなければならない
が、ウェーハ状態でもパッケージ状態でも所望のストレ
スを加えることができる。２つめに、ピン端子を接続せ
ずにパッドを直接用いる形式が可能である。このときは
パッケージ状態での使用はできなくなるが、半導体集積
回路標準化規格として通用されているＪＥＤＥＣ規格に
対応できる長所がある。
【００１８】ストレス回路１００の構成は、ストレスエ
ネーブル回路１００Ａ、ストレス電圧供給回路１００
Ｂ、そして遅延制御回路１００Ｃを備えたものとされ
る。ストレスエネーブル回路１００Ａは、ストレスエネ
ーブル端子６４によるストレス印加の開始を示すエネー
ブル信号を増幅してストレスエネーブル信号φＳＥを出
力するドライバ回路６８、７０と、ストレスエネーブル
信号φＳＥをゲートに受けて制御され、テスト時に接続
ノード３８を論理“ロウ”にプルダウンするＮＭＯＳト
ランジスタ７２と、ストレスエネーブル信号φＳＥを反
転させてストレスエネーブル信号φバーＳＥを出力する
インバータ７３と、から構成される。尚、ストレスエネ
ーブル端子６４の出力線に形成されたＮＭＯＳトランジ
スタ６６は抵抗として動作する。このストレスエネーブ
ル回路１００Ａによるストレスエネーブル信号φＳＥに
よりローデコーダ４０における伝達ゲート（transmissi
on gate）３９のＰ形制御端子が制御され、また、反転
したストレスエネーブル信号φバーＳＥによりＮ形制御
端子が制御されるようになっている。
ネーブル回路１００Ａ、ストレス電圧供給回路１００
Ｂ、そして遅延制御回路１００Ｃを備えたものとされ
る。ストレスエネーブル回路１００Ａは、ストレスエネ
ーブル端子６４によるストレス印加の開始を示すエネー
ブル信号を増幅してストレスエネーブル信号φＳＥを出
力するドライバ回路６８、７０と、ストレスエネーブル
信号φＳＥをゲートに受けて制御され、テスト時に接続
ノード３８を論理“ロウ”にプルダウンするＮＭＯＳト
ランジスタ７２と、ストレスエネーブル信号φＳＥを反
転させてストレスエネーブル信号φバーＳＥを出力する
インバータ７３と、から構成される。尚、ストレスエネ
ーブル端子６４の出力線に形成されたＮＭＯＳトランジ
スタ６６は抵抗として動作する。このストレスエネーブ
ル回路１００Ａによるストレスエネーブル信号φＳＥに
よりローデコーダ４０における伝達ゲート（transmissi
on gate）３９のＰ形制御端子が制御され、また、反転
したストレスエネーブル信号φバーＳＥによりＮ形制御
端子が制御されるようになっている。
【００１９】ストレス電圧供給回路１００Ｂは、第１ス
トレス電圧供給端子８６と、第２ストレス電圧供給端子
８８と、第２ストレス電圧供給端子８８からのストレス
電圧Ｖ２をワードラインＷＬ０へ供給する伝送トランジ
スタ７８と、第１ストレス電圧供給端子８６から出力さ
れるストレス電圧Ｖ１をワードラインＷＬ１へ供給する
伝送トランジスタ８０と、第２ストレス電圧供給端子８
８からのストレス電圧Ｖ２をワードラインＷＬ２へ供給
する伝送トランジスタ８２と、第１ストレス電圧供給端
子８６からのストレス電圧Ｖ１をワードラインＷＬ３へ
供給する伝送トランジスタ８４と、伝送トランジスタ７
８、８２の各ゲートにストレスエネーブル信号φＳＥを
供給するＮＭＯＳトランジスタ７４と、伝送トランジス
タ８０、８４の各ゲートにストレスエネーブル信号φＳ
Ｅを供給するＮＭＯＳトランジスタ７６と、から構成さ
れる。ワードラインＷＬ０〜ＷＬ３に接続された伝送ト
ランジスタ７８〜８４はストレス電圧を供給するにあた
ってのスイッチ手段となる。
トレス電圧供給端子８６と、第２ストレス電圧供給端子
８８と、第２ストレス電圧供給端子８８からのストレス
電圧Ｖ２をワードラインＷＬ０へ供給する伝送トランジ
スタ７８と、第１ストレス電圧供給端子８６から出力さ
れるストレス電圧Ｖ１をワードラインＷＬ１へ供給する
伝送トランジスタ８０と、第２ストレス電圧供給端子８
８からのストレス電圧Ｖ２をワードラインＷＬ２へ供給
する伝送トランジスタ８２と、第１ストレス電圧供給端
子８６からのストレス電圧Ｖ１をワードラインＷＬ３へ
供給する伝送トランジスタ８４と、伝送トランジスタ７
８、８２の各ゲートにストレスエネーブル信号φＳＥを
供給するＮＭＯＳトランジスタ７４と、伝送トランジス
タ８０、８４の各ゲートにストレスエネーブル信号φＳ
Ｅを供給するＮＭＯＳトランジスタ７６と、から構成さ
れる。ワードラインＷＬ０〜ＷＬ３に接続された伝送ト
ランジスタ７８〜８４はストレス電圧を供給するにあた
ってのスイッチ手段となる。
【００２０】遅延制御回路１００Ｃは、センスアンプ
（Ｓ／Ａ）６２の感知動作を制御するセンスアンプ制御
回路６０に対し、ストレス印加時にセンスアンプの感知
動作を遅延させるように制御を行わせるためのφＳＳＤ
信号発生回路９０から構成される。その構成及び動作に
ついては後に詳しく説明する。
（Ｓ／Ａ）６２の感知動作を制御するセンスアンプ制御
回路６０に対し、ストレス印加時にセンスアンプの感知
動作を遅延させるように制御を行わせるためのφＳＳＤ
信号発生回路９０から構成される。その構成及び動作に
ついては後に詳しく説明する。
【００２１】次に、この集積回路の動作特性について、
ストレス印加時における各信号タイミングを示した波形
図の図２を用いて順次説明する。
ストレス印加時における各信号タイミングを示した波形
図の図２を用いて順次説明する。
【００２２】まず、ストレスを加えない場合、即ち、テ
ストではなく通常のノーマル動作のような場合は、スト
レスエネーブル回路１００Ａによるストレスエネーブル
信号φＳＥが論理“ロウ”で発生されるので、ローデコ
ーダ４０のプリチャージ制御回路であるφＤＰＸ発生回
路５２、φＸリセット回路５４、ワードラインブーステ
ィング信号を出力するデコーディングユニット５８、及
びセンスアンプ制御回路６０は、通常のデコーディング
動作を遂行する。そして、ストレス電圧供給回路１００
Ｂの伝送トランジスタ７８、８０、８２、８４はＯＦＦ
となり、第１ストレス電圧供給端子８６及び第２ストレ
ス電圧供給端子８８と各ワードラインＷＬ０〜ＷＬ３と
は電気的絶縁状態にある。
ストではなく通常のノーマル動作のような場合は、スト
レスエネーブル回路１００Ａによるストレスエネーブル
信号φＳＥが論理“ロウ”で発生されるので、ローデコ
ーダ４０のプリチャージ制御回路であるφＤＰＸ発生回
路５２、φＸリセット回路５４、ワードラインブーステ
ィング信号を出力するデコーディングユニット５８、及
びセンスアンプ制御回路６０は、通常のデコーディング
動作を遂行する。そして、ストレス電圧供給回路１００
Ｂの伝送トランジスタ７８、８０、８２、８４はＯＦＦ
となり、第１ストレス電圧供給端子８６及び第２ストレ
ス電圧供給端子８８と各ワードラインＷＬ０〜ＷＬ３と
は電気的絶縁状態にある。
【００２３】一方、テストでストレスを印加する、即ち
ストレス電圧を供給する場合は、ストレスエネーブル信
号φＳＥが論理“ハイ”にエネーブルされ、これによ
り、ローデコーダ４０の伝達ゲート３９がＯＦＦ（非導
通）となると共にＮＭＯＳトランジスタ７２がＯＮとな
って接続ノード３８は論理“ロウ”に設定される。従っ
て、ワードラインドライバのプルダウン経路になるＮＭ
ＯＳトランジスタ１８、２４、３０、３６がＯＦＦされ
る。そして、ストレス電圧供給回路１００Ｂの伝送トラ
ンジスタ７８、８０、８２、８４がＯＮし、第１ストレ
ス電圧供給端子８６及び第２ストレス電圧供給端子８８
と各ワードラインＷＬ０〜ＷＬ３とは電気的導通状態と
なり電流通路が形成される。
ストレス電圧を供給する場合は、ストレスエネーブル信
号φＳＥが論理“ハイ”にエネーブルされ、これによ
り、ローデコーダ４０の伝達ゲート３９がＯＦＦ（非導
通）となると共にＮＭＯＳトランジスタ７２がＯＮとな
って接続ノード３８は論理“ロウ”に設定される。従っ
て、ワードラインドライバのプルダウン経路になるＮＭ
ＯＳトランジスタ１８、２４、３０、３６がＯＦＦされ
る。そして、ストレス電圧供給回路１００Ｂの伝送トラ
ンジスタ７８、８０、８２、８４がＯＮし、第１ストレ
ス電圧供給端子８６及び第２ストレス電圧供給端子８８
と各ワードラインＷＬ０〜ＷＬ３とは電気的導通状態と
なり電流通路が形成される。
【００２４】このとき、ワードラインドライバのプルア
ップ経路になるＮＭＯＳトランジスタ１６、２２、２
８、３４と、プルダウン経路になるＮＭＯＳトランジス
タ１８、２４、３０、３６は、図２のタイミング図に示
す信号条件に従ってＯＦＦとなり、ワードラインＷＬ０
〜ＷＬ３に供給されるストレス電圧Ｖ１及びストレス電
圧Ｖ２の放電が防止される。また、センスアンプ制御回
路６０は、遅延制御回路としてのφＳＳＤ発生回路９０
の出力信号φＳＳＤの制御を受けることで、一定のデー
タパターンが書込まれるメモリセルに対しストレス電圧
Ｖ１、Ｖ２によりワードライン電圧レベルが十分に高く
なった後にセンスアンプ６２の感知動作を遂行させる。
ップ経路になるＮＭＯＳトランジスタ１６、２２、２
８、３４と、プルダウン経路になるＮＭＯＳトランジス
タ１８、２４、３０、３６は、図２のタイミング図に示
す信号条件に従ってＯＦＦとなり、ワードラインＷＬ０
〜ＷＬ３に供給されるストレス電圧Ｖ１及びストレス電
圧Ｖ２の放電が防止される。また、センスアンプ制御回
路６０は、遅延制御回路としてのφＳＳＤ発生回路９０
の出力信号φＳＳＤの制御を受けることで、一定のデー
タパターンが書込まれるメモリセルに対しストレス電圧
Ｖ１、Ｖ２によりワードライン電圧レベルが十分に高く
なった後にセンスアンプ６２の感知動作を遂行させる。
【００２５】このストレス印加に際して、第１ストレス
電圧供給端子８６及び第２ストレス電圧供給端子８８に
異なる電圧をそれぞれ印加することにより、各対応する
ワードラインに異なるストレス電圧を供給することもで
きる。即ち、図１の例でいうと、ワードラインＷＬ０、
ＷＬ２とワードラインＷＬ１、ＷＬ３にそれぞれ異なる
ストレス電圧を供給可能である。例えば、データパター
ンに従って、ビットラインＢＬに接続されたメモリセル
には‘１’を書込むと共にビットラインバーＢＬに接続
されたメモリセルには‘０’を書込んだ状態の場合に、
第１ストレス電圧供給端子８６にはストレス電圧を印加
し、第２ストレス電圧供給端子８８には基準電位を印加
するようにすれば、互いに隣接するワードラインを異な
る電圧とすることができる。従って、このような状態で
は、互いに隣接するビットラインとビットライン、互い
に隣接するワードラインとワードラインとの間を相互に
異なる電圧レベルとでき、ストレスを加えることができ
る。
電圧供給端子８６及び第２ストレス電圧供給端子８８に
異なる電圧をそれぞれ印加することにより、各対応する
ワードラインに異なるストレス電圧を供給することもで
きる。即ち、図１の例でいうと、ワードラインＷＬ０、
ＷＬ２とワードラインＷＬ１、ＷＬ３にそれぞれ異なる
ストレス電圧を供給可能である。例えば、データパター
ンに従って、ビットラインＢＬに接続されたメモリセル
には‘１’を書込むと共にビットラインバーＢＬに接続
されたメモリセルには‘０’を書込んだ状態の場合に、
第１ストレス電圧供給端子８６にはストレス電圧を印加
し、第２ストレス電圧供給端子８８には基準電位を印加
するようにすれば、互いに隣接するワードラインを異な
る電圧とすることができる。従って、このような状態で
は、互いに隣接するビットラインとビットライン、互い
に隣接するワードラインとワードラインとの間を相互に
異なる電圧レベルとでき、ストレスを加えることができ
る。
【００２６】上述のようにダイナミック形セルは一般に
１つのアクセストランジスタと１つのストレージキャパ
シタとからなる（メモリセルＣＥＬＬ３参照）。尚、キ
ャパシタはポリシリコンで形成されるのでストレージキ
ャパシタをストレージポリとも呼んでいる。このような
ダイナミック形のメモリセル間は、極めて微細なデザイ
ンルールにより設計されるので、非常に狭くなる。そこ
で、上記の異なるストレス電圧供給方法を実施すれば、
例えばメモリセル０のストレージノードとメモリセル１
のストレージノードとの隣接ノードにおいて、スタック
形キャパシタとした場合の大きな段差をもつストレージ
キャパシタと隣接ストレージキャパシタとの間に高スト
レスを加えることができる。また、ビットラインＢＬ、
バーＢＬが互いに異なる電圧となり、第１ストレス電圧
供給端子８６、第２ストレス電圧供給端子８８にストレ
ス電圧を印加できるので、メモリセルのアクセストラン
ジスタのゲート絶縁膜及びストレージキャパシタの絶縁
膜にも有効にストレスを加えることができる。従って、
隣接したワードラインと隣接したビットラインの電圧レ
ベルをそれぞれ所望の異なる電圧レベルに制御可能で、
製造工程で発生し得る欠陥を全てスクリーンできること
になる。
１つのアクセストランジスタと１つのストレージキャパ
シタとからなる（メモリセルＣＥＬＬ３参照）。尚、キ
ャパシタはポリシリコンで形成されるのでストレージキ
ャパシタをストレージポリとも呼んでいる。このような
ダイナミック形のメモリセル間は、極めて微細なデザイ
ンルールにより設計されるので、非常に狭くなる。そこ
で、上記の異なるストレス電圧供給方法を実施すれば、
例えばメモリセル０のストレージノードとメモリセル１
のストレージノードとの隣接ノードにおいて、スタック
形キャパシタとした場合の大きな段差をもつストレージ
キャパシタと隣接ストレージキャパシタとの間に高スト
レスを加えることができる。また、ビットラインＢＬ、
バーＢＬが互いに異なる電圧となり、第１ストレス電圧
供給端子８６、第２ストレス電圧供給端子８８にストレ
ス電圧を印加できるので、メモリセルのアクセストラン
ジスタのゲート絶縁膜及びストレージキャパシタの絶縁
膜にも有効にストレスを加えることができる。従って、
隣接したワードラインと隣接したビットラインの電圧レ
ベルをそれぞれ所望の異なる電圧レベルに制御可能で、
製造工程で発生し得る欠陥を全てスクリーンできること
になる。
【００２７】即ち、既存のストレス印加方法では単純に
ワードライン又はビットラインに任意の電圧を一律に印
加する方式を使用しているが、本発明によれば、メモリ
セルの互いに隣接したラインやノードにそれぞれ異なる
電圧をも加え得るようになっているので、ワードライン
とワードライン、ビットラインとビットライン、或いは
ストレージキャパシタとストレージキャパシタ等、メモ
リセルの微細なデザインルールで発生し得るミクロブリ
ッジ等に対するために適切なストレスを印加可能であ
る。更に、このような方法をウェーハ状態のテストに適
用する場合には、その後に冗長等の救済が可能であるの
で、歩留を向上させられ、しかも、一度に全ワードライ
ンへストレス電圧を印加できるのでパッケージ状態で実
施するテストの時間を大幅に減少させることができる。
ワードライン又はビットラインに任意の電圧を一律に印
加する方式を使用しているが、本発明によれば、メモリ
セルの互いに隣接したラインやノードにそれぞれ異なる
電圧をも加え得るようになっているので、ワードライン
とワードライン、ビットラインとビットライン、或いは
ストレージキャパシタとストレージキャパシタ等、メモ
リセルの微細なデザインルールで発生し得るミクロブリ
ッジ等に対するために適切なストレスを印加可能であ
る。更に、このような方法をウェーハ状態のテストに適
用する場合には、その後に冗長等の救済が可能であるの
で、歩留を向上させられ、しかも、一度に全ワードライ
ンへストレス電圧を印加できるのでパッケージ状態で実
施するテストの時間を大幅に減少させることができる。
【００２８】以下に、図１に示した各回路の具体例を説
明する。
明する。
【００２９】図３は、φＳＳＤ発生回路９０の回路例を
示す。このφＳＳＤ発生回路９０は、第１ストレス電圧
供給端子８６に入力側の接続された第１遅延回路１０２
と、第１遅延回路１０２の出力信号を入力とするインバ
ータ１０４と、第２ストレス電圧供給端子８８に入力側
の接続された第２遅延回路１０６と、第２遅延回路１０
６の出力信号を入力とするインバータ１０８と、インバ
ータ１０４、１０８の各出力信号を受けてセンスアンプ
制御回路６０の動作遅延を行う遅延信号φＳＳＤを出力
するＮＡＮＤゲート１１０と、から構成される。各遅延
回路１０２、１０６は、例えばＣＭＯＳインバータチェ
ーン、抵抗、又はキャパシタ等の使用、或いは、ワード
ライントラッキング回路及びこの回路の出力信号に応答
して動作するシュミットトリガ回路の使用で実施でき
る。
示す。このφＳＳＤ発生回路９０は、第１ストレス電圧
供給端子８６に入力側の接続された第１遅延回路１０２
と、第１遅延回路１０２の出力信号を入力とするインバ
ータ１０４と、第２ストレス電圧供給端子８８に入力側
の接続された第２遅延回路１０６と、第２遅延回路１０
６の出力信号を入力とするインバータ１０８と、インバ
ータ１０４、１０８の各出力信号を受けてセンスアンプ
制御回路６０の動作遅延を行う遅延信号φＳＳＤを出力
するＮＡＮＤゲート１１０と、から構成される。各遅延
回路１０２、１０６は、例えばＣＭＯＳインバータチェ
ーン、抵抗、又はキャパシタ等の使用、或いは、ワード
ライントラッキング回路及びこの回路の出力信号に応答
して動作するシュミットトリガ回路の使用で実施でき
る。
【００３０】この回路９０によれば、第１ストレス電圧
供給端子８６や第２ストレス電圧供給端子８８の少なく
ともいずれか１つの端子にストレス電圧が供給されれ
ば、テスト用に遅延信号φＳＳＤを出力することができ
る。そして、遅延回路１０２、１０６により、図２に示
したタイミングで感知動作が行われる。つまり、メモリ
セルにデータを書込んでストレスを加える過程におい
て、ストレス電圧Ｖ１、Ｖ２を加えて十分にワードライ
ン電圧が上昇した後にデータ感知増幅が行われる、即ち
電荷配分（charge sharing）が十分に行われる時間が保
障される。
供給端子８６や第２ストレス電圧供給端子８８の少なく
ともいずれか１つの端子にストレス電圧が供給されれ
ば、テスト用に遅延信号φＳＳＤを出力することができ
る。そして、遅延回路１０２、１０６により、図２に示
したタイミングで感知動作が行われる。つまり、メモリ
セルにデータを書込んでストレスを加える過程におい
て、ストレス電圧Ｖ１、Ｖ２を加えて十分にワードライ
ン電圧が上昇した後にデータ感知増幅が行われる、即ち
電荷配分（charge sharing）が十分に行われる時間が保
障される。
【００３１】図４は、センスアンプ制御回路６０の回路
例を示す。このセンスアンプ制御回路６０は、φＸ発生
回路５６の出力信号φＸ及びインバータ１１１Ａを通し
たストレスエネーブル信号φＳＥを論理演算するＡＮＤ
ゲート１１１Ｂと、ＡＮＤゲート１１１Ｂの出力信号及
び遅延信号φＳＳＤを論理演算するＮＯＲゲート１１２
と、ＮＯＲゲート１１２の出力側から直列接続され、セ
ンスアンプ６２の駆動信号φＳを出力する３個のインバ
ータ１１４、１１６、１１８と、インバータ１１８の出
力信号を入力としてセンスアンプ６２の駆動信号φバー
ＳＤを出力するインバータ１２０と、から構成される。
駆動信号φＳ、φバーＳＤは、差動増幅器をもつセンス
アンプで、Ｐ形センスアンプとＮ形センスアンプで構成
されるセンスアンプの駆動信号である。駆動信号φＳは
Ｐ形センスアンプの駆動信号として利用可能で、駆動信
号φバーＳＤはＮ形センスアンプの駆動信号として利用
可能である。この回路６０がテスト時に遅延信号φＳＳ
Ｄの制御を受けてセンスアンプの駆動を行うことは、容
易に理解されるであろう。
例を示す。このセンスアンプ制御回路６０は、φＸ発生
回路５６の出力信号φＸ及びインバータ１１１Ａを通し
たストレスエネーブル信号φＳＥを論理演算するＡＮＤ
ゲート１１１Ｂと、ＡＮＤゲート１１１Ｂの出力信号及
び遅延信号φＳＳＤを論理演算するＮＯＲゲート１１２
と、ＮＯＲゲート１１２の出力側から直列接続され、セ
ンスアンプ６２の駆動信号φＳを出力する３個のインバ
ータ１１４、１１６、１１８と、インバータ１１８の出
力信号を入力としてセンスアンプ６２の駆動信号φバー
ＳＤを出力するインバータ１２０と、から構成される。
駆動信号φＳ、φバーＳＤは、差動増幅器をもつセンス
アンプで、Ｐ形センスアンプとＮ形センスアンプで構成
されるセンスアンプの駆動信号である。駆動信号φＳは
Ｐ形センスアンプの駆動信号として利用可能で、駆動信
号φバーＳＤはＮ形センスアンプの駆動信号として利用
可能である。この回路６０がテスト時に遅延信号φＳＳ
Ｄの制御を受けてセンスアンプの駆動を行うことは、容
易に理解されるであろう。
【００３２】図５は、φＤＰＸ発生回路５２の回路例を
示す。この回路はよく知られた回路構成である。即ち、
ローアドレス信号ＲＡｉ、バーＲＡｉを論理演算するＮ
ＯＲゲート１２２ａと、ＮＯＲゲート１２２ａの出力信
号を反転させるインバータ１２２ｂと、ローアドレスス
トローブ信号バーＲＡＳによるマスタクロックφＲ及び
インバータ１２２ｂの出力信号を論理演算するＮＯＲゲ
ート１２４ａと、ＮＯＲゲート１２４ａの出力信号を反
転させてローデコーダプリチャージ信号（RowDecoder
Precharge Clock）φＤＰＸを発生するインバータ１２
４ｂと、から構成される。このφＤＰＸ回路５２は、通
常の読出／書込動作の場合を除く、ノーマル動作におけ
る待機状態時やストレス印加時のような場合に、論理
“ロウ”のローデコーダプリチャージ信号φＤＰＸを出
力する。即ち、アクティブサイクルではＲＡｉ、バーＲ
Ａｉは相補信号であるが、プリチャージ期間等の非アク
ティブ期間ではＲＡｉ、バーＲＡｉは同じ論理値（通
常、論理“ロウ”）となり、また非アクティブ期間では
φＲが論理“ロウ”なので、論理“ロウ”のローデコー
ダプリチャージ信号φＤＰＸが出力される。
示す。この回路はよく知られた回路構成である。即ち、
ローアドレス信号ＲＡｉ、バーＲＡｉを論理演算するＮ
ＯＲゲート１２２ａと、ＮＯＲゲート１２２ａの出力信
号を反転させるインバータ１２２ｂと、ローアドレスス
トローブ信号バーＲＡＳによるマスタクロックφＲ及び
インバータ１２２ｂの出力信号を論理演算するＮＯＲゲ
ート１２４ａと、ＮＯＲゲート１２４ａの出力信号を反
転させてローデコーダプリチャージ信号（RowDecoder
Precharge Clock）φＤＰＸを発生するインバータ１２
４ｂと、から構成される。このφＤＰＸ回路５２は、通
常の読出／書込動作の場合を除く、ノーマル動作におけ
る待機状態時やストレス印加時のような場合に、論理
“ロウ”のローデコーダプリチャージ信号φＤＰＸを出
力する。即ち、アクティブサイクルではＲＡｉ、バーＲ
Ａｉは相補信号であるが、プリチャージ期間等の非アク
ティブ期間ではＲＡｉ、バーＲＡｉは同じ論理値（通
常、論理“ロウ”）となり、また非アクティブ期間では
φＲが論理“ロウ”なので、論理“ロウ”のローデコー
ダプリチャージ信号φＤＰＸが出力される。
【００３３】図６は、デコーディングユニット５８の回
路例を示す。この回路もよく知られた回路構成である。
この図６に示す回路は、例えば図１に示すデコーディン
グユニット５８の場合には４個備えられ、その４個から
それぞれブースティング信号φＸ０、φＸ１、φＸ２、
φＸ３が出力される。このデコーディングユニット５８
に入力されるローアドレス信号ＲＡｉ、…、ＲＡｊは、
メモリセルをブロック化して集積している場合のブロッ
ク選択に関連するものである。
路例を示す。この回路もよく知られた回路構成である。
この図６に示す回路は、例えば図１に示すデコーディン
グユニット５８の場合には４個備えられ、その４個から
それぞれブースティング信号φＸ０、φＸ１、φＸ２、
φＸ３が出力される。このデコーディングユニット５８
に入力されるローアドレス信号ＲＡｉ、…、ＲＡｊは、
メモリセルをブロック化して集積している場合のブロッ
ク選択に関連するものである。
【００３４】図７は、φＥＱ発生回路４４の回路例を示
す。このφＥＱ発生回路４４には、ストレス印加時にビ
ットラインの等化動作を停止するための構成が備えられ
ている。即ち、ブロック選択アドレス信号ＲＡｉ、ＲＡ
ｊを入力とするＮＡＮＤゲート１６４と、ＮＡＮＤゲー
ト１６４の出力信号伝送路に設けられ、ストレスエネー
ブル信号φＳＥの制御で開閉動作する伝達ゲート１７０
と、伝達ゲート１７０を通じて送られるＮＡＮＤゲート
１６４の出力信号を増幅し、等化制御信号φＥＱとして
出力する増幅回路を形成するインバータ１７２、１７４
と、インバータ１７２の入力側と接地電位との間にチャ
ネルが設けられ、ストレスエネーブル信号φＳＥの制御
で開閉動作するＮＭＯＳトランジスタ１６８と、から構
成される。この回路４４は、通常の読出／書込動作時は
ストレスエネーブル信号φＳＥの論理“ロウ”で伝達ゲ
ート１７０が常時ＯＮになる。一方でストレス印加時
は、ストレスエネーブル信号φＳＥの論理“ハイ”によ
り、伝達ゲート１７０がＯＦＦ、そしてＮＭＯＳトラン
ジスタ１６８がＯＮとなってインバータ１７２の入力が
論理“ロウ”にプルダウンされる。従って、ビットライ
ン等化制御信号φＥＱが論理“ロウ”でビットラインの
等化が抑止される。
す。このφＥＱ発生回路４４には、ストレス印加時にビ
ットラインの等化動作を停止するための構成が備えられ
ている。即ち、ブロック選択アドレス信号ＲＡｉ、ＲＡ
ｊを入力とするＮＡＮＤゲート１６４と、ＮＡＮＤゲー
ト１６４の出力信号伝送路に設けられ、ストレスエネー
ブル信号φＳＥの制御で開閉動作する伝達ゲート１７０
と、伝達ゲート１７０を通じて送られるＮＡＮＤゲート
１６４の出力信号を増幅し、等化制御信号φＥＱとして
出力する増幅回路を形成するインバータ１７２、１７４
と、インバータ１７２の入力側と接地電位との間にチャ
ネルが設けられ、ストレスエネーブル信号φＳＥの制御
で開閉動作するＮＭＯＳトランジスタ１６８と、から構
成される。この回路４４は、通常の読出／書込動作時は
ストレスエネーブル信号φＳＥの論理“ロウ”で伝達ゲ
ート１７０が常時ＯＮになる。一方でストレス印加時
は、ストレスエネーブル信号φＳＥの論理“ハイ”によ
り、伝達ゲート１７０がＯＦＦ、そしてＮＭＯＳトラン
ジスタ１６８がＯＮとなってインバータ１７２の入力が
論理“ロウ”にプルダウンされる。従って、ビットライ
ン等化制御信号φＥＱが論理“ロウ”でビットラインの
等化が抑止される。
【００３５】以上の実施例から、本発明によるストレス
電圧供給方法は、各ビットラインとビットライン又は各
ワードラインとワードラインとの間に互いに異なる有効
な電圧を供給できることを、該当技術分野における通常
の知識を有する者ならば容易に理解できるであろう。
電圧供給方法は、各ビットラインとビットライン又は各
ワードラインとワードラインとの間に互いに異なる有効
な電圧を供給できることを、該当技術分野における通常
の知識を有する者ならば容易に理解できるであろう。
【００３６】本実施例に示したストレス回路の一例は、
本発明の技術的な思想に立脚して実現した最適の実施例
であるが、本発明によるストレス電圧供給方法を採用す
るにあたって、本実施例に示したストレス回路以外にも
多様な回路構成が可能である。また、本実施例における
各デコーディング及びデータ感知関連回路の例も、本発
明によるストレス電圧供給方法に基づいて、そのストレ
ス関連信号を入力する構成を基本として多様な構成が可
能である。
本発明の技術的な思想に立脚して実現した最適の実施例
であるが、本発明によるストレス電圧供給方法を採用す
るにあたって、本実施例に示したストレス回路以外にも
多様な回路構成が可能である。また、本実施例における
各デコーディング及びデータ感知関連回路の例も、本発
明によるストレス電圧供給方法に基づいて、そのストレ
ス関連信号を入力する構成を基本として多様な構成が可
能である。
【００３７】
【発明の効果】以上述べてきたように本発明によれば、
メモリのバーストテストにおいて製造工程で発生し得る
欠陥をほぼ全面的にスクリーンすることが可能となり、
また数多くの欠陥が１チップで発生していても、それら
をウェーハレベルで容易に検出でき、不良品抽出の能率
がよい。更に、テスト時、各メモリセル間、各ワードラ
インとワードラインとの間、及び各ビットラインとビッ
トラインとの間に相互異なる電圧を供給できるので、よ
り効果的なテストを行い得る長所がある。加えて、ウェ
ーハ状態でのテストで歩留を向上させることができ、尚
且つパッケージ状態でのテストでその時間を大幅に減少
させ得る。
メモリのバーストテストにおいて製造工程で発生し得る
欠陥をほぼ全面的にスクリーンすることが可能となり、
また数多くの欠陥が１チップで発生していても、それら
をウェーハレベルで容易に検出でき、不良品抽出の能率
がよい。更に、テスト時、各メモリセル間、各ワードラ
インとワードラインとの間、及び各ビットラインとビッ
トラインとの間に相互異なる電圧を供給できるので、よ
り効果的なテストを行い得る長所がある。加えて、ウェ
ーハ状態でのテストで歩留を向上させることができ、尚
且つパッケージ状態でのテストでその時間を大幅に減少
させ得る。
【図１】本発明によるストレス回路を有する半導体メモ
リの要部回路図。
リの要部回路図。
【図２】図１の回路におけるストレス印加時の各信号タ
イミングを示す電圧波形図。
イミングを示す電圧波形図。
【図３】図１に示したφＳＳＤ発生回路９０の具体例を
示す回路図。
示す回路図。
【図４】図１に示したセンスアンプ制御回路６０の具体
例を示す回路図。
例を示す回路図。
【図５】図１に示したφＤＰＸ発生回路５２の具体例を
示す回路図。
示す回路図。
【図６】図１に示したデコーディングユニット５８の具
体例を示す回路図。
体例を示す回路図。
【図７】図１に示したφＥＱ発生回路４４の具体例を示
す回路図。
す回路図。
４０ ローデコーダ ６０ センスアンプ制御回路 ６２ センスアンプ １００ ストレス回路 １００Ａ ストレスエネーブル回路 １００Ｂ ストレス電圧供給回路 １００Ｃ 遅延制御回路
Claims (12)
- 【請求項１】 信頼性試験のために半導体メモリに備え
られるストレス回路であって、 第１のワードラインに第１のストレス電圧を供給する第
１ストレス電圧供給端子と、前記第１のワードラインと
隣接する第２のワードラインに第２のストレス電圧を供
給する第２ストレス電圧供給端子と、前記各ストレス電
圧の各ワードラインへの供給を制御するストレスエネー
ブル回路と、を備えてなり、テスト時に隣接するワード
ラインに対し異なるレベルのストレス電圧を供給可能と
されていることを特徴とするストレス回路。 - 【請求項２】 １対のビットラインと、該ビットライン
対にそれぞれ接続されたメモリセルと、感知制御信号に
応答して前記ビットライン対の感知動作を遂行するセン
スアンプと、を少なくとも有した半導体メモリに備えら
れる信頼性試験のためのストレス回路であって、 第１のワードラインに第１のストレス電圧を供給する第
１ストレス電圧供給端子と、前記第１のワードラインと
隣接する第２のワードラインに第２のストレス電圧を供
給する第２ストレス電圧供給端子と、前記各ストレス電
圧の印加に応答してその印加時点から所定時間遅らせた
遅延信号を発生し、前記感知制御信号を発生するセンス
アンプ制御回路へ提供する遅延制御回路と、を備えてな
り、ストレス印加時に、メモリセルのデータがビットラ
イン対に十分伝達されてからセンスアンプによる感知動
作を開始させるようになっていることを特徴とするスト
レス回路。 - 【請求項３】 メモリセルと、メモリセルのデータを伝
送するビットラインと、ビットラインの感知動作を遂行
するセンスアンプと、センスアンプの感知動作を制御す
るセンスアンプ制御回路と、アドレスの入力に対応して
メモリセルを選択するローデコーダと、を有する半導体
メモリにおいて、 エネーブル信号を発生してストレス印加を可能とするス
トレスエネーブル回路と、このストレスエネーブル回路
によるエネーブル信号に応答して第１のストレス電圧及
び第２のストレス電圧を対応するワードラインへ供給す
るストレス電圧供給回路と、前記各ストレス電圧の供給
に応じてセンスアンプ制御回路を制御しセンスアンプの
感知動作開始を遅らせる遅延制御回路と、からなるスト
レス回路を備えることを特徴とする半導体メモリ。 - 【請求項４】 ストレスエネーブル回路は、ストレス印
加を開始させるための信号を受けるストレスエネーブル
端子と、このストレスエネーブル端子に提供される信号
を増幅してエネーブル信号を発生するドライバ回路と、
そのエネーブル信号を制御入力としてローデコーダ内の
ワードラインに対する放電経路を遮断する制御を行うプ
ルダウントランジスタと、から構成される請求項３記載
の半導体メモリ。 - 【請求項５】 ストレス電圧供給回路は、第１のストレ
ス電圧を受ける第１ストレス電圧供給端子と、第２のス
トレス電圧を受ける第２ストレス電圧供給端子と、スト
レスエネーブル回路によるエネーブル信号に応答して第
１ストレス電圧供給端子と対応するワードラインとの間
の接続制御を行う第１伝送トランジスタと、ストレスエ
ネーブル回路によるエネーブル信号に応答して第２スト
レス電圧供給端子と対応するワードラインとの間の接続
制御を行う第２伝送トランジスタと、から構成される請
求項４記載の半導体メモリ。 - 【請求項６】 遅延制御回路は、ストレス電圧供給回路
の第１のストレス電圧供給を受けてこれに対応する電圧
変化を遅らせて発生する第１遅延回路と、ストレス電圧
供給回路の第２のストレス電圧供給を受けてこれに対応
する電圧変化を遅らせて発生する第２遅延回路と、これ
ら第１遅延回路及び第２遅延回路の各出力を論理演算し
て、少なくとも前記各ストレス電圧のいずれか一方の供
給があればセンスアンプの感知動作を遅延させるための
遅延信号を発生してセンスアンプ制御回路を制御する論
理回路と、から構成される請求項５記載の半導体メモ
リ。 - 【請求項７】 半導体メモリの信頼性試験でストレス印
加を行う際のワードラインに対するストレス電圧供給方
法であって、 外部からエネーブル信号を供給してローデコーダの動作
を抑止することでワードラインに対する放電経路を遮断
し、その状態で前記エネーブル信号に応じてＯＮするス
イッチ手段を介してワードラインへストレス電圧を供給
するようにしたことを特徴とするストレス電圧供給方
法。 - 【請求項８】 隣接するワードラインに異なるレベルの
ストレス電圧を供給するようにした請求項７記載のスト
レス電圧供給方法。 - 【請求項９】 ストレス電圧の供給によりワードライン
の電圧が十分上昇するまでセンスアンプによるビットラ
インのデータ感知開始を遅らせるようにした請求項７又
は請求項８記載のストレス電圧供給方法。 - 【請求項１０】 半導体メモリの信頼性試験でストレス
印加を行う際にワードラインへストレス電圧を供給する
ストレス回路であって、 ストレス印加開始を示すエネーブル信号によりローデコ
ーダ内のワードラインプルアップ経路及びプルダウン経
路を電気的遮断状態とするストレスエネーブル回路と、
ワードラインに接続されて前記エネーブル信号に応じて
ＯＮするスイッチ手段を有し、該スイッチ手段を介して
ストレス電圧をワードラインへ供給するストレス電圧供
給回路と、を備えてなることを特徴とするストレス回
路。 - 【請求項１１】 ストレス電圧供給回路によるストレス
電圧供給開始に応じてビットラインのセンスアンプ動作
開始を遅らせる遅延制御回路を更に備える請求項１０記
載のストレス回路。 - 【請求項１２】 ストレス電圧供給回路が、隣接するワ
ードラインに対し相互に異なるストレス電圧を供給可能
となっている請求項１０又は請求項１１記載のストレス
回路。
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|---|---|---|---|
| KR1019940004690A KR0122100B1 (ko) | 1994-03-10 | 1994-03-10 | 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법 |
| KR1994P4690 | 1994-03-10 |
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| Publication Number | Publication Date |
|---|---|
| JPH07262798A true JPH07262798A (ja) | 1995-10-13 |
| JP2781149B2 JP2781149B2 (ja) | 1998-07-30 |
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ID=19378642
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7051620A Expired - Lifetime JP2781149B2 (ja) | 1994-03-10 | 1995-03-10 | 半導体メモリのストレス回路及びストレス電圧供給方法 |
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| KR (1) | KR0122100B1 (ja) |
| CN (1) | CN1041975C (ja) |
| DE (1) | DE19508680C2 (ja) |
| FR (1) | FR2718245A1 (ja) |
| GB (1) | GB2287326B (ja) |
| RU (1) | RU2121176C1 (ja) |
| TW (1) | TW301784B (ja) |
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| JP2001143497A (ja) * | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体記憶装置 |
| US6781902B2 (en) | 2002-08-28 | 2004-08-24 | Renesas Technology Corp. | Semiconductor memory device and method of testing short circuits between word lines and bit lines |
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- 1995-03-09 US US08/400,995 patent/US5657282A/en not_active Expired - Lifetime
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