KR100206710B1 - 반도체 메모리 장치의 웨이퍼 번인 테스트 회로 - Google Patents

반도체 메모리 장치의 웨이퍼 번인 테스트 회로 Download PDF

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Abstract

본 발명은 공정상의 결함을 테스트 하기 위한 웨이퍼 번인 테스트회로에 관한 것으로, 메모리 셀의 미세한 결함을 테스트 초기에 스크린함으로써 장기적인 신뢰성을 보증할 수 있는 웨이퍼 번인 테스트회로 및 그 제어방법을 제공함에 있다. 이러한 웨이퍼 번인 테스트회로는 행과 열의 매트릭스 형태로 배열된 다수개의 메모리 셀들과, 상기 메모리 셀들을 구성하고 있는 트루 셀들 및 상보 셀들과 각기 접속된 제1,2워드라인그룹과 접속되고 프리디코딩된 로우어드레스에 응답하는 서브 워드라인 드라이버와, 상기 서브 워드라인 드라이버의 스위칭동작에 의해 대응되는 상기 제1,2워드라인그룹에 전원을 각기 공급하는 제1,2파워라인을 구비하여, 노말동작시에는 상기 제1,2파워라인에 접지전원이 공급되고 웨이퍼 번인 테스트 동작시에는 상기 제1,2파워라인에 교대로 접지전원과 승압전원이 공급되는 것을 특징으로 한다.

Description

반도체 메모리 장치의 웨이퍼 번인 테스트회로
본 발명은 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 관한 것으로, 특히 고전계에 의해 미세한 결함(Defect)을 테스트 초기에 스크린함으로써 장기적인 신뢰성을 보증하기 위한 웨이퍼 번인 테스트회로 및 그 제어방법에 관한 것이다.
통상적으로, 디바이스를 제조한후 사용자에게 공급하는데 있어 공급자 입장에서 공정상의 결함(Defect)을 번인(Burn-in) 테스트를 통하여 칩의 장기적인 신뢰성을 보증하는 과정을 거친후 전달되게 된다. 현재 통상 번-인 테스트는 제조공정후 패키지(Package)상태에서 실행됨으로 번-인중 페일(Fail)부분은 웨이퍼 제조단계로 부터 어셈블리(Assembly) 단계까지 거쳤음에도 버려야 하는 비능률적인 생산비용을 갖는 테스트방법이다. 그러므로, 노우 굿 다이(Know good die)에 대한 많은 연구가 진행되고 있으며, 이를 실현하는 방법이 웨이퍼 제조단계에서 번-인 테스트를 진행하는 구조(Scheme)가 발표되어 왔다. 메모리 디바이스중에서도 특히 DRAM(Dynamic Random Access Memory)의 경우 대부분의 번-인 페일들은 싱글(Single) 비트 페일이며, 이는 많은 시간을 필요로 한다. 싱글 비트 페일은 불완전한 메모리 셀들의 누설(Leakage)에 직접적으로 연관되며, 누설전류는 전송 게이트 옥사이드나 캐패시터의 유전체, 저장 노드 졍션의 불량으로 인해 유발된다. 현재까지 웨이퍼 번-인(이하 WBI이라 칭함) 구조는 메모리 디바이스의 워드라인 구조에 따라 구현하는 방법이 다를 뿐만 아니라 상기 WBI 동작 구현에 따라 각 노드별 스트레스가 차이가 있어 스크린이 확실히 되지 않는 문제점이 여전히 남아 있다.
도 1은 종래기술에 따라 구현된 웨이퍼 번인 테스트회로의 구성을 도시한 도면이다.
도 1을 참조하면, 서브 워드라인 드라이버 SWD(Sub word line Driver)의 메모리 셀 어레이 구조에 적용되는 WBI 구조를 도시한 것으로, 로우 디코더는 노말(Normal)동작에서 셀의 워드라인을 구동하는 수단으로 어드레스를 디코딩하여 원하는 셀을 선택하기 위해 사용된다. 상기 서브 워드라인 드라이버는 트랜지스터들 101∼106로 구성되어 진다. 이러한 트랜지스터들의 동작은 노말시의 동작과 스트레스시의 동작으로 구분하여 설명할 것이다. 노말 동작에서는 웨이퍼 번인 인에이블신호 WBI가 로우레벨의 신호가 되고, 로우 프리디코딩 신호 ΦPRE1가 로우레벨의 신호가 되며, 로우 프리디코딩 신호 ΦPRE2가 하이레벨의 신호가 되면, 워드라인 WL이 인에이블되게 된다. 로우 프리디코딩 신호는 로우 프리디코딩 신호 ΦPRE2의 반전신호이다. 여기서, 웨이퍼 번인모드로 진입하면 웨이퍼 번인 인에이블신호 WBI가 하이레벨의 신호가 되어 트랜지스터 105를 턴온시키고, 노말 동작시 워드라인 WL이 방전되는 통로를 통해 워드라인 스트레스 전압 Vstress이 인가되어 메모리 셀에 스트레스를 가하게 되는 구조이다. 이런 동작회로에서는 워드라인 스트레스에 의한 전송 트랜지스터의 옥사이드 공정 결함은 스크린할 수 있지만 비트라인 스트레스는 인가할 수 없다. 왜냐하면, 모든 워드라인이 인에이블됨으로 해당 워드라인에 연결된 셀에는 동일한 데이타가 라이드됨으로써 비트라인과 비트라인사이에 동일 전압이 유기되게 되어 고전계에 의해 미세한 결함을 파괴시킬 수 없어 장기 신뢰성을 보증할 수 없게 된다.
따라서, 본 발명의 목적은 메모리 셀의 미세한 결함을 테스트 초기에 스크린함으로써 장기적인 신뢰성을 보증할 수 있는 웨이퍼 번인 테스트회로 및 그 제어방법을 제공함에 있다.
본 발명의 다른 목적은 워드라인을 통하여 스트레스를 가할때 비트라인을 통해서도 스트레스를 가할 수 있는 웨이퍼 번인 테스트회로 및 그 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 칩의 생산비를 절감할 수 있는 웨이퍼 번인 테스트회로 및 그 제어방법을 제공함에 있다.
도 1은 종래의 기술의 실시예에 따라 구현된 웨이퍼 번인 테스트회로의 구성을 도시한 도면.
도 2는 본 발명에 따라 구현된 웨이퍼 번인 테스트회로의 구성을 도시한 도면.
도 3는 본 발명의 실시예에 따라 구성된 웨이퍼 번인 테스트회로 및 메모리 셀 어레이를 나타낸 도면.
도 4는 본 발명의 실시예에 따라 승압전원과 접지전원을 공급하는 외부패드 및 메모리 셀 어레이를 개략적으로 나타낸 도면.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
웨이퍼 상태에서 번-인 테스트를 수행하여 위크 비트(Weak bit)를 스크린하기 위하여 제안된 구조를 도 2도 3에 나타내었다. 본 발명에 관련하여 먼저, 도 4를 통하여 메모리 디바이스의 개략적인 구조를 설명하고, 도 2에서 본 발명에 따라 구현된 웨이퍼 번인 테스트회로의 구조에 대해 설명하기로 한다. 또한, 도 3에서는 본 발명의 실시예에 따라 메모리 셀 어레이에 승압전원과 접지전원을 공급하기 위해 구성된 회로도를 설명할 것이다.
먼저, 도 4를 참조하여 전체적인 칩의 구성을 살펴보면, 행과 열의 매트릭스 형태로 배열된 메모리 셀들로 이루어진 서브 메모리 셀 어레이 MCA를 다수개 가지는 4개의 뱅크들 B1B4의 위치가 칩의 네 모서리에 배치되고, 패드들의 위치가 칩의 가운데 배치된 LOC(Lead on chip)구조를 갖는 칩을 예로 들어 나타내었다. 또한 각 위치별 주변회로에 관해서는 생략하고 WBI에 관련된 부분만을 설명할 것이다.
고집적화되면서 메탈과 게이트 폴리를 이용한 스트랩핑(Strapping)구조를 사용하는 구조는 구현하는데 어려운 점이 있다. 그 이유는 고밀도로 가면서 셀 사이즈가 작아지면서 메탈 간격(Pitch)이 줄어서 스트랩 영역에서 게이트폴리와 메탈을 연결하는 것이 불가능해졌다. 따라서, 이러한 문제점을 개선하기 위한 대안이 서브 워드라인 드라이버 SWD(Sub word line driver) 구조이며, 이는 4WL 또는 8WL당 한개의 메탈라인이 필요하므로 메탈 간격의 완화관점에서 좋다. 그러므로, 본 발명은 WBI구조에서 SWD구조를 갖는 메모리 디바이스로써 적용 가능하다.
도 2의 VSS_C, VSS_T는 노말 동작시 서브 워드라인 드라이버 SWD의 접지전원 VSS 으로 사용되어 WL을 디세이블할 시에 워드라인을 방전하는 파워로 담당한다. 특히, 주목해야 할 항목은 VSS_C와 VSS_T가 서브 워드라인 드라이버 SWD를 둘로 나누어 각각 따로따로 제어하는 것이다. 노말 동작시 외부전원패드 VSS, STRESS에서 스위칭부 SW을 거친후 동일 전압 VSS을 워드라인 WL_C, WL_T에 인가하고, 웨이퍼 번인 테스트 모드에 진입하면 스위칭부 SW에 의해 VSS_C 또는 VSS-T가 번갈아 가면서 한쪽은 접지전원 VSS(OV) 다른 한쪽은 승압전원(공정 결함을 스크린할 만큼 충분한 전압)이 인가되는데 그 전원 소오스는 두개의 패드 VSS, STRESS를 이용하여 외부에서 각각 접지전원 VSS 또는 승압전원을 인가한 전압이다. 한편, 도 4의 서브 메모리 셀 어레이 MCA는 본 발명에 관련한 부분으로써 도 3에 상세한 회로 및 구조를 나타내었다. 따라서, 도 3에는 본 발명을 이해하는데 도움을 주는 실시에를 나타내었다. 도 3은 크게 서브 메모리 셀 어레이 MCA와 워드라인을 구동하기 위한 서브 워드라인 드라이버 SWD로 나뉘어 진다. 메모리 셀 어레이 MCA는 워드라인 WL, 데이타를 저장할 수 있는 저장노드, 저장노드에 데이타를 저장하거나 억세스할 시 사용되는 비트라인쌍 BL/, 그리고 워드라인 WL으로 유입되는 전류에 의해 제어되는 모오스 트랜지스터로 이루어 지며, 이 모오스 트랜지스터는 저장노드와 비트라인쌍 BL/에 소오스과 드레인이 각각 연결된다. 이러한 구조로 형성되는 메모리 셀은 공지된 1트랜지스터 1캐패시터형의 셀이다. 또한, 비트라인쌍 BL/노드에 연결된 센스앰프 SA는 상기 저장노드에 데이타를 저장 또는 독출하기 위한 전압을 증폭하기 위한 회로이다. 한편, 상기 서브 워드라인 드라이버 SWD는 로우 어드레스의 프리디코딩에 의해 구동되는 신호 MWEi와, 이 신호 MWEi를 발생하기 위해 요구되는 어드레스이외의 어드레스로 구동되는 PX0(), PX1(), PX2() 및 PX3()에 의해 제어되며, 노말동작시 선택되지 않은 워드라인 및 선택된 워드라인을 디세이블시 사용되는 VSS 파워라인으로 구성되어 있고, 상기 VSS 파워라인은 각각의 서브 워드라인 드라이버 SWD영역별로 VSS_C와 VSS_T로 이루어져 있다. 여기서, 노말동작시 동작은 VSS_C와 VSS_T가 VSS(0V)인 상태에서 로우 어드레스 프리디코딩신호 MWEi가 선택되어 SWD영역의 S0, S1, S2 및 S3 노드에 각각 프리차아지(VCC-Vtn)한후 상기 신호 MWEi에 관련되지 않은 로우 어드레스에 의해 PX0,PX1,PX2 및 PX3중 하나가 선택되어 워드라인을 활성화시키는 방법으로 동작한다. 도 2 및 도 3 에서 WBI 테스트 모드로 진입하면, 로우 어드레스는 디세이블상태로써 MWEiMWEi 및 PX0PX3까지는 로우레벨이 되고 는 신호 PX0PX3의 반전신호이므로 하이레벨이 된 상태에서 VSS_C와 VSS_T 파워라인이 번갈아 VSS 또는 승압전원으로 인가되는데, VSS_C가 접지전원 VSS이고 VSS_T가 승압전원상태일 경우 메모리 어레이중 트루(True) 셀(BL에 접속된 셀)에 연결된 워르라인만 인에이블되고, 반면에 VSS_C가 승압전원이고, VSS_T는 접지전원 VSS일때는 메모리 셀 어레이중 상보(Complement) 셀(에 접속된 셀)에 연결된 워드라인만 인에이블되게 된다. 이렇게 서브 워드라인 드라이버 SWD영역의 VSS파워라인이 동일한 비트라인 BL 또는에 연결된 셀의 전송 트랜지스터를 구동하는 워드라인을 VSS로 유지시킨다. 이러한 메모리 셀과 서브 워드라인 드라이버 SWD영역의 VSS관계는 결국 WBI 테스트시 트루 셀에 연결된 워드라인만 구동한다든지 또는 상보 셀의 워드라인만 구동시켜 비트라인에 연결된 저장 노드는 항상 동일한 데이타이고에 연결된 저장노드의 데이타도 동일한 데이타이다. 따라서, 만약 트루 셀의 워드라인과 상보 셀의 워드라인이 동시에 활성화되면 비트라인쌍 BL/에 유기되는 데이타는 불분명해져 WBI시 비트라인 BL과 상보비트라인간에 공정 결함에 스트레스를 인가하지 못해 WBI 테스트시 스크린되지 못한다. 또한, 비트라인쌍 BL/과 저장노드 혹은 비트라인쌍 BL/과 워드라인 WL등 기타 여러가지 공정결함도 스크린 못한다. 따라서 본 발명의 특징은 서브 워드라인 드라이버 SWD구조를 갖는 메모리 디바이스에서 이 서브 워드라인 드라이버 SWD영역에 접속되는 하나의 VSS 파워라인은 동일한 비트라인 BL에 연결된 셀의 워드라인에 연결하고, 나머지 VSS 파워라인은 타 비트라인에 연결된 셀의 워드라인에 연결함으로써 구현된다.
전술한 바와 같이, 본 발명의 실시예에 따른 웨이퍼 번인 테스트회로는 메모리 셀의 미세한 결함을 테스트 초기에 스크린함으로써 장기적인 신뢰성을 보증할 수 있는 이점을 가진다. 또한, 본 발명은 워드라인을 통하여 스트레스를 인가할때 비트라인을 통해서도 스트레스를 인가할 수 있다는 이점을 가진다. 또한, 본 발명은 메모리 칩의 생산비를 절감할 수 있는 이점을 가진다.

Claims (6)

  1. 행과 열의 매트릭스 형태로 배열된 다수개의 메모리 셀들을 구비하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 있어서:
    상기 메모리 셀들을 구성하고 있는 트루 셀들 및 상보 셀들과 각기 접속된 제1,2워드라인그룹과 접속되고 프리디코딩된 로우어드레스에 응답하는 서브 워드라인 드라이버와, 상기 서브 워드라인 드라이버의 스위칭동작에 의해 대응되는 상기 제1,2워드라인그룹에 전원을 각기 공급하는 제1,2파워라인을 구비하여, 노말동작시에는 상기 제1,2파워라인에 접지전원이 공급되고 웨이퍼 번인 테스트 동작시에는 상기 제1,2파워라인에 교대로 접지전원과 승압전원이 공급되는 것을 특징으로 하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로.
  2. 제1항에 있어서, 상기 웨이퍼 번인 테스트회로는, 상기 제1,2파워라인과 외부전원패드사이에 접속되며 웨이퍼 번인 테스트 인에이블신호에 응답하는 스위칭 트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로.
  3. 제1항에 있어서, 상기 서브 워드라인 드라이버는 상기 제1,2파워라인과 상기 제1,2워드라인그룹사이에 각기 접속되며 로우어드레스신호를 조합한 제어신호에 응답하는 제1트랜지스터그룹과, 상기 제1,2워드라인과 상기 프리디코딩된 로우어드레스신호가 유입되는 단자사이에 접속되고 상기 제1,2워드라인그룹을 제어하기위한 프리차아지전압을 저장하는 구동신호저장부를 구비함을 특징으로 하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로.
  4. 제3항에 있어서, 상기 구동신호저장부는 상기 프리디코딩된 로우어드레스신호가 유입되는 단자와 상기 제1,2워드라인그룹사이에 각기 접속되고 상기 제어신호의 반전된 상보제어신호의 제어를 받는 제2트랜지스터그룹과, 상기 상보제어신호가 유입되는 단자와 상기 제1,2워드라인그룹사이에 각기 접속되는 제2트랜지스터그룹과, 상기 제3트랜지스터그룹의 게이트단자와 상기 프리디코딩된 로우어드레스신호가 유입되는 단자사이에 접속되고 전원전압과 접속된 게이트단자를 가지는 제4트랜지스터그룹으로 구성됨을 특징으로 하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로.
  5. 제4항에 있어서, 상기 제1,2,3,4트랜지스터그룹은 엔모오스 트랜지스터로 이루어진 트랜지스터그룹임을 특징으로 하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로.
  6. 행과 열의 매트릭스 형태로 배열된 다수개의 메모리 셀들과, 이 메모리 셀들을 구성하고 있는 트루 셀들 및 상보 셀들과 각기 접속된 제1,2워드라인그룹과, 이 제1,2워드라인그룹과 각기 접속되고 프리디코딩된 로우어드레스에 응답하는 서브 워드라인 드라이버와, 이 서브 워드라인 드라이버의 스위칭동작에 의해 대응되는 상기 제1,2워드라인그룹에 전원을 각기 공급하는 제1,2파워라인을 적어도 구비하는 반도체 메모리 장치의 웨이퍼 번인 테스트방법에 있어서:
    노말동작시에는 상기 제1,2파워라인에 접속된 패드를 통하여 접지전원을 공급하고, 웨이퍼 번인 테스트 동작시에는 상기 패드를 통하여 상기 제1,2파워라인에 교대로 접지전원과 승압전원을 공급하는 것을 특징으로 하는 반도체 메모리 장치의 웨이퍼 번인 테스트방법.
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