DE19724276A1 - Wafer-Einbrenntestschaltung für Halbleiterspeichergerät - Google Patents

Description

Die vorliegende Erfindung betrifft eine Wafer-Testschaltung eines Halbleiterspeichergeräts, und insbesondere eine der­ artige Wafer-Einbrenntestschaltung und ein Verfahren zu des­ sen Steuerung, welche kleine Fehler des Halbleitergeräts durch ein starkes elektrisches Feld aussondern, wodurch die Lang­ zeitverläßlichkeit sichergestellt wird.

Im allgemeinen führt ein Halbleiterhersteller einen Einbrenn­ test durch, um eine Untersuchung bezüglich Fehlern durchzufüh­ ren, die bei den Herstellungsvorgängen erzeugt wurden, bevor die Erzeugnisse an einen Benutzer geliefert werden, wodurch die Verläßlichkeit des Halbleitergeräts sichergestellt wird. Ein typischer Einbrenntest wird im Gehäuseherstellungszustand nach einem Herstellungsverfahren durchgeführt. Wenn daher in dem endgültigen Einbrenntestschritt festgestellt wird, daß in dem Wafer ein Defekt vorhanden ist, sollte der ausgefallene Abschnitt des Wafers weggeworfen werden, obwohl das Erzeugnis über zahlreiche Schritte vom ersten Wafer-Herstellungsschritt bis zum letzten Zusammenbauschritt hergestellt wurde. Daher ist dieses Testverfahren wenig effizient.

Es hat daher zahlreiche Versuche gegeben, ein nicht ordnungs­ gemäßes Erzeugnis auszusondern. Beispielsweise wird der Ein­ brenntest bei dem Wafer-Herstellungsschritt durchgeführt. Im Falle eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) auf dem Gebiet der Speichergeräte stellen die meisten Einbrennfehler einen sogenannten Einzelbitausfall dar, dessen Ermittlung viel Zeit erfordert. Der Einzelbitausfall hängt direkt mit einem Kriechstrom der unvollständigen Speicherzel­ le zusammen. Der Kriechstrom stammt von unzureichenden Eigen­ schaften des Übertragungs-Gase-Oxids, des Dielektrikums des Kondensators, und der Speicherknotenverbindung. Die konventio­ nelle Wafer-Einbrennanordnung (WBI-Anordnung) wird verschie­ den durchgeführt, entsprechend der Wortleitungsanordnung des Speichergeräts. Darüber hinaus ist jede Knotenbelastung ent­ sprechend der WBI-Operation ebenfalls unterschiedlich. Daher kann das Aussondern nicht exakt durchgeführt werden.

Fig. 2 erläutert die WBI-Anordnung, die bei einer Speicher­ zellen-Array-Anordnung eines Unterwortleitungstreibers ein­ setzbar ist.

Ein Dekoder für "LOW" (niedrigen Pegel) betätigt eine Wort­ leitung einer Zelle im Normalbetrieb, um hierdurch eine ge­ wünschte Zelle durch Dekodieren einer Adresse auszuwählen. Der Wortleitungstreiber besteht aus Transistoren 101 bis 106. Der Betrieb des Transistors wird getrennt für den Normalfall und den Belastungsfall beschrieben. Das Wafer-Einbrennfrei­ schaltsignal WBI wird ein Signal auf dem Pegel "LOW" im Falle des Normalbetriebs. Ein Vordekodierungssignal ⌀PRE1 "LOW" wird ein Signal auf dem Pegel "LOW". Ein Vordekodierungssig­ nal "LOW" ist ein invertiertes Signal des Vordeko­ dierungssignals ⌀PRE2. Wenn sich der Transistor in der Wafer-Einbrennbetriebsart befindet, wird das Wafer-Einbrenn­ freischaltsignal WBI ein Signal auf dem Pegel "HIGH" (hoher Pegel), um hierdurch den Transistor 105 einzuschalten. Wei­ terhin wird die Wortleitungsbelastungsspannung Vstress über den Pfad zum Entladen der Wortleitung WL angelegt, so daß die Belastung auf die Speicherzelle einwirkt. Eine derartige Betätigungsschaltung kann Oxidationsdefekte des Übertragungs­ transistors infolge der Wortleitungsbelastung aussondern, kann jedoch keine Belastung auf die Bitleitungen ausüben. Wenn sämtliche Wortleitungen freigeschaltet sind, werden dieselben Daten in die Zelle eingeschrieben, die an die ent­ sprechende Wortleitung angeschlossen ist. Daher wird diesel­ be Spannung an die Bitleitungen angelegt, so daß die mikro­ skopischen Defekte nicht durch das starke Feld zerstört wer­ den können, und daher die Langzeitverläßlichkeit nicht sicher­ gestellt werden kann.

Ein Vorteil der Erfindung besteht in der Bereitstellung ei­ ner Wafer-Einbrenntestschaltung und eines zugehörigen Steuer­ verfahrens, welche am Anfang kleine Defekte einer Speicher­ zelle aussondern, wodurch die Langzeitverläßlichkeit sicher­ gestellt wird.

Ein weiterer Vorteil der Erfindung besteht in der Bereitstel­ lung einer Wafer-Einbrenntestschaltung und eines zugehörigen Steuerverfahrens, welche eine Belastung über eine Bitleitung und ebenso über eine Wortleitung anlegen können.

Ein weiterer Vorteil der Erfindung besteht in der Bereitstel­ lung einer Wafer-Einbrenntestschaltung, welche die Herstel­ lungskosten eines Speicherchips verringern kann.

Die Erfindung wird nachstehend anhand zeichnerisch dargestell­ ter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Gleiche oder entsprechende Bezugszeichen bezeichnen gleiche oder entsprechende Teile in der Beschreibung und den Zeichnungen. Es zeigt:

Fig. 2 den Aufbau einer konventionellen Wafer-Einbrenntest­ schaltung;

Fig. 1 den Aufbau einer Wafer-Einbrenntestschaltung gemäß der Erfindung;

Fig. 3 die Wafer-Einbrenntestschaltung und ein Speicherzel­ len-Array gemäß der Erfindung; und

Fig. 4 schematisch eine äußere Anschlußfläche zum Liefern einer erhöhten Spannung und einer Massespannung, so­ wie ein Speicherzellen-Array gemäß der Erfindung.

Die Fig. 1 und 3 zeigen Anordnungen, die dazu vorgesehen sind, schwache Bits mittels Durchführung eines Einbrenntests im Wafer-Zustand auszusondern. Die schematische Anordnung eines Speichergeräts ist in Fig. 4 gezeigt. Eine Anordnung einer Wafer-Einbrenntestschaltung, die gemäß der vorliegenden Erfin­ dung ausgebildet ist, wird unter Bezugnahme auf Fig. 1 be­ schrieben. Weiterhin wird unter Bezugnahme auf Fig. 3 eine Schaltungsanordnung geschildert, die dazu dient, eine erhöhte Spannung und eine Massespannung an ein Speicherzellen-Array zu liefern, gemäß einer bevorzugten Ausführungsform der Erfin­ dung.

Wie aus Fig. 4 hervorgeht, ist der gesamte Chip als LOC-An­ ordnung (lead on chip; Leitungen auf dem Chip) ausgebildet. Vier Gruppen B1 bis B4, die mehrere Unterspeicherzellen-Arrays (MCA) aufweisen, die aus den zeilen- und spaltenweise matrix­ förmig angeordneten Speicherzellen bestehen, sind an vier Ecken des Chips angeordnet. Die Anschlußflächen befinden sich im Zentrum des Chips. Die Peripherieschaltungen jeder Posi­ tion werden hier nicht beschrieben, sondern nachstehend werden nur jene Teile geschildert, welche sich auf WBI beziehen.

Es ist schwierig, eine Anordnung zu verwirklichen, welche ei­ ne Blankverdrahtungsanordnung verwendet, bei welcher Metalle und Polysilizium-Gates verwendet werden, wenn eine hohe Inte­ grationsdichte gefordert ist. Mit wachsender Integrations­ dichte werden die Zellen kleiner, wodurch der Metallabstand verringert wird, so daß Polysilizium und Metall in dem Blank­ verdrahtungsbereich nicht verbunden werden können. Um dieses Problem zu lösen, wird eine Unterwortleitungstreiberanordnung (SWD-Anordnung) eingesetzt. Diese Anordnung erfordert eine Metall-Leitung für jeweils 4 WL oder 8 WL, und ist daher gün­ stig zur Vergrößerung der Metallabstände. Daher läßt sich die Erfindung bei einem Speichergerät mit einem SWD-Aufbau ein­ setzen, statt bei dem konventionellen WBI-Aufbau.

VSS-C und VSS-T von Fig. 1 werden als Massespannungsquelle VSS von SWD im Falle des Normalbetriebs verwendet, und ent­ laden die Wortleitung im Falle der Sperrung der WL. Hierbei sollte sorgfältig darauf geachtet werden, daß VSS-C und VSS-T jeweils eine halbe SWD-Anordnung steuern. Im Falle des Nor­ malbetriebs wird dieselbe Spannung VSS an die Wortleitungen WL-C und WL-T von jeder äußeren Spannungsversorgungsanschluß fläche VSS und STRESS über ein Schaltteil SW angelegt. Bei der Spannung VSS in der Wafer-Einbrennbetriebsart empfängt ein Signal ein Massespannungssignal VSS(OV) und empfängt das andere Signal die erhöhte Spannung, welche dazu ausreichend ist, den Herstellungsfehler auszusondern, über das Schalt­ teil SW. An diese Spannungsquellen werden eine äußere Masse­ spannungsquelle VSS und eine äußere Spannungserhöhungsquelle unter Verwendung der beiden Anschlußflächen VSS und STRESS angelegt. Das Unterspeicherzellen-Array MCA von Fig. 4 ist im einzelnen in Fig. 3 dargestellt. Fig. 3 zeigt das Unter­ speicherzellen-Array MCA und den Unterwortleitungstreiber SWD zum Treiben der Wortleitungen. Das MCA weist einen Speicher­ knoten zum Speichern von WL und Daten auf; ein Bitleitungs­ paar BL/, welches zum Speichern von Daten auf dem Speicher­ knoten oder zum Zugriff auf diese Daten verwendet wird; und einen MOS-Transistor, der durch den Strom gesteuert wird, wel­ cher an WL angelegt wird. Bei dem MOS-Transistor sind die Source- und Drain-Anschlüsse jeweils an den Speicherknoten und das Bitleitungspaar BL/ angeschlossen. Die wie voran­ stehend geschildert aufgebaute Speicherzelle ist als der so­ genannte Ein-Transistor-Ein-Kondensator-Typ bekannt. Weiter­ hin stellt ein Meßverstärker SA, der an den Knoten des Bit­ leitungspaars BL/ angeschlossen ist, die Schaltung zum Ver­ stärken der Spannungen zum Speichern oder Auslesen von Daten in den bzw. aus dem Speicherknoten dar. SWD wird durch ein Signal MWEi gesteuert, welches entsprechend der Vorkodie­ rungsoperation des Adressenvordekodierungssignals "LOW" ge­ trieben wird, und durch Signale PX0(), PX1(), PX2(), PX3/), die durch ein Adressensignal mit Ausnahme einer Adresse getrieben werden, die zur Erzeugung des Signals MWEi erforderlich ist. SWD stellt die VSS-Spannungsleitung dar, die zum Sperren der ausgewählten Wortleitung verwendet wird, und der nicht-ausgewählten Wortleitung während des Normal­ betriebs. Die VSS-Spannungsleitung wird durch VSS-C und VSS-T durch jeden SWD-Bereich gebildet. Hierbei wird im Falle des Normalbetriebs das Adressenvordekodierungssignal MWEi "LOW" ausgewählt, wenn VSS-C und VSS-T 0 V betragen, und auf jeden Knoten S0, S1, S2 und S3 des SWD-Bereichs vorgeladen (VSS-Vtn). Dann wird eines dieser Signale PX0, PX1, PX2 und PX3 durch das Adressensignal "LOW" ausgewählt, welches nicht in Beziehung zum Signal MWEi steht, um hierdurch die Wortleitung zu aktivieren.

Beim Eintritt in die WBI-Testbetriebsart, wie sie in den Fig. 1 und 3 dargestellt ist, wird das Adressensignal "LOW" gesperrt. In dem Zustand, in welchem MWEi bis MWEi und PX0 bis PX3 Signale auf dem Pegel "LOW" werden, und bis , die invertierten Signale von PX0 bis PX3, auf dem Pegel "HIGH" liegen, werden VSS-T und VSS-C abwechselnd als VSS oder die erhöhte Spannung angelegt. Wenn die VSS-C die VSS darstellt, und die VSS-T die erhöhte Spannung, wird nur ei­ ne Wortleitung freigeschaltet, welche an die wahre Zelle (die an angeschlossen ist) unter den Speicher-Arrays an­ geschlossen ist. Wenn andererseits VSS-C die erhöhte Span­ nung darstellt, und VSS-T die Massespannung VSS, so wird nur eine Wortleitung freigeschaltet, welche an die komplementäre Zelle (die angeschlossen ist) unter den Speicherzellen Arrays angeschlossen ist. Die VSS-Spannungsleitung des Be­ reichs des Unterwortleitungstreibers SWD hält die Wortleitung zum Treiben des Übertragungstransistors der Zelle, welche an dieselben Bitleitungen BL und BL angeschlossen ist, auf VSS. Die VSS-Beziehung zwischen der Speicherzelle und dem Unter­ wortleitungstreiber-SWD-Bereich ist so ausgebildet, daß im Falle eines WBI-Tests entweder eine Wortleitung, die an die wahre Zelle angeschlossen ist, oder nur eine Wortleitung, die an die komplementäre Zelle angeschlossen ist, getrieben wird, so daß die Speicherknotendaten, die an BL angeschlos­ sen sind, immer dieselben Daten sind, und die Daten des Spei­ cherknotens, der an angeschlossen ist, ebenfalls diesel­ ben Daten darstellen. Wenn die Wortleitung der wahren Zelle und die Wortleitung der komplementären Zelle gleichzeitig aktiviert werden, sind daher die Daten verschieden, die an das Bitleitungspaar BL/ angelegt werden. Daher wird die Belastung nicht an den Herstellungsfehler zwischen der Bit­ leitung BL und der komplementären Bitleitung im Falle von WBI angelegt. Daher ist die Aussonderungsfunktion wäh­ rend des WBI-Tests nicht verfügbar. Darüber hinaus werden verschiedene Herstellungsfehler, beispielsweise in bezug auf das Bitleitungspaar BL/ und den Speicherknoten, oder das Bitleitungspaar BL/ und die Wortleitung WL, nicht ausge­ sondert.

Charakteristisch für die vorliegende Erfindung ist daher, daß ein Speichergerät mit SWD-Anordnung zur Verfügung gestellt wird, welches eine VSS-Spannungsleitung, welche an den SWD-Bereich angeschlossen ist, mit der Wortleitung der Zelle ver­ bindet, welche an dieselbe Bitleitung BL angeschlossen ist, und weiterhin die andere VSS-Spannungsleitung an die Wort­ leitung jener Zelle anschließt, die mit der anderen Bitlei­ tung verbunden ist.

Wie voranstehend geschildert, kann die Wafer-Einbrennschal­ tung gemäß der vorliegenden Ausführungsform der Erfindung anfangs einen kleinen Defekt des Halbleitergeräts aussondern, wodurch die Langzeitverläßlichkeit gesichert wird. Weiterhin ist die Erfindung in der Hinsicht vorteilhaft, daß die Be­ lastung durch die Bitleitung und ebenso durch die Wortleitung angelegt wird. Darüber hinaus kann die Erfindung die Herstel­ lungskosten des Speicherchips verringern.

Es wird darauf hingewiesen, daß die vorliegende Erfindung nicht auf die hier beschriebene besondere Ausführungsform beschränkt ist, die hier als beste Art und Weise zur Ausfüh­ rung der vorliegenden Erfindung geschildert wurde, sondern sich Wesen und Umfang der vorliegenden Erfindung aus der Ge­ samtheit der vorliegenden Anmeldeunterlagen ergeben und von den beigefügten Patentansprüchen umfaßt sein sollen.

Claims (6)

1. Wafer-Einbrenntestschaltung eines Halbleiterspeichergeräts, bei welchem mehrere Speicherzellen in einer Zeilen/Spalten-Matrix angeordnet sind, und welche aufweist:
einen Unterwortleitungstreiber, der an erste und zweite Wortleitungsgruppen angeschlossen ist, die jeweils mit wahren Zellen und komplementären Zellen verbunden sind, welche die Speicherzellen bilden, und auf eine vordeko­ dierte Adresse "LOW" reagieren; und
erste und zweite Spannungsleitungen, die jeweils durch eine Schaltoperation des Unterwortleitungstreibers Span­ nung an die entsprechende erste bzw. zweite Stromversor­ gungsleitungsgruppe liefern,
wobei Massespannung an die ersten und zweiten Spannungs­ leitungen während des Normalbetriebs angelegt wird, und die Massespannung und die erhöhte Spannung abwechselnd an die erste und zweite Spannungsleitungen während der Wafer-Testbetriebsoperation angelegt wird.

2. Schaltung nach Anspruch 1, welche weiter einen Schaltungs­ transistor zwischen den ersten und zweiten Spannungslei­ tungen und eine äußere Anschlußfläche aufweist, um ein Wafer-Einbrenntestsignal zu erzeugen.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Unterwortleitungstreiber aufweist:
eine erste Transistorgruppe, die zwischen den ersten und zweiten Spannungsleitungen und die ersten und zweiten Wortleitungsgruppen geschaltet ist, und auf ein Steuer­ signal in Kombination mit dem Adressensignal "LOW" rea­ giert; und
ein Treibersignalspeicherteil, welches an die Anschluß­ klemmen angeschlossen ist, durch welche die ersten und zweiten Wortleitungen und die vordekodierten Adressensig­ nale "LOW" angelegt werden, und welches eine Vorladungs­ spannung zum Steuern der ersten und zweiten Wortleitungs­ gruppen speichert.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das Treibersignalspeicherteil aufweist:
eine zweite Transistorgruppe, die an eine Anschlußklemme angeschlossen ist, an welche das vordekodierte Adressen­ signal "LOW" angelegt wird, und zwischen die erste und zweite Wortleitungsgruppe geschaltet i:st, und durch ein komplementäres Steuersignal gesteuert wird, welches das invertierte Signal des Steuersignals darstellt
eine dritte Transistorgruppe, die jeweils an die Anschluß­ klemme angeschlossen ist, an welche das komplementäre Steuersignal angelegt wird, und zwischen die erste und zweite Wortleitungsgruppe geschaltet ist; und
eine vierte Transistorgruppe, die an die Gate-Anschluß­ klemme der dritten Transistorgruppe angeschlossen ist, und zwischen die Klemme, an welche das vordekodierte Adressensignal "LOW" angelegt wird, und die eine Gate-Anschlußklemme aufweist, die an die Versorgungsspannung angeschlossen ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die erste bis vierte Transistorgruppe jeweils NMOS-Tran­ sistoren enthalten.

6. Wafer-Einbrenntestverfahren für ein Halbleiterspeicher­ gerät, bei welchem mehrere Speicherzellen in Zeilen und Spalten einer Matrix angeordnet sind;
erste und zweite Wortleitungsgruppen jeweils an wahre Zellen und komplementäre Zellen angeschlossen sind, wel­ che die Speicherzelle bilden;
ein Unterwortleitungstreiber an die ersten und zweiten Wortleitungsgruppen angeschlossen ist, und auf eine vor­ dekodierte Adresse "LOW" reagiert; und
erste und zweite Spannungsleitungen jeweils Spannungen an die ersten und zweiten Wortleitungsgruppen liefern, entsprechend einer Schaltoperation des Unterwortleitungs­ treibers, wobei das Verfahren folgende Schritte umfaßt:
Liefern von Massespannung an die ersten und zweiten Span­ nungsleitungen über die Anschlußfläche, die dort ange­ schlossen ist, im Normalbetrieb; und
abwechselndes Liefern von Massespannung und einer erhöh­ ten Spannung an die ersten und zweiten Spannungsleitungen über die Anschlußfläche.