DE4206344C2 - Integrierter Halbleiterspeicherbaustein, der eine Prüfschaltung verwendet - Google Patents

Integrierter Halbleiterspeicherbaustein, der eine Prüfschaltung verwendet

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Description

Die Erfindung betrifft einen integrierten Halbleiterspeicherbaustein gemäß dem Oberbegriff des Patentanspruchs 1.
Ein derartiger Halbleiterspeicherbaustein ist aus der DE 40 18 669 C2 bekannt.
Im allgemeinen schreitet die Miniaturisierung von Halbleiterspeicherbausteinen immer weiter voran, wobei die Probleme der Verdrahtung mit elektrischen Leitungen infolge der immer geringer werdenden Abstände zwischen den Drähten in hohem Maße zunehmen und die Ausbeute an Produkten mit zunehmender Speicherbausteinkapazität sinkt, da mit zunehmender Chipfläche die innere Fehlerrate steigt. Insbesondere bei der Herstellung integrierter Lese-Schreib-Halbleiterspeicherbausteine, bei denen als wesentliche Elemente Feldeffekttransistoren Verwendung finden, wird während des Herstellungsprozesses ein Prüfvorgang durchgeführt, um die Leistungsfähigkeit des Speicherbausteins zu prüfen. Die beträchtlich hohen Kosten zum Prüfen der neueren Speicherbausteine mit hoher Dichte beeinflussen die Gesamtherstellungskosten wesentlich. Hierbei wird der wesentliche Teil der Gesamtkosten durch die Verwendung einer Prüfvorrichtung hervorgerufen, während der Rest die Abschreibung und die Nebenkosten betreffen.
Da andererseits die Prüfzeit bei einem integrierten Speicherbaustein größer wird, sollte die Schaltungsdichte zur Verbesserung der Zuverlässigkeit der Herstellung reduziert werden, was nicht nur zur Reduzierung der Prüfzeit, sondern auch der Abhängigkeit der Betriebssicherheit eines Produkts im Hinblick auf die Prüfung beiträgt.
Angesichts der vorstehenden Umstände wird die Kostenreduzierung für die Prüfvorgänge unter verschiedenen Aspekten als ein fortwährend zu erörterndes Problem angesehen. Beispielsweise wurde eine Parallelprüfung mit Mehrfachbitdaten vorgeschlagen. Eine derartige Prüfung erfordert eine kostenintensive Prüfvorrichtung, die mit hohen Geschwindigkeit arbeitet, und bedingt hohe Nebenkosten.
Demzufolge wurden auf diesem Gebiet eine Reihe verschiedener Vorschläge unterbreitet. So wurde z. B. in "Technical Research Report", veröffentlicht vom Institut für Elektronik, Information und Kommunikation, und zwar in SDM 89-31, SDM 89-32 (vom 21. Juni 1989) bzw. SDM 90-199 (vom 27. März 1991), die Leitungsmodustestmethode (LMT: Line mode test) und die Eigenprüfungsmethode (ST: Self test) eingeführt.
In dem ersten Dokument SDM 89-31 ("A Memory Array Architecture adaptable for a 16-MB DRAM") weist die Prüfschaltung für den Leitungsmodustest (LMT), wie aus Fig. 1 ersichtlich, eine Komparatorschaltung 1 sowie ein Mehrzweck-Register 2 auf, um eine Parallelprüfung in dem Speicherbaustein auszuführen, was in einer Verringerung der Prüfzeit resultiert. Diese LMT- Methode ermöglicht das Prüfen aller mit einem Stapelschreibsignal gekoppelten Speicherzellen sowie eine Zunahme der Anzahl an zu prüfenden Datenbits. Durch Verwendung des Mehrzweckregisters 2 als ein Datenregister und als ein Register mit Daten mit berechnetem Wert, ist eine Prüfung mit einem Zufallsmuster verfügbar, so daß eine ausreichende Reduzierung der Prüfzeit realisiert werden kann.
Eine dem vorstehend beschriebenen Halbleiterspeicherbaustein ähnlicher Halbleiterbaustein ist aus der eingangs erwähnten DE 40 18 669 C2 bekannt. Infolge der durch die integrierte Prüfschaltung zusätzlich bedingten Bauteile steigt jedoch die Chipgröße an.
Auch bei dem zweiten Dokument SDM 89-32 ("A 55-ns 16-MB DRAM using a Self Test scheme") wird versucht die Prüfzeit durch Packen der Datenbits zu verkürzen.
Alle vorstehenden Techniken bzw. Methoden bezwecken die Reduzierung der Kosten bei den Prüfvorgängen.
Eine andere Art, die Prüfzeit zu verkürzen besteht in einer Vereinfachung der Prüfoperationen, d. h. es werden die Prüfschritte verbessert. Z. B. kann eine eingebaute Eigenprüfroutine (BIST: Built In Self Test) automatisch die Prüffunktionen ausführen, indem lediglich ein Prüf-Freigabe- Takt von außen an den Chip angelegt wird. Dies läßt jedoch die Anzahl an zu prüfenden Chips außer acht. Somit kann eine Speicherplatte, die Speicherchips der BIST-Schaltung einbettet, eine kürzere Prüfzeit sowie eine Kostenreduzierung ermöglichen, da diese die Teilfunktion eines LSI-Prüfgeräts ersetzt. Die Schaltungsarchitektur gemäß dem zweiten Dokument ist in Fig. 2 wiedergegeben und umfaßt einen Festwertspeicher (ROM) 21, in dem aufeinanderfolgende Prüfschritte abgespeichert sind, einen Programmzähler 22, der den Festwertspeicher 21 steuert, einen Adressenzähler 23, der die Prüfadresse erzeugt, einen Datengenerator 24, der Prüfdaten erzeugt, einen Datenkomparator 25, der die Prüfdaten mit den von den Speicherzellen ausgelesenen Daten vergleicht, und einen Prüftaktgeber 26, der ein Signal, das die Taktsteuerung jeder Schaltung steuert, und ein Signal, das den Hauptspeicherkörper während des Eigenprüfvorganges steuert, vorsieht.
Nachfolgend wird die Arbeitsweise der einen Festwertspeicher aufweisenden Eigenprüfschaltung sowie die jeweiligen Funktionen der Schaltung anhand eines Paarigkeitsvergleichs-Prüfvorganges beschrieben. Die Paarigkeitsvergleichsprüfung umfaßt insgesamt zwölf Schritte, wobei jeder Schritt einen der Schritte des Prüfzyklus entspricht. Der Anfangsschritt besteht in der Initialisierung der Eigenprüfschaltung und entspricht somit dem Löschzyklus; beim ersten Schritt werden Daten "0" der Hintergrunddaten in alle Speicherzellen eingeschrieben; beim zweiten und dritten Schritt werden die berechneten Schreibdaten "0" mit Daten aus den Speicherzellen verglichen und Daten "1", die von den Daten "0" aufbewahrt sind, in die Speicherzellen eingeschrieben, wobei der sequentielle Fluß gegenüber Bits wiederholt wird, die vom ersten Bit bis zum N-ten Bit hochgezählt werden; beim vierten und fünften Schritt werden die zweiten und dritten Schritte mit komplementären Daten durchgeführt; beim sechsten bis zehnten Schritt werden die vorstehenden Schritte, z. B. die zweiten bis fünften Schritte gegenüber Bits durchgeführt, die vom N-ten Bit bis zum ersten Bit zurückgezählt werden; beim elften Schritt wird zum Abschluß des Prüfvorganges ein Zustandssignal erzeugt.
Wird beim Betrieb während der aufeinanderfolgenden Schritte ein Fehler festgestellt, so wird ohne Unterbrechung fortgefahren, wobei dieser Zustand von außen erkennbar ist.
Nachfolgend wird das dritte Dokument SDM 90-199 ("A 64-MB DRAM in the scheme of Merged Match-line Test") kurz erläutert. Fig. 3A zeigt das Verhältnis zwischen Prüfzeit und Speicherdichte (Bit) in bezug auf verschiedene Generationen von DRAMs (Dynamische Lese-Schreibspeicher). Eine Bit-um-Bit-Prüfung, bei der auf jedes Bit Zugriff ausgeübt wird, benötigt zum einmaligen Auslesen der Daten eines 64 MB DRAMs zehn Sekunden, während eine Versandprüfung pro Chip mehr als eine Stunde beansprucht.
Eine Mehrfachbit-Prüfmethode (MBT: Multi-Bit-Test), die mit vier Bits in einem 1 MB DRAM durchgeführt werden kann, wurde vorgeschlagen und wird in der Praxis verwendet. Jedoch kann die Mehrfachbit-Prüfmethode nicht an DRAMs mit 4 bis 64 MB angepaßt werden. Praktisch kann keine ausreichende Verringerung der Prüfzeit erzielt werden, da die Größe der Prüfdaten nicht jene für 16 bis 64 Bits überschreiten kann. Außerdem ist es erforderlich, mehrere Tausend Vorverstärker für einen Prüfumfang von mehreren Tausend Bits parallel anzuordnen, wodurch sich Schwierigkeiten in bezug auf die Chipgröße ergeben. Aufgrund dieser Probleme hat die LMT-Methode, die eine Stapelprüfung für alle Bits auf einer Wortleitung vorsehen kann, zu einer wesentlichen Verringerung der Prüfzeit beigetragen. Diese LMT-Methode ist jedoch im Hinblick auf die Chipgröße problematisch, da exklusive Vergleichsleitungen (Match lines) oder Drähte zur Übertragung der Bezugsdaten und somit Komparatoren, die jedem Paar von Bitleitungen entsprechen, erforderlich sind.
Bei der in Fig. 3B dargestellten MMT(Merged Match Line Test)- Methode werden die Datenausgangsleitungen, die für den normalen Schreibmodus verwendet werden, funktionell in Vergleichsleitungen umgewandelt, und die Schaltung, die als Differentialverstärker im normalen Lesemodus arbeitet, wird als eine verdrahtete ODER-Schaltung benutzt, so daß die Chipgröße nicht über 0,1 Prozent ansteigt. Die Unterschiede zwischen der konventionellen LMT-Methode und der konventionellen MMT-Methode ist in Fig. 3B verdeutlicht. Da mit Hilfe der MMT-Methode, wie auch der LMT-Methode der Prüfvorgang mit einem Datenstapel von mehreren Tausend Bits ausgeführt werden kann, ist der Auslesevorgang in bezug auf einen 64 MB DRAM nach 614 µs beendet; d. h. die Zykluszeit beträgt 150ns (vergleiche Fig. 3A).
Die Beschleunigung der Zugriffszeit sowie die Verringerung der Prüfzeit ist für den Entwurf von DRAM-Schaltungen wesentlich. Um die Beschleunigung der Zugriffszeit bei der MMT-Methode zu ermöglichen, weist die Architektur Datenausgangs/- eingangsleitungen auf, wobei die von den ausgewählten Speicherzellen ausgelesenen Daten mit Leseverstärkern und Differentialverstärkern verstärkt werden, so daß die gesamte Zugriffszeit auf 45ns herabgesetzt wird.
Trotz der Leistungsfähigkeit der MMT-Methode wird jedoch eine weitere Verbesserung angestrebt.
Eine bekannte Schaltung, die einen Dünnschichttransistor verwendet, bei dem der Kanal aus einer Schicht aus polykristallinem Silizium oder aus amorphem Silizium besteht, wurde in einen Flüssigkristall oder einem SRAM (Statischer Lese-Schreibspeicher) verwendet.
Da die meisten Schaltelemente auf einem Halbleiter hergestellt werden, steigt mit zusätzlichen Elementen auch die Chipgröße an. Falls die Einheitskosten für die Herstellung eines Chips hoch sind und zu einer Steigerung der gesamten Kosten des Produkts ungeachtet der verringerten Kosten für die Prüfvorrichtung führen, kann somit eine Reduzierung der gesamten Prüfkosten nicht realisiert werden.
Es ist somit Aufgabe der Erfindung, einen integrierten Halbleiterspeicherbaustein vorzuschlagen, der eine Prüfschaltung verwendet, mit deren Hilfe die Prüfzeit in ausreichendem Maße verringert, die Prüfkosten reduziert und die Gesamtkosten zur Herstellung eines Chips sowie dessen Größe ungeachtet zusätzlicher Schaltelemente verringert werden können.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 und 3.
Gemäß der Erfindung wird ein integrierter Halbleiterbaustein vorgesehen, der eine Prüfschaltung verwendet, die einen Stapel von Prüfdaten einschreiben kann, wobei eine Prüfdaten- Übertragungsleitung und ein Kanal eines Prüfdaten- Schalttransistors durch eine Schicht aus polykristallinem Silizium oder amorphem Silizium ausgebildet sind. Die Prüfschaltung ermöglicht eine Vergleichsprüfung in bezug auf die ausgelesenen Daten, und die Prüfschaltung verwendet für die logischen Operationen Transistoren aus Polysilizium oder aus amorphem Silizium.
Die Erfindung wird nachstehend anhand der Zeichnung näher eläutert. Es zeigen:
Fig. 1 ein Schaltdiagramm, das ein Mehrzweckregister und eine Komparatorschaltung gemäß einer konventionellen Speichermatrix verdeutlicht;
Fig. 2 ein Blockdiagramm eines Speichers, der die konventionelle Eigenprüfmethode mit Festwertspeicher verwendet,;
Fig. 3A eine graphische Darstellung, die die Prüfzeit in Relation zu den verschiedenen DRAM-Generationen stellt;
Fig. 3B Blockdiagramme zum Vergleich der konventionellen LMT-Methode mit der konventionellen MMT-Methode;
Fig. 4 ein Ausführungsbeispiel der Erfindung anhand eines Kernschaltdiagramms;
Fig. 5 eine schematische Schnittansicht der erfindungsgemäßen integrierten Schaltung; und
Fig. 6 einen Kernteil der erfindungsgemäßen Prüfschaltung in Draufsicht.
Die LMT-Schaltung ist zwar im Vergleich zu anderen Prüfschaltungen relativ einfach, da jedoch ein Prüfmodus- Schalttransistor, eine Schreibschaltung und die Ausgangsprüfschaltung erforderlich sind, läßt sich eine Zunahme der Chipgröße nicht umgehen.
Ausgehend von mehrfachen Schichten aus polykristallinem Silizium und Metall kann für den Kanal eines Feldeffekttransistors (FET) eine Schicht aus polykristallinem oder amorphem Silizium und für die Schicht einer Steuerelektrode eine obere oder untere Leiterschicht (wie z. B. eine monokristalline Schicht, eine polykristalline Schicht, eine Silicidschicht und eine Metallschicht) verwendet werden, die durch eine Isolierung voneinander getrennt sind. Verdrahtungen können mit irgendwelchen Leiterschichten vorgenommen werden.
Demzufolge kann die Prüfschaltung kompakt auf der Fläche der peripheren Schaltung, wie z. B. eines Decoders angeordnet werden, so daß die Anordnungsvorschrift für die Prüfschaltung von den seitlichen Begrenzungen auf dem Chip befreit werden kann, wodurch die Chipgröße minimiert wird.
Es wird erwartet, daß in dem aus polykristallinem oder amorphem Silizium bestehenden Kanal des Feldeffekttransistors der Wert des Leckstroms ansteigt, der Ausschaltwiderstand beim Ausschalten des Feldeffekttransistors verringert und der Einschaltwiderstand des Feldeffekttransistors erhöht wird. Derartige Probleme können jedoch bei der tatsächlichen Anpassung durch geeignete Wahl der Spannungs- und Strompegel sowie der Frequenz und der Amplitude der zur Prüfung verwendeten Impulse behoben werden.
Da z. B. bei der in Fig. 4 gezeigten Ausgangsprüfschaltung ein Feldeffekttransistor, der ausgeschaltet werden soll, und ein Feldeffekttransistor, der eingeschaltet werden soll, einen Spannungsteiler bilden, steigt das Verhältnis der Ausgangsdaten zu den Eingangsdaten TDout/TDin über den Wert von 38% (Idealwert 100%) unter der Bedingung an, daß die Anzahl der in Reihe verbundenen Transistoren gleich 128 ist und das Verhältnis zwischen Ausschaltwiderstand und Einschaltwiderstand über dem Wert von 10 000 liegt, was den Unterschied zum Verhältnis TDout/TDin ausmacht, das eine gestörte Prüffunktion, wie z. B. Fehler bei der Datenumkehr enthält. Dies wird durch folgende Gleichung bestätigt
(TDout/TDin) < (Roff/Ron)/(Ns×Ns + (Roff/Ron)) = 0,379
wobei
Roff = Ausschaltwiderstand
Ron = Einschaltwiderstand
Ns = Anzahl der Transistoren, die in Reihe verbunden sind, von TDin bis TDout.
Ein weiteres Merkmal besteht darin, daß die Schreibschaltung in einem Zustand verwendet werden kann, bei dem der Ausschaltwiderstand über dem Zehnfachen und der Einschaltwiderstand unter einem Zehntel des Wechselstrom- Widerstands in einem Leseverstärker liegt, wodurch der Wert des Wechselstromwiderstands sich aus dem Verhältnis zwischen dem Pegel der Schreibspannung und einem mittleren Wert des Stromes ergibt, der den Kondensator im Leseverstärker lädt bzw. entlädt. Ein geeignetes Verhältnis von Ausschaltwiderstand zum Einschaltwiderstand in dem Schalt-FET liegt etwa bei 100, wodurch der Wert des Einschaltwiderstands optimiert wird.
Die in Fig. 4 dargestellten Leseverstärker 1, 1′, weisen alle den gleichen Aufbau auf. Der erste Leseverstärker 1 ist über ein Paar Bitleitungen BL 2, 2′ und BL 3, 3′, die sowohl als Eingangs- oder Ausgangsleitungen verwendet werden, mit einer Speichermatrix 4 bzw. Spaltendecodern 5, 5′ gekoppelt. Es ist zu bemerken, daß die Ausbildung der Bitleitungen 2, 3 und der Leseverstärker 1, 1′ nicht auf die in Fig. 4 gezeigte gefaltete Bitleitungs-Architektur beschränkt ist, sondern auch an die offene Bitleitungs-Architektur angepaßt werden kann. Beide Anschlußklemmen des ersten Leseverstärkers 1 sind mit der Prüfschaltung 10 über entsprechende Transistoren 11, 12 verbunden. Diese Prüfschaltung 10 umfaßt eine Schreibschaltung 20, die gleichzeitig die Prüfdaten an eine Vielzahl von Leseverstärkern 1, 1′ anlegt und einen Komparator bzw. Vergleicher 30, der prüft, ob die Ausgangssignale vom Leseverstärker 1, 1′ gleich sind oder nicht. Es wird ferner davon ausgegangen, daß alle Transistoren als N-Kanal-FETs ausgebildet sind, wie dies aus Fig. 4 ersichtlich ist.
Um Prüfdaten in die Speichermatrix 4 über die Leseverstärker 1, 1′, einzuschreiben, werden die Transistoren 11, 12 mit Hilfe eines Prüffreigabesignals TE mit hohem Pegel eingeschaltet und ein Schreibfreigabesignal WE nimmt einen hohen Pegel an. Anschließend werden komplementäre Prüfdaten WD, an den ersten Leseverstärker 1 über die Transistoren 13, 14, 11 und 12 angelegt. Der Pegel der Prüfdaten WD oder wird entsprechend dem Pegel des zu schreibenden Signals oder der zum Schreiben zu verwendenden Bitleitung bestimmt.
Zum Auslesen der Prüfdaten, die vorher durch den oben erörterten Schreibvorgang in die Speichermatrix eingeschrieben wurden, wird das Signal WE inaktiviert d. h. auf einen niedrigen Pegel gesetzt, während das Signal TE auf einen hohen Pegel gesetzt wird. Der Pegel des Lesesignals TDin oder wird durch den Pegel der Prüfdaten WD oder bestimmt, d. h. war z. B. WD beim Schreibvorgang auf hohem Pegel, so sollte TDin einen hohen Pegel aufweisen. Falls beim Schreibvorgang einen hohen Pegel hatte, dann sollte einen hohen Pegel aufweisen. Die Bestimmung, ob die aus der Speichermatrix 4 ausgelesenen Daten den vorher in die Speichermatrix 4 eingeschriebenen Prüfdaten entsprechen oder nicht, wird durch Erfassen des Werts der Spannungspegel abgeschlossen, der an den Ausgangsklemmen TDout oder auftritt. Ein zu geringer Wert weist darauf hin, daß der geprüfte Chip schlecht ist, da auf die Daten mit dem bestimmten Pegel nicht ausreichend Zugriff ausgeübt werden kann.
Verschiedene Transistoren, die in der Schreibschaltung 20 sowie im Komparator 30 verwendet werden, sind als Dünnschicht- Transistoren 13 bis 18 ausgebildet. Die Transistoren 11 und 12 stellen monokristalline N-Kanal-MOS-FETs dar und verbinden den ersten Leseverstärker 1 mit der Prüfschaltung 10, falls das Prüffreigabesignal TE auf hohem Pegel ist.
Fig. 5 zeigt schematisch die Anordnung der Dünnschicht- Transistoren 13, 15 und 17 sowie der normalen MOS(Metall-Oxid- Halbleiter)-Transistoren 11 und 12. Diese Architektur kann bei einer integrierten Speicherschaltung Anwendung finden, die drei Leiterschichten aus polykristallinem Silizium und eine Leiterschicht aus Metall aufweist. Die dritte Polysiliziumschicht 106 wird für die Bitleitung 2′ verwendet. Die Schreibdaten WD zum gleichzeitigen parallelen Prüfen werden über die dünne Polysilizium-Schicht 13WD übertragen, während das Schreibfreigabesignal WE auf der Al-Schicht 13WE geführt wird. Ferner sind Leitungen zum Empfang der Prüfdaten TDin, und die GND(Masse)-Leitung 33 mit Bezugsspannungswert vorgesehen.
Der Dünnschicht-Transistor (TFT) 13 weist einen Kanal 13′, eine Source-Elektrode 13WD, eine Drain-Elektrode 13WE, einen Verbinder 13SD, der aus einer dünnen Schicht 108 aus polykristallinem Silizium besteht, eine Gate-Isolierschicht 13GI aus Si3N4 sowie eine Gate-Elektrode 13G aus Aluminium (Schicht 111) auf. Es ist zu bemerken, daß die dünne Schicht 108 aus polykristallinem Silizium besser zur Herstellung des Dünnfilm-Transistors 13 geeignet ist als eine dünne Schicht aus amorphem Silizium. Ein Teil der dünnen Schicht aus polykristallinem Silizium, die für den Kanal 13′ des Transistors 13 wie auch die WD-Leitung 13WD verwendet wird, muß mit Störstellenmaterial (Fremdatomen) dotiert werden. Dieser Dotierungsprozeß wird folglich mittels Ionenimplantation nach Ausbildung des Gate-Isolierfilms 109 des Transistors ausgeführt. An dieser Stelle ist zu bemerken, daß der Injektionsbereich der Ionen gesteuert werden muß, um Si3N4 von der Polysilizium-Schicht 106 unter der Gate-Isolierschicht 109 abzuhalten, wobei die Ätzgeschwindigkeit von Si3N4 gegenüber SiO2 das einen Isolator 110 auf dem Gate-Isolierfilm 109 ausbilden kann, ausreichend unterschiedlich sein kann.
Fig. 6 zeigt einen Kernteil der Prüfschaltung gemäß Fig. 4 in Draufsicht. Wie aus Fig. 6 im Zusammenhang mit Fig. 5 ersichtlich, sind von oben nach unten die Aluminium-Gateschicht 111, die Gateisolierschicht 109 des Dünnschichttransistors, die dünne Schicht 108 aus polykristallinem Silizium (siehe Fig. 5), eine Isolierschicht 107 (siehe Fig. 5) und Bitleitungen 2′ der Schicht 106 aus polykristallinem Silizium ausgebildet.
Jede Schicht hat ein bestimmtes Muster und jede Isolierschicht weist ein Durchgangsloch 112, 113 auf, mit dem eine Leiterschicht mit einer anderen verbunden werden kann. Die dünne Schicht 108 aus polykristallinem Silizium ist in zwei Teile unterteilt, nämlich in den nicht-dotierten Kanal 108CH und den Leiter 108SD, der mit Störstellenmaterial (Fremdatomen) dotiert ist.
Obwohl das in den Fig. 4 bis 6 gezeigte Ausführungsbeispiel einen Aufbau mit drei Polysilizium-Schichten aufzeigt, kann die Erfindung auf den Fall ausgedehnt werden, bei dem der Decoder in Fig. 5 selbst 3 Polysilizium-Schichten verbraucht. In diesem Fall kann eine vierte Polysilizium-Schicht als Bitleitung benutzt werden. Bei einem anderen Fall, bei dem eine Aluminiumschicht für eine Bitleitung der Speichermatrix verwendet wird, kann die Aluminiumschicht über ein Durchgangsloch mit einer Leiterschicht verbunden werden.
Wie oben beschrieben, sieht die Erfindung einen integrierten Halbleiterspeicherbaustein vor, der eine Prüfschaltung aufweist, wobei durch Verwendung von Dünnschichttransistoren die Chipgröße nicht vergrößert werden muß. Auf diese Weise können die Gesamtkosten zur Herstellung eines Chips reduziert werden. Da ferner die Prüfdaten in einem Stapel in die Speichermatrix eingeschrieben bzw. aus dieser ausgelesen werden können, kann die Prüfzeit verkürzt werden. Insbesondere bei einem Speicherbaustein, der eine Speichermatrix mit Dünnschichttransistoren verwendet, besteht keine Notwendigkeit eine neue Schicht hinzuzufügen.

Claims (4)

1. Integrierter Halbleiterspeicherbaustein mit
  • - einer Vielzahl von Zeilenleitungen, von denen jede mit einer Vielzahl von Speicherzellen zu deren Aktivierung verbunden ist,
  • - einer Vielzahl von Spaltenleitungen, von denen jede mit einer Vielzahl von Speicherzellen zum Einschreiben der Eingabedaten oder Auslesen der gespeicherten Daten in bzw. aus den Speicherzellen verbunden ist, wobei die Vielzahl von Speicherzellen jeweils zwischen eine Zeilenleitung und eine Spaltenleitung gekoppelt sind, und
  • - in einer Spalte angeordneten, symmetrischen Leseverstärkern (1, 1′), die jeweils ein Paar von Signalleitungen (2, 2′, 3, 3′) zur Eingabe bzw. Ausgabe von Signalen aufweisen, wobei das Signalleitungspaar eine Basisleitung (BL) und eine Komplementleitung () aufweist und jede Signalleitung über einen Verknüpfungs- bzw. Steuertransistor (11, 12) mit einer Prüfschaltung (10) verbunden ist, die ein Prüfsignal erzeugt und eine Vielzahl von Transistoren aufweistm,
dadurch gekennzeichnet, daß die in der Prüfschaltung (10) vorgesehenen Transistoren als aus polykristallinem oder amorphem Silizium bestehende Dünnschichttransistoren (13 bis 18) ausgebildet sind.
2. Halbleiterspeicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß eine Signalleitung(2′) zum Übertragen der Prüfdaten und der Kanal eines Transistors (11, 12) zum Schalten der Prüfdaten an die Prüfschaltung (10) aus einer Schicht aus polykristallinem oder amorphem Silizium bestehen.
3. Halbleiterspeicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Prüfschaltung (10) eine Logikschaltung (30) zum Vergleich eines Auslesesignals mit einem Bezugssignal einschließt, die eine Vielzahl von Dünnschichttransistoren (15 bis 18) aufweist, die aus polykristallinem oder amorphem Silizium bestehen.
DE4206344A 1991-10-14 1992-02-29 Integrierter Halbleiterspeicherbaustein, der eine Prüfschaltung verwendet Expired - Lifetime DE4206344C2 (de)

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