JP2003288800A - 半導体記憶装置のテスト方法、半導体記憶装置及び半導体装置 - Google Patents
半導体記憶装置のテスト方法、半導体記憶装置及び半導体装置Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭ等のデータホールド特性を短時間で
効率良くテストする。 【解決手段】 開示される半導体記憶装置のテスト方法
は、メモリセル２１と同一構造で、ビット線２２０１、
２２０２、２２１１、２２１２、…の各々にスイッチン
グＭＯＳトランジスタの一方の電極が接続されたテスト
専用メモリセル２５と、テスト専用メモリセル２５を構
成するスイッチングＭＯＳトランジスタのゲート電極に
共通に接続されたテスト専用ワード線１４０及び１４１
とを有するＤＲＡＭについて、メモリセル２１の全て
に"Ｈ"レベルのデータを書き込むステップと、テスト専
用ワード線１４０にスイッチングＭＯＳトランジスタの
ゲート電極が接続されたテスト専用メモリセル２５に"
Ｌ"レベルのデータを書き込むステップと、テスト専用
ワード線１４０を選択レベル及び非選択レベルに交互に
所定回数設定するステップと、メモリセル２１のデータ
を読み出すステップとを有する。
効率良くテストする。 【解決手段】 開示される半導体記憶装置のテスト方法
は、メモリセル２１と同一構造で、ビット線２２０１、
２２０２、２２１１、２２１２、…の各々にスイッチン
グＭＯＳトランジスタの一方の電極が接続されたテスト
専用メモリセル２５と、テスト専用メモリセル２５を構
成するスイッチングＭＯＳトランジスタのゲート電極に
共通に接続されたテスト専用ワード線１４０及び１４１
とを有するＤＲＡＭについて、メモリセル２１の全て
に"Ｈ"レベルのデータを書き込むステップと、テスト専
用ワード線１４０にスイッチングＭＯＳトランジスタの
ゲート電極が接続されたテスト専用メモリセル２５に"
Ｌ"レベルのデータを書き込むステップと、テスト専用
ワード線１４０を選択レベル及び非選択レベルに交互に
所定回数設定するステップと、メモリセル２１のデータ
を読み出すステップとを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のテスト方法、半導体記憶装置及び半導体装置に関し、
詳しくは、ＤＲＡＭや外部クロックに同期して動作する
同期型ＤＲＡＭ等の半導体記憶装置のデータホールド時
間をテストする半導体記憶装置のテスト方法、この方法
を適用した半導体記憶装置及び、この方法を適用した、
半導体記憶装置、ＣＰＵ（中央処理装置）、複数個の入
出力手段等をバスを介して接続して構成したシステムを
１個の半導体チップ内に組み込んだＳＯＣ（System On
a Chip）等の半導体装置に関する。
のテスト方法、半導体記憶装置及び半導体装置に関し、
詳しくは、ＤＲＡＭや外部クロックに同期して動作する
同期型ＤＲＡＭ等の半導体記憶装置のデータホールド時
間をテストする半導体記憶装置のテスト方法、この方法
を適用した半導体記憶装置及び、この方法を適用した、
半導体記憶装置、ＣＰＵ（中央処理装置）、複数個の入
出力手段等をバスを介して接続して構成したシステムを
１個の半導体チップ内に組み込んだＳＯＣ（System On
a Chip）等の半導体装置に関する。
【０００２】
【従来の技術】ＤＲＡＭや同期型ＤＲＡＭ等の半導体記
憶装置（以下、ＤＲＡＭ等と略す）は、周知のように、
メモリキャパシタとスイッチングＭＯＳトランジスタと
で構成されるメモリセルがマトリクス状に配置されてメ
モリセル・アレイを構成しており、メモリキャパシタに
電荷を貯えるか否かにより"Ｈ"レベル又は"Ｌ"レベルの
１ビットのデータを記憶している。データ、すなわち、
メモリキャパシタに貯えられた電荷は、ホールドされる
が、わずかに存在する漏れ電流により、時間の経過とと
もに徐々に減少していき、最後には失われてしまう。こ
のため、一定時間ごとに、スイッチングＭＯＳトランジ
スタをオンして、メモリキャパシタに貯えられ減少して
いる電荷を検出し、センスアンプにより増幅した後、再
び同一のメモリキャパシタを充電するリフレッシュを行
う必要がある。各メモリセルの任意のリフレッシュから
次のリフレッシュまでの間隔は、例えば、１６Ｍビット
のＤＲＡＭ等では１６ms以下と規定されているため、最
悪の動作条件でも１６ms以上のデータホールド時間が要
求される。
憶装置（以下、ＤＲＡＭ等と略す）は、周知のように、
メモリキャパシタとスイッチングＭＯＳトランジスタと
で構成されるメモリセルがマトリクス状に配置されてメ
モリセル・アレイを構成しており、メモリキャパシタに
電荷を貯えるか否かにより"Ｈ"レベル又は"Ｌ"レベルの
１ビットのデータを記憶している。データ、すなわち、
メモリキャパシタに貯えられた電荷は、ホールドされる
が、わずかに存在する漏れ電流により、時間の経過とと
もに徐々に減少していき、最後には失われてしまう。こ
のため、一定時間ごとに、スイッチングＭＯＳトランジ
スタをオンして、メモリキャパシタに貯えられ減少して
いる電荷を検出し、センスアンプにより増幅した後、再
び同一のメモリキャパシタを充電するリフレッシュを行
う必要がある。各メモリセルの任意のリフレッシュから
次のリフレッシュまでの間隔は、例えば、１６Ｍビット
のＤＲＡＭ等では１６ms以下と規定されているため、最
悪の動作条件でも１６ms以上のデータホールド時間が要
求される。
【０００３】このため、半導体記憶装置の製造メーカ
は、製造した半導体記憶装置が所定のデータホールド時
間を有しているか否かをテストするデータホールドテス
トを行っている。このデータホールドテストには各種あ
るが、以下では、ディジット（ビット）・ディスターブ
ホールドテストについて説明する。このディジット・デ
ィスターブホールドテストは、メモリセル・アレイを構
成する複数個のメモリセルのうち、後述するディスター
ブを行う所定のワード線以外のワード線にスイッチング
ＭＯＳトランジスタのゲート電極が接続されている全て
のメモリセル（以下、注目セルと呼ぶ）にデータを書き
込み、注目セルがデータホールドしている間に上記所定
のワード線を選択レベル及び非選択レベルに交互に所定
回数設定する（これをディスターブと呼ぶ）ことによ
り、注目セルの記憶内容に対する影響を調べるものであ
る。
は、製造した半導体記憶装置が所定のデータホールド時
間を有しているか否かをテストするデータホールドテス
トを行っている。このデータホールドテストには各種あ
るが、以下では、ディジット（ビット）・ディスターブ
ホールドテストについて説明する。このディジット・デ
ィスターブホールドテストは、メモリセル・アレイを構
成する複数個のメモリセルのうち、後述するディスター
ブを行う所定のワード線以外のワード線にスイッチング
ＭＯＳトランジスタのゲート電極が接続されている全て
のメモリセル（以下、注目セルと呼ぶ）にデータを書き
込み、注目セルがデータホールドしている間に上記所定
のワード線を選択レベル及び非選択レベルに交互に所定
回数設定する（これをディスターブと呼ぶ）ことによ
り、注目セルの記憶内容に対する影響を調べるものであ
る。
【０００４】まず、従来のＤＲＡＭの要部の構成につい
て図６及び図７を参照して説明する。この例のＤＲＡＭ
は、メモリセル・アレイとその周辺に設けられた回路と
を合わせたバンクを複数個設けるマルチバンク方式のＤ
ＲＡＭであり、バンク１０〜１ｎ（ｎは自然数）と、ロ
ウデコーダ２とから概略構成されている。バンク１０〜
１ｎは、図示しないが、各々少なくとも１個のメモリセ
ル・アレイと、複数個のセンスアンプと、入出力バスと
から概略構成されている。ロウデコーダ２は、外部から
供給されるロウアドレスＲＡＤをデコードして、バンク
１ ０〜１ｎの対応するワード線を選択状態とするための
ロウ選択信号を出力する。また、この例のＤＲＡＭに
は、上記各構成要素の他、図示しないが、外部から供給
されるカラムアドレスをデコードしてバンク１０〜１ｎ
の対応するビット線を選択状態とするためのカラム選択
信号を出力するカラムデコーダや、周辺回路に供給すべ
き内部電圧を発生する内部電圧発生回路などが設けら
れ、周知の半導体製造技術によって１個の半導体チップ
上に形成されている。
て図６及び図７を参照して説明する。この例のＤＲＡＭ
は、メモリセル・アレイとその周辺に設けられた回路と
を合わせたバンクを複数個設けるマルチバンク方式のＤ
ＲＡＭであり、バンク１０〜１ｎ（ｎは自然数）と、ロ
ウデコーダ２とから概略構成されている。バンク１０〜
１ｎは、図示しないが、各々少なくとも１個のメモリセ
ル・アレイと、複数個のセンスアンプと、入出力バスと
から概略構成されている。ロウデコーダ２は、外部から
供給されるロウアドレスＲＡＤをデコードして、バンク
１ ０〜１ｎの対応するワード線を選択状態とするための
ロウ選択信号を出力する。また、この例のＤＲＡＭに
は、上記各構成要素の他、図示しないが、外部から供給
されるカラムアドレスをデコードしてバンク１０〜１ｎ
の対応するビット線を選択状態とするためのカラム選択
信号を出力するカラムデコーダや、周辺回路に供給すべ
き内部電圧を発生する内部電圧発生回路などが設けら
れ、周知の半導体製造技術によって１個の半導体チップ
上に形成されている。
【０００５】次に、図６に示すＤＲＡＭを構成するバン
ク１０の要部の構成について図７を参照して説明する。
この例のバンク１０においては、図７に示すように、メ
モリセル３がマトリクス状に配置されている。ビット線
４０１、４０２、４１１、４１２、…は、列方向に所定
間隔離れて行方向に伸びて形成されており、対応するメ
モリセル３を構成するスイッチングＭＯＳトランジスタ
（図示略）の一方の電極と接続されている。なお、各メ
モリセル３を構成するスイッチングＭＯＳトランジスタ
（図示略）の他方の電極は、対応するメモリキャパシタ
（図示略）に接続されている。また、一対のビット線４
０１及び４０２、４１１及び４１２、…は、各々対応す
るセンスアンプ５０、５１、…に接続されている。セン
スアンプ５０、５１、…は、メモリセル３から対応する
ビット線４０１、４０２、４１１、４１２、…に読み出
されたデータを検知して増幅する。ワード線６０、
６１、６２、…は、ビット線４０１、４０２、４１１、
４１２、…と直交するように、行方向に所定間隔離れて
列方向に伸びて形成されており、対応するメモリセル３
を構成するスイッチングＭＯＳトランジスタ（図示略）
のゲート電極に接続されている。なお、他のバンク１１
〜１ｎの要部の構成については、上記したバンク１０の
要部の構成と略同様であるので、その説明を省略する。
ク１０の要部の構成について図７を参照して説明する。
この例のバンク１０においては、図７に示すように、メ
モリセル３がマトリクス状に配置されている。ビット線
４０１、４０２、４１１、４１２、…は、列方向に所定
間隔離れて行方向に伸びて形成されており、対応するメ
モリセル３を構成するスイッチングＭＯＳトランジスタ
（図示略）の一方の電極と接続されている。なお、各メ
モリセル３を構成するスイッチングＭＯＳトランジスタ
（図示略）の他方の電極は、対応するメモリキャパシタ
（図示略）に接続されている。また、一対のビット線４
０１及び４０２、４１１及び４１２、…は、各々対応す
るセンスアンプ５０、５１、…に接続されている。セン
スアンプ５０、５１、…は、メモリセル３から対応する
ビット線４０１、４０２、４１１、４１２、…に読み出
されたデータを検知して増幅する。ワード線６０、
６１、６２、…は、ビット線４０１、４０２、４１１、
４１２、…と直交するように、行方向に所定間隔離れて
列方向に伸びて形成されており、対応するメモリセル３
を構成するスイッチングＭＯＳトランジスタ（図示略）
のゲート電極に接続されている。なお、他のバンク１１
〜１ｎの要部の構成については、上記したバンク１０の
要部の構成と略同様であるので、その説明を省略する。
【０００６】次に、上記構成のＤＲＡＭにおけるデータ
ホールド特性をテストするディジット・ディスターブホ
ールドテストについて説明する。 （ａ） まず、図８に示すように、バンク１０の全ての
メモリセル３に"Ｈ"レベルのデータを書き込む。図８
は、黒色に塗りつぶされて表示されているメモリセル３
が"Ｈ"レベルに保持されていることを示している。以下
においても同様である。 （ｂ） 次に、図９に示すように、ワード線６０にスイ
ッチングＭＯＳトランジスタ（図示略）のゲート電極が
接続されたメモリセル３に"Ｌ"レベルのデータを書き込
む。図９は、白抜きで表示されているメモリセル３が"
Ｌ"レベルに保持されていることを示している。以下に
おいても同様である。
ホールド特性をテストするディジット・ディスターブホ
ールドテストについて説明する。 （ａ） まず、図８に示すように、バンク１０の全ての
メモリセル３に"Ｈ"レベルのデータを書き込む。図８
は、黒色に塗りつぶされて表示されているメモリセル３
が"Ｈ"レベルに保持されていることを示している。以下
においても同様である。 （ｂ） 次に、図９に示すように、ワード線６０にスイ
ッチングＭＯＳトランジスタ（図示略）のゲート電極が
接続されたメモリセル３に"Ｌ"レベルのデータを書き込
む。図９は、白抜きで表示されているメモリセル３が"
Ｌ"レベルに保持されていることを示している。以下に
おいても同様である。
【０００７】（ｃ） 次に、所定の時間（例えば、１６
ＭビットのＤＲＡＭ等では１６ms）、注目セルにデータ
をホールドし、その間に、ワード線６０に複数回アクセ
スする（選択レベル及び非選択レベルの交互設定）こと
により、ワード線６０にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。ここで、このアクセス回数は、Ｄ
ＲＡＭで使用するクロックの周波数に依存する。例え
ば、クロックの周波数が１００ＭＨｚである場合、その
周期ＴＣは１０nsであるから、データホールド時間Ｔ
ＤＨを１６msとする規格を満足するためには、アクセス
回数ＴＡＣＳは、式（１）から、１６０万回となる。 ＴＡＣＳ＝ＴＤＨ／ＴＣ＝１６×１０−３／１０×１０−９＝１６×１０５… （１） ワード線６０にアクセスすることにより、ビット線４
０２、４１２、…に同一のビットコンタクト（図示略）
を介してスイッチングＭＯＳトランジスタ（図示略）の
一方の電極が接続されているメモリセル３がディスター
ブされ、データホールド特性の良好でないメモリセル３
においては、図示せぬメモリキャパシタに貯えられた電
荷が図示せぬスイッチングＭＯＳトランジスタ（図示
略）を介してリークする。 （ｄ） 次に、バンク１０の全てのメモリセル３からデ
ータを読み出し、"Ｈ"レベルのデータが読み出せなかっ
た、つまり、データホールド特性の良好でないメモリセ
ル３については使用不能（フェイル（fail））と判断す
る。
ＭビットのＤＲＡＭ等では１６ms）、注目セルにデータ
をホールドし、その間に、ワード線６０に複数回アクセ
スする（選択レベル及び非選択レベルの交互設定）こと
により、ワード線６０にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。ここで、このアクセス回数は、Ｄ
ＲＡＭで使用するクロックの周波数に依存する。例え
ば、クロックの周波数が１００ＭＨｚである場合、その
周期ＴＣは１０nsであるから、データホールド時間Ｔ
ＤＨを１６msとする規格を満足するためには、アクセス
回数ＴＡＣＳは、式（１）から、１６０万回となる。 ＴＡＣＳ＝ＴＤＨ／ＴＣ＝１６×１０−３／１０×１０−９＝１６×１０５… （１） ワード線６０にアクセスすることにより、ビット線４
０２、４１２、…に同一のビットコンタクト（図示略）
を介してスイッチングＭＯＳトランジスタ（図示略）の
一方の電極が接続されているメモリセル３がディスター
ブされ、データホールド特性の良好でないメモリセル３
においては、図示せぬメモリキャパシタに貯えられた電
荷が図示せぬスイッチングＭＯＳトランジスタ（図示
略）を介してリークする。 （ｄ） 次に、バンク１０の全てのメモリセル３からデ
ータを読み出し、"Ｈ"レベルのデータが読み出せなかっ
た、つまり、データホールド特性の良好でないメモリセ
ル３については使用不能（フェイル（fail））と判断す
る。
【０００８】（ｅ） 次に、再び、図８に示すように、
バンク１０の全てのメモリセル３に"Ｈ"レベルのデータ
を書き込む。 （ｆ） 次に、ワード線６１にスイッチングＭＯＳトラ
ンジスタ（図示略）のゲート電極が接続されたメモリセ
ル３に"Ｌ"レベルのデータを書き込む。 （ｇ） 次に、所定の時間（例えば、１６ＭビットのＤ
ＲＡＭ等では１６ms）、注目セルにデータをホールド
し、その間に、ワード線６１に複数回アクセスすること
により、ワード線６１にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。このアクセス回数は、上記した場
合と同様、１６０万回となる。ワード線６１にアクセス
することにより、ビット線４０１、４１１、…に同一の
ビットコンタクト（図示略）を介してスイッチングＭＯ
Ｓトランジスタ（図示略）の一方の電極が接続されてい
るメモリセル３がディスターブされ、データホールド特
性の良好でないメモリセル３においては、図示せぬメモ
リキャパシタに貯えられた電荷が図示せぬスイッチング
ＭＯＳトランジスタを介してリークする。 （ｈ） 次に、バンク１０の全てのメモリセル３からデ
ータを読み出し、"Ｈ"レベルのデータが読み出せなかっ
た、つまり、データホールド特性の良好でないメモリセ
ル３については使用不能（フェイル（fail））と判断す
る。
バンク１０の全てのメモリセル３に"Ｈ"レベルのデータ
を書き込む。 （ｆ） 次に、ワード線６１にスイッチングＭＯＳトラ
ンジスタ（図示略）のゲート電極が接続されたメモリセ
ル３に"Ｌ"レベルのデータを書き込む。 （ｇ） 次に、所定の時間（例えば、１６ＭビットのＤ
ＲＡＭ等では１６ms）、注目セルにデータをホールド
し、その間に、ワード線６１に複数回アクセスすること
により、ワード線６１にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。このアクセス回数は、上記した場
合と同様、１６０万回となる。ワード線６１にアクセス
することにより、ビット線４０１、４１１、…に同一の
ビットコンタクト（図示略）を介してスイッチングＭＯ
Ｓトランジスタ（図示略）の一方の電極が接続されてい
るメモリセル３がディスターブされ、データホールド特
性の良好でないメモリセル３においては、図示せぬメモ
リキャパシタに貯えられた電荷が図示せぬスイッチング
ＭＯＳトランジスタを介してリークする。 （ｈ） 次に、バンク１０の全てのメモリセル３からデ
ータを読み出し、"Ｈ"レベルのデータが読み出せなかっ
た、つまり、データホールド特性の良好でないメモリセ
ル３については使用不能（フェイル（fail））と判断す
る。
【０００９】（ｉ） 次に、再び、図８に示すように、
バンク１０の全てのメモリセル３に"Ｈ"レベルのデータ
を書き込む。 （ｊ） 次に、ワード線６２にスイッチングＭＯＳトラ
ンジスタ（図示略）のゲート電極が接続されたメモリセ
ル３に"Ｌ"レベルのデータを書き込む。 （ｋ） 次に、所定の時間（例えば、１６ＭビットのＤ
ＲＡＭ等では１６ms）、注目セルにデータをホールド
し、その間に、ワード線６２に複数回アクセスすること
により、ワード線６２にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。このアクセス回数は、上記した場
合と同様、１６０万回となる。ワード線６２にアクセス
することにより、ビット線４０１、４１１、…に同一の
ビットコンタクト（図示略）を介してスイッチングＭＯ
Ｓトランジスタ（図示略）の一方の電極が接続されてい
るメモリセル３がディスターブされ、データホールド特
性の良好でないメモリセル３においては、図示せぬメモ
リキャパシタに貯えられた電荷が図示せぬスイッチング
ＭＯＳトランジスタを介してリークする。 （ｌ） 次に、全てのメモリセル３からデータを読み出
し、"Ｈ"レベルのデータが読み出せなかった、つまり、
データホールド特性の良好でないメモリセル３について
は使用不能（フェイル（fail））と判断する。なお、
（ｉ）〜（ｌ）の試験は、ワード線６１にスイッチング
ＭＯＳトランジスタ（図示略）のゲート電極が接続され
たメモリセル３のデータホールド特性を試験することが
主目的であるため、データの書き込み及び読み出しは、
ワード線６１にスイッチングＭＯＳトランジスタ（図示
略）のゲート電極が接続されたメモリセル３だけについ
て行っても良い。
バンク１０の全てのメモリセル３に"Ｈ"レベルのデータ
を書き込む。 （ｊ） 次に、ワード線６２にスイッチングＭＯＳトラ
ンジスタ（図示略）のゲート電極が接続されたメモリセ
ル３に"Ｌ"レベルのデータを書き込む。 （ｋ） 次に、所定の時間（例えば、１６ＭビットのＤ
ＲＡＭ等では１６ms）、注目セルにデータをホールド
し、その間に、ワード線６２に複数回アクセスすること
により、ワード線６２にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。このアクセス回数は、上記した場
合と同様、１６０万回となる。ワード線６２にアクセス
することにより、ビット線４０１、４１１、…に同一の
ビットコンタクト（図示略）を介してスイッチングＭＯ
Ｓトランジスタ（図示略）の一方の電極が接続されてい
るメモリセル３がディスターブされ、データホールド特
性の良好でないメモリセル３においては、図示せぬメモ
リキャパシタに貯えられた電荷が図示せぬスイッチング
ＭＯＳトランジスタを介してリークする。 （ｌ） 次に、全てのメモリセル３からデータを読み出
し、"Ｈ"レベルのデータが読み出せなかった、つまり、
データホールド特性の良好でないメモリセル３について
は使用不能（フェイル（fail））と判断する。なお、
（ｉ）〜（ｌ）の試験は、ワード線６１にスイッチング
ＭＯＳトランジスタ（図示略）のゲート電極が接続され
たメモリセル３のデータホールド特性を試験することが
主目的であるため、データの書き込み及び読み出しは、
ワード線６１にスイッチングＭＯＳトランジスタ（図示
略）のゲート電極が接続されたメモリセル３だけについ
て行っても良い。
【００１０】（ｍ） 次に、再び、図８に示すように、
バンク１０の全てのメモリセル３に"Ｈ"レベルのデータ
を書き込む。 （ｎ） 次に、ワード線６３にスイッチングＭＯＳトラ
ンジスタ（図示略）のゲート電極が接続されたメモリセ
ル３に"Ｌ"レベルのデータを書き込む。 （ｏ） 次に、所定の時間（例えば、１６ＭビットのＤ
ＲＡＭ等では１６ms）、注目セルにデータをホールド
し、その間に、ワード線６３に複数回アクセスすること
により、ワード線６３にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。このアクセス回数は、上記した場
合と同様、１６０万回となる。ワード線６３にアクセス
することにより、ビット線４０２、４１２、…に同一の
ビットコンタクト（図示略）を介してスイッチングＭＯ
Ｓトランジスタ（図示略）の一方の電極が接続されてい
るメモリセル３がディスターブされ、データホールド特
性の良好でないメモリセル３においては、図示せぬメモ
リキャパシタに貯えられた電荷が図示せぬスイッチング
ＭＯＳトランジスタを介してリークする。 （ｐ） 次に、全てのメモリセル３からデータを読み出
し、"Ｈ"レベルのデータが読み出せなかった、つまり、
データホールド特性の良好でないメモリセル３について
は使用不能（フェイル（fail））と判断する。なお、
（ｍ）〜（ｐ）の試験は、ワード線６０にスイッチング
ＭＯＳトランジスタ（図示略）のゲート電極が接続され
たメモリセル３のデータホールド特性を試験することが
主目的であるため、データの書き込み及び読み出しは、
ワード線６０にスイッチングＭＯＳトランジスタ（図示
略）のゲート電極が接続されたメモリセル３だけについ
て行っても良い。
バンク１０の全てのメモリセル３に"Ｈ"レベルのデータ
を書き込む。 （ｎ） 次に、ワード線６３にスイッチングＭＯＳトラ
ンジスタ（図示略）のゲート電極が接続されたメモリセ
ル３に"Ｌ"レベルのデータを書き込む。 （ｏ） 次に、所定の時間（例えば、１６ＭビットのＤ
ＲＡＭ等では１６ms）、注目セルにデータをホールド
し、その間に、ワード線６３に複数回アクセスすること
により、ワード線６３にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたメモリセル３か
らデータを読み出す。このアクセス回数は、上記した場
合と同様、１６０万回となる。ワード線６３にアクセス
することにより、ビット線４０２、４１２、…に同一の
ビットコンタクト（図示略）を介してスイッチングＭＯ
Ｓトランジスタ（図示略）の一方の電極が接続されてい
るメモリセル３がディスターブされ、データホールド特
性の良好でないメモリセル３においては、図示せぬメモ
リキャパシタに貯えられた電荷が図示せぬスイッチング
ＭＯＳトランジスタを介してリークする。 （ｐ） 次に、全てのメモリセル３からデータを読み出
し、"Ｈ"レベルのデータが読み出せなかった、つまり、
データホールド特性の良好でないメモリセル３について
は使用不能（フェイル（fail））と判断する。なお、
（ｍ）〜（ｐ）の試験は、ワード線６０にスイッチング
ＭＯＳトランジスタ（図示略）のゲート電極が接続され
たメモリセル３のデータホールド特性を試験することが
主目的であるため、データの書き込み及び読み出しは、
ワード線６０にスイッチングＭＯＳトランジスタ（図示
略）のゲート電極が接続されたメモリセル３だけについ
て行っても良い。
【００１１】以上説明した（ａ）〜（ｐ）の処理を、残
り（ｎ−１）個のバンクについて同様に行う。次に、ｎ
個のバンク全てについて、（ａ）〜（ｐ）の処理を、
（ａ）、（ｅ）、（ｉ）及び（ｍ）において１個のバン
クを構成する全てのメモリセル３に"Ｌ"レベルのデータ
を書き込んだ場合について、同様に行う。この場合、
（ｂ）、（ｆ）、（ｊ）及び（ｎ）においてワード線６
０〜６３にスイッチングＭＯＳトランジスタ（図示略）
のゲート電極が接続されたメモリセル３に書き込むデー
タは上記の場合とは逆に、"Ｌ"レベルのデータが"Ｈ"レ
ベルのデータになる。
り（ｎ−１）個のバンクについて同様に行う。次に、ｎ
個のバンク全てについて、（ａ）〜（ｐ）の処理を、
（ａ）、（ｅ）、（ｉ）及び（ｍ）において１個のバン
クを構成する全てのメモリセル３に"Ｌ"レベルのデータ
を書き込んだ場合について、同様に行う。この場合、
（ｂ）、（ｆ）、（ｊ）及び（ｎ）においてワード線６
０〜６３にスイッチングＭＯＳトランジスタ（図示略）
のゲート電極が接続されたメモリセル３に書き込むデー
タは上記の場合とは逆に、"Ｌ"レベルのデータが"Ｈ"レ
ベルのデータになる。
【００１２】
【発明が解決しようとする課題】ここで、以上説明した
従来のディジット・ディスターブホールドテストの所要
時間ＴＣを求める。以上説明したテスト方法によれば、
各メモリセル３にデータをホールドしておくべき時間を
時間ＴＨとすると、１個のバンクについて、ワード線６
０及び６１を他のワード線にスイッチングＭＯＳトラン
ジスタ（図示略）のゲート電極が接続されたメモリセル
３をディスターブするのに用い、ワード線６２をワード
線６１にスイッチングＭＯＳトランジスタ（図示略）の
ゲート電極が接続されたメモリセル３をディスターブす
るのに用い、ワード線６３をワード線６０にスイッチン
グＭＯＳトランジスタ（図示略）のゲート電極が接続さ
れたメモリセル３をディスターブするのに用いてテスト
する。この処理をｎ個のバンクについて行い、さらに、
１個のバンクを構成する全てのメモリセル３に"Ｌ"レベ
ルのデータを書き込んだ場合についても以上説明した処
理を同様に行うので、所要時間ＴＣは、式（２）で表さ
れる。 ＴＣ＝４×２×ＴＨ×ｎ…（２）
従来のディジット・ディスターブホールドテストの所要
時間ＴＣを求める。以上説明したテスト方法によれば、
各メモリセル３にデータをホールドしておくべき時間を
時間ＴＨとすると、１個のバンクについて、ワード線６
０及び６１を他のワード線にスイッチングＭＯＳトラン
ジスタ（図示略）のゲート電極が接続されたメモリセル
３をディスターブするのに用い、ワード線６２をワード
線６１にスイッチングＭＯＳトランジスタ（図示略）の
ゲート電極が接続されたメモリセル３をディスターブす
るのに用い、ワード線６３をワード線６０にスイッチン
グＭＯＳトランジスタ（図示略）のゲート電極が接続さ
れたメモリセル３をディスターブするのに用いてテスト
する。この処理をｎ個のバンクについて行い、さらに、
１個のバンクを構成する全てのメモリセル３に"Ｌ"レベ
ルのデータを書き込んだ場合についても以上説明した処
理を同様に行うので、所要時間ＴＣは、式（２）で表さ
れる。 ＴＣ＝４×２×ＴＨ×ｎ…（２）
【００１３】このように、従来のディジット・ディスタ
ーブホールドテストにおいては、ワード線６２をワード
線６１にスイッチングＭＯＳトランジスタ（図示略）の
ゲート電極が接続されたメモリセル３をディスターブす
るだけに用いるとともに、ワード線６３をワード線６０
にスイッチングＭＯＳトランジスタ（図示略）のゲート
電極が接続されたメモリセル３をディスターブするだけ
に用いるのは非常に使用効率が悪い。したがって、従来
のディジット・ディスターブホールドテストをＤＲＡＭ
等の電気的特性等を検査するプローブテスト（以下、本
テストと呼ぶ）や本テスト終了後に行われるＤＲＡＭ等
を選別するためのテスト等に適用することができない。
ーブホールドテストにおいては、ワード線６２をワード
線６１にスイッチングＭＯＳトランジスタ（図示略）の
ゲート電極が接続されたメモリセル３をディスターブす
るだけに用いるとともに、ワード線６３をワード線６０
にスイッチングＭＯＳトランジスタ（図示略）のゲート
電極が接続されたメモリセル３をディスターブするだけ
に用いるのは非常に使用効率が悪い。したがって、従来
のディジット・ディスターブホールドテストをＤＲＡＭ
等の電気的特性等を検査するプローブテスト（以下、本
テストと呼ぶ）や本テスト終了後に行われるＤＲＡＭ等
を選別するためのテスト等に適用することができない。
【００１４】この発明は、上述の事情に鑑みてなされた
もので、ＤＲＡＭ等のデータホールド特性を短時間で効
率良くテストすることができる半導体記憶装置のテスト
方法、この方法を適用したＤＲＡＭや同期型ＤＲＡＭ等
の半導体記憶装置及び、この方法を適用したＳＯＣ等の
半導体装置を提供することを目的としている。
もので、ＤＲＡＭ等のデータホールド特性を短時間で効
率良くテストすることができる半導体記憶装置のテスト
方法、この方法を適用したＤＲＡＭや同期型ＤＲＡＭ等
の半導体記憶装置及び、この方法を適用したＳＯＣ等の
半導体装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、メモリキャパシタとスイッ
チングＭＯＳトランジスタとで構成され、マトリクス状
に配置された複数個のメモリセルと、行方向に所定間隔
離れて列方向に伸びて形成され、上記スイッチングＭＯ
Ｓトランジスタのゲート電極に接続された複数本のワー
ド線と、列方向に所定間隔離れて行方向に伸びて形成さ
れ、上記スイッチングＭＯＳトランジスタの一方の電極
に接続された複数本のビット線とを有する半導体記憶装
置のテスト方法に係り、上記半導体記憶装置は、上記メ
モリセルと同一構造であって、上記複数本のビット線の
各々にスイッチングＭＯＳトランジスタの一方の電極が
接続された１個又は複数個のテスト専用メモリセルと、
該テスト専用メモリセルを構成する上記スイッチングＭ
ＯＳトランジスタのゲート電極に共通に接続されたテス
ト専用ワード線とを有し、上記複数個のメモリセルの全
てに第１のデータを書き込む第１のステップと、上記テ
スト専用メモリセルに第２のデータを書き込む第２のス
テップと、上記テスト専用ワード線を選択レベル及び非
選択レベルに交互に所定回数設定する第３のステップ
と、上記複数個のメモリセルのデータを読み出す第４の
ステップとを有することを特徴としている。なお、この
請求項１記載の発明において、第１及び第２のデータと
は、"Ｈ"レベルのデータ又は"Ｌ"レベルのデータを表し
ており、第１のデータを"Ｈ"レベルのデータとした場合
には第２のデータが"Ｌ"レベルのデータとなり、第１の
データを"Ｌ"レベルのデータとした場合には第２のデー
タが"Ｈ"レベルのデータとなる。以下の請求項記載の発
明においても同様である。
に、請求項１記載の発明は、メモリキャパシタとスイッ
チングＭＯＳトランジスタとで構成され、マトリクス状
に配置された複数個のメモリセルと、行方向に所定間隔
離れて列方向に伸びて形成され、上記スイッチングＭＯ
Ｓトランジスタのゲート電極に接続された複数本のワー
ド線と、列方向に所定間隔離れて行方向に伸びて形成さ
れ、上記スイッチングＭＯＳトランジスタの一方の電極
に接続された複数本のビット線とを有する半導体記憶装
置のテスト方法に係り、上記半導体記憶装置は、上記メ
モリセルと同一構造であって、上記複数本のビット線の
各々にスイッチングＭＯＳトランジスタの一方の電極が
接続された１個又は複数個のテスト専用メモリセルと、
該テスト専用メモリセルを構成する上記スイッチングＭ
ＯＳトランジスタのゲート電極に共通に接続されたテス
ト専用ワード線とを有し、上記複数個のメモリセルの全
てに第１のデータを書き込む第１のステップと、上記テ
スト専用メモリセルに第２のデータを書き込む第２のス
テップと、上記テスト専用ワード線を選択レベル及び非
選択レベルに交互に所定回数設定する第３のステップ
と、上記複数個のメモリセルのデータを読み出す第４の
ステップとを有することを特徴としている。なお、この
請求項１記載の発明において、第１及び第２のデータと
は、"Ｈ"レベルのデータ又は"Ｌ"レベルのデータを表し
ており、第１のデータを"Ｈ"レベルのデータとした場合
には第２のデータが"Ｌ"レベルのデータとなり、第１の
データを"Ｌ"レベルのデータとした場合には第２のデー
タが"Ｈ"レベルのデータとなる。以下の請求項記載の発
明においても同様である。
【００１６】また、請求項２記載の発明は、請求項１記
載の半導体記憶装置のテスト方法に係り、上記半導体記
憶装置は、上記複数個のメモリセルと、上記複数本のワ
ード線と、上記複数本のビット線と、上記テスト専用メ
モリセルと、上記テスト専用ワード線とを有する複数個
のバンクを有し、上記各バンクを構成する上記テスト専
用ワード線が共通に接続されてなることを特徴としてい
る。
載の半導体記憶装置のテスト方法に係り、上記半導体記
憶装置は、上記複数個のメモリセルと、上記複数本のワ
ード線と、上記複数本のビット線と、上記テスト専用メ
モリセルと、上記テスト専用ワード線とを有する複数個
のバンクを有し、上記各バンクを構成する上記テスト専
用ワード線が共通に接続されてなることを特徴としてい
る。
【００１７】また、請求項３記載の発明は、請求項１又
は２記載の半導体記憶装置のテスト方法に係り、上記半
導体記憶装置又は上記各バンクでは、上記複数本のビッ
ト線は２本ずつ対をなしてメモリアンプに接続され、上
記テスト専用メモリセルと上記テスト専用ワード線とか
らなる組が２組設けられ、上記各テスト専用ワード線に
ついて上記第１のステップから上記第４のステップまで
行うことを特徴としている。
は２記載の半導体記憶装置のテスト方法に係り、上記半
導体記憶装置又は上記各バンクでは、上記複数本のビッ
ト線は２本ずつ対をなしてメモリアンプに接続され、上
記テスト専用メモリセルと上記テスト専用ワード線とか
らなる組が２組設けられ、上記各テスト専用ワード線に
ついて上記第１のステップから上記第４のステップまで
行うことを特徴としている。
【００１８】また、請求項４記載の発明は、請求項１記
載の半導体記憶装置のテスト方法に係り、上記半導体記
憶装置が欠陥を有する上記メモリセルと置換される複数
個の冗長メモリセルと該複数個の冗長メモリセルのゲー
ト電極に共通に接続された冗長用ワード線とを有する場
合には、上記テスト専用メモリセル及び上記テスト専用
ワード線を設けずに、上記第２のステップでは、上記冗
長メモリセルに上記第２のデータを書き込み、上記第３
のステップでは、上記冗長用ワード線を選択レベル及び
非選択レベルに交互に所定回数設定することを特徴とし
ている。
載の半導体記憶装置のテスト方法に係り、上記半導体記
憶装置が欠陥を有する上記メモリセルと置換される複数
個の冗長メモリセルと該複数個の冗長メモリセルのゲー
ト電極に共通に接続された冗長用ワード線とを有する場
合には、上記テスト専用メモリセル及び上記テスト専用
ワード線を設けずに、上記第２のステップでは、上記冗
長メモリセルに上記第２のデータを書き込み、上記第３
のステップでは、上記冗長用ワード線を選択レベル及び
非選択レベルに交互に所定回数設定することを特徴とし
ている。
【００１９】また、請求項５記載の発明は、請求項４記
載の半導体記憶装置のテスト方法に係り、上記半導体記
憶装置では、上記複数本のビット線は、２本ずつ対をな
してメモリアンプに接続され、上記冗長メモリセルと上
記冗長用ワード線との組が少なくとも２組設けられ、上
記各冗長用ワード線について上記第１のステップから上
記第４のステップまで行うことを特徴としている。
載の半導体記憶装置のテスト方法に係り、上記半導体記
憶装置では、上記複数本のビット線は、２本ずつ対をな
してメモリアンプに接続され、上記冗長メモリセルと上
記冗長用ワード線との組が少なくとも２組設けられ、上
記各冗長用ワード線について上記第１のステップから上
記第４のステップまで行うことを特徴としている。
【００２０】また、請求項６記載の発明に係る半導体記
憶装置は、メモリキャパシタとスイッチングＭＯＳトラ
ンジスタとで構成され、マトリクス状に配置された複数
個のメモリセルと、行方向に所定間隔離れて列方向に伸
びて形成され、上記スイッチングＭＯＳトランジスタの
ゲート電極に接続された複数本のワード線と、列方向に
所定間隔離れて行方向に伸びて形成され、上記スイッチ
ングＭＯＳトランジスタの一方の電極に接続された複数
本のビット線と、上記メモリセルと同一構造であって、
上記複数本のビット線の各々にスイッチングＭＯＳトラ
ンジスタの一方の電極が接続された１個又は複数個のテ
スト専用メモリセルと、該テスト専用メモリセルを構成
する上記スイッチングＭＯＳトランジスタのゲート電極
に共通に接続されたテスト専用ワード線とを有すること
を特徴としている。
憶装置は、メモリキャパシタとスイッチングＭＯＳトラ
ンジスタとで構成され、マトリクス状に配置された複数
個のメモリセルと、行方向に所定間隔離れて列方向に伸
びて形成され、上記スイッチングＭＯＳトランジスタの
ゲート電極に接続された複数本のワード線と、列方向に
所定間隔離れて行方向に伸びて形成され、上記スイッチ
ングＭＯＳトランジスタの一方の電極に接続された複数
本のビット線と、上記メモリセルと同一構造であって、
上記複数本のビット線の各々にスイッチングＭＯＳトラ
ンジスタの一方の電極が接続された１個又は複数個のテ
スト専用メモリセルと、該テスト専用メモリセルを構成
する上記スイッチングＭＯＳトランジスタのゲート電極
に共通に接続されたテスト専用ワード線とを有すること
を特徴としている。
【００２１】また、請求項７記載の発明は、請求項６記
載の半導体記憶装置に係り、上記複数個のメモリセル
と、上記複数本のワード線と、上記複数本のビット線
と、上記テスト専用メモリセルと、上記テスト専用ワー
ド線とを有する複数個のバンクを有し、上記各バンクを
構成する上記テスト専用ワード線が共通に接続されてな
ることを特徴としている。
載の半導体記憶装置に係り、上記複数個のメモリセル
と、上記複数本のワード線と、上記複数本のビット線
と、上記テスト専用メモリセルと、上記テスト専用ワー
ド線とを有する複数個のバンクを有し、上記各バンクを
構成する上記テスト専用ワード線が共通に接続されてな
ることを特徴としている。
【００２２】また、請求項８記載の発明は、請求項６又
は７記載の半導体記憶装置に係り、上記複数本のビット
線は２本ずつ対をなしてメモリアンプに接続され、上記
テスト専用メモリセルと上記テスト専用ワード線とから
なる組が２組設けられ、上記テスト専用メモリセルと上
記テスト専用ワード線とからなる組の一方の組のテスト
専用メモリセルの一方の電極は上記２本ずつ対をなすビ
ット線の一方に接続され、他方の組のテスト専用メモリ
セルの一方の電極は上記２本ずつ対をなすビット線の他
方に接続されていることを特徴としている。
は７記載の半導体記憶装置に係り、上記複数本のビット
線は２本ずつ対をなしてメモリアンプに接続され、上記
テスト専用メモリセルと上記テスト専用ワード線とから
なる組が２組設けられ、上記テスト専用メモリセルと上
記テスト専用ワード線とからなる組の一方の組のテスト
専用メモリセルの一方の電極は上記２本ずつ対をなすビ
ット線の一方に接続され、他方の組のテスト専用メモリ
セルの一方の電極は上記２本ずつ対をなすビット線の他
方に接続されていることを特徴としている。
【００２３】また、請求項９記載の発明に係る半導体装
置は、請求項６乃至８のいずれか１に記載の半導体記憶
装置を備えてなることを特徴としている。
置は、請求項６乃至８のいずれか１に記載の半導体記憶
装置を備えてなることを特徴としている。
【００２４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図２は、この発明の一実施例である半
導体記憶装置のテスト方法を適用したＤＲＡＭの要部の
構成を示すブロック図である。この例のＤＲＡＭは、バ
ンク１１０〜１１ｎ（ｎは自然数）と、アンドゲート１
２０及び１２１と、ロウデコーダ１３と、テスト専用ワ
ード線１４０及び１４ １とから概略構成されている。バ
ンク１１０〜１１ｎは、図示しないが、各々少なくとも
１個のメモリセル・アレイと、複数個のセンスアンプ
と、入出力バスとから概略構成されている。アンドゲー
ト１２０は、第１の入力端子に供給されるテスト信号Ｔ
ＥＳＴと、第２の入力端子に供給されるテスト専用ワー
ド信号ＴＷＤ０との論理積を取り、その結果をテスト専
用ロウ選択信号ＴＲＳ０としてテスト専用ワード線１４
０を介して各バンク１１０〜１１ｎに供給する。アンド
ゲート１２１は、第１の入力端子に供給されるテスト信
号ＴＥＳＴと、第２の入力端子に供給されるテスト専用
ワード信号ＴＷＤ１との論理積を取り、その結果をテス
ト専用ロウ選択信号ＴＲＳ １としてテスト専用ワード線
１４１を介して各バンク１１０〜１１ｎに供給する。こ
こで、テスト信号ＴＥＳＴとは、この例のＤＲＡＭを通
常使用する際に"Ｌ"レベルとされ、この例のＤＲＡＭの
各種の特性をテストする際に"Ｈ"レベルとされる信号を
いう。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図２は、この発明の一実施例である半
導体記憶装置のテスト方法を適用したＤＲＡＭの要部の
構成を示すブロック図である。この例のＤＲＡＭは、バ
ンク１１０〜１１ｎ（ｎは自然数）と、アンドゲート１
２０及び１２１と、ロウデコーダ１３と、テスト専用ワ
ード線１４０及び１４ １とから概略構成されている。バ
ンク１１０〜１１ｎは、図示しないが、各々少なくとも
１個のメモリセル・アレイと、複数個のセンスアンプ
と、入出力バスとから概略構成されている。アンドゲー
ト１２０は、第１の入力端子に供給されるテスト信号Ｔ
ＥＳＴと、第２の入力端子に供給されるテスト専用ワー
ド信号ＴＷＤ０との論理積を取り、その結果をテスト専
用ロウ選択信号ＴＲＳ０としてテスト専用ワード線１４
０を介して各バンク１１０〜１１ｎに供給する。アンド
ゲート１２１は、第１の入力端子に供給されるテスト信
号ＴＥＳＴと、第２の入力端子に供給されるテスト専用
ワード信号ＴＷＤ１との論理積を取り、その結果をテス
ト専用ロウ選択信号ＴＲＳ １としてテスト専用ワード線
１４１を介して各バンク１１０〜１１ｎに供給する。こ
こで、テスト信号ＴＥＳＴとは、この例のＤＲＡＭを通
常使用する際に"Ｌ"レベルとされ、この例のＤＲＡＭの
各種の特性をテストする際に"Ｈ"レベルとされる信号を
いう。
【００２５】ロウデコーダ１３は、外部から供給される
ロウアドレスＲＡＤをデコードして、バンク１１０〜１
１ｎの対応するワード線を選択状態とするためのロウ選
択信号を出力する。また、ロウデコーダ１３は、"Ｈ"レ
ベルのテスト信号ＴＥＳＴが供給された場合には、この
例のＤＲＡＭがテストモードに設定されたことを認識す
る。テスト専用ワード線１４０及び１４１は、各バンク
１１０〜１１ｎに共通に設けられているが、その詳細に
ついては後述する。また、この例のＤＲＡＭには、上記
各構成要素の他、図示しないが、外部から供給されるカ
ラムアドレスをデコードしてバンク１１０〜１１ｎの対
応するビット線を選択状態とするためのカラム選択信号
を出力するカラムデコーダや、周辺回路に供給すべき内
部電圧を発生する内部電圧発生回路などが設けられ、周
知の半導体製造技術によって１個の半導体チップ上に形
成されている。
ロウアドレスＲＡＤをデコードして、バンク１１０〜１
１ｎの対応するワード線を選択状態とするためのロウ選
択信号を出力する。また、ロウデコーダ１３は、"Ｈ"レ
ベルのテスト信号ＴＥＳＴが供給された場合には、この
例のＤＲＡＭがテストモードに設定されたことを認識す
る。テスト専用ワード線１４０及び１４１は、各バンク
１１０〜１１ｎに共通に設けられているが、その詳細に
ついては後述する。また、この例のＤＲＡＭには、上記
各構成要素の他、図示しないが、外部から供給されるカ
ラムアドレスをデコードしてバンク１１０〜１１ｎの対
応するビット線を選択状態とするためのカラム選択信号
を出力するカラムデコーダや、周辺回路に供給すべき内
部電圧を発生する内部電圧発生回路などが設けられ、周
知の半導体製造技術によって１個の半導体チップ上に形
成されている。
【００２６】次に、図２に示すＤＲＡＭを構成するバン
ク１１０の要部の構成について図１を参照して説明す
る。この例のバンク１１０においては、図１に示すよう
に、メモリセル２１がマトリクス状に配置されている。
ビット線２２０１、２２０２、２２１１、２２１２、…
は、列方向に所定間隔離れて行方向に伸びて形成されて
おり、対応するメモリセル２１を構成するスイッチング
ＭＯＳトランジスタ（図示略）の一方の電極と接続され
ている。なお、各メモリセル２１を構成するスイッチン
グＭＯＳトランジスタ（図示略）の他方の電極は、対応
するメモリキャパシタ（図示略）に接続されている。ま
た、一対のビット線２２０１及び２２０２、２２１１及
び２２ １２、…は、各々対応するセンスアンプ２３０、
２３１、…に接続されている。センスアンプ２３０、２
３１、…は、メモリセル２１から対応するビット線２２
０１、２２０２、２２１１、２２１２、…に読み出され
たデータを検知して増幅する。ワード線２４０、２
４１、２４２、…は、ビット線２２０１、２２０２、２
２１１、２２１２、…と直交するように、行方向に所定
間隔離れて列方向に伸びて形成されており、対応するメ
モリセル２１を構成するスイッチングＭＯＳトランジス
タ（図示略）のゲート電極に接続されている。
ク１１０の要部の構成について図１を参照して説明す
る。この例のバンク１１０においては、図１に示すよう
に、メモリセル２１がマトリクス状に配置されている。
ビット線２２０１、２２０２、２２１１、２２１２、…
は、列方向に所定間隔離れて行方向に伸びて形成されて
おり、対応するメモリセル２１を構成するスイッチング
ＭＯＳトランジスタ（図示略）の一方の電極と接続され
ている。なお、各メモリセル２１を構成するスイッチン
グＭＯＳトランジスタ（図示略）の他方の電極は、対応
するメモリキャパシタ（図示略）に接続されている。ま
た、一対のビット線２２０１及び２２０２、２２１１及
び２２ １２、…は、各々対応するセンスアンプ２３０、
２３１、…に接続されている。センスアンプ２３０、２
３１、…は、メモリセル２１から対応するビット線２２
０１、２２０２、２２１１、２２１２、…に読み出され
たデータを検知して増幅する。ワード線２４０、２
４１、２４２、…は、ビット線２２０１、２２０２、２
２１１、２２１２、…と直交するように、行方向に所定
間隔離れて列方向に伸びて形成されており、対応するメ
モリセル２１を構成するスイッチングＭＯＳトランジス
タ（図示略）のゲート電極に接続されている。
【００２７】また、この例のバンク１１０においては、
上記したテスト専用ワード線１４０及び１４１が、図１
に示すように、ワード線２４０に隣接してビット線２２
０１、２２０２、２２１１、２２１２、…と直交するよ
うに、行方向に所定間隔離れて列方向に伸びて形成され
ている。さらに、この例のバンク１１０においては、図
１に示すように、メモリセル２１と同一構造であって、
ビット線２２０１、２２０２、２２１１、２２１２、…
の各々にスイッチングＭＯＳトランジスタ（図示略）の
一方の電極が接続されたテスト専用メモリセル２５が設
けられている。各テスト専用メモリセル２５を構成する
スイッチングＭＯＳトランジスタ（図示略）のゲート電
極は、対応するテスト専用ワード線１４０又は１４１に
接続されている。また、各テスト専用メモリセル２５を
構成するスイッチングＭＯＳトランジスタ（図示略）の
他方の電極は、対応するメモリキャパシタ（図示略）に
接続されている。なお、他のバンク１１１〜１１ｎの要
部の構成については、上記したバンク１１０の要部の構
成と略同様であるので、その説明を省略する。
上記したテスト専用ワード線１４０及び１４１が、図１
に示すように、ワード線２４０に隣接してビット線２２
０１、２２０２、２２１１、２２１２、…と直交するよ
うに、行方向に所定間隔離れて列方向に伸びて形成され
ている。さらに、この例のバンク１１０においては、図
１に示すように、メモリセル２１と同一構造であって、
ビット線２２０１、２２０２、２２１１、２２１２、…
の各々にスイッチングＭＯＳトランジスタ（図示略）の
一方の電極が接続されたテスト専用メモリセル２５が設
けられている。各テスト専用メモリセル２５を構成する
スイッチングＭＯＳトランジスタ（図示略）のゲート電
極は、対応するテスト専用ワード線１４０又は１４１に
接続されている。また、各テスト専用メモリセル２５を
構成するスイッチングＭＯＳトランジスタ（図示略）の
他方の電極は、対応するメモリキャパシタ（図示略）に
接続されている。なお、他のバンク１１１〜１１ｎの要
部の構成については、上記したバンク１１０の要部の構
成と略同様であるので、その説明を省略する。
【００２８】次に、上記構成のＤＲＡＭにおけるデータ
ホールド特性をテストするテスト方法について説明す
る。 （１） まず、この例のＤＲＡＭをテストモードに設定
するために、外部から"Ｈ"レベルのテスト信号ＴＥＳＴ
を供給する。 （２） 次に、図３に示すように、各バンク１１０〜１
１ｎを構成する全てのメモリセル２１に"Ｈ"レベルのデ
ータを書き込む。図３は、黒色に塗りつぶされて表示さ
れているメモリセル２１が"Ｈ"レベルに保持されている
ことを示している。以下に示す図においても同様であ
る。
ホールド特性をテストするテスト方法について説明す
る。 （１） まず、この例のＤＲＡＭをテストモードに設定
するために、外部から"Ｈ"レベルのテスト信号ＴＥＳＴ
を供給する。 （２） 次に、図３に示すように、各バンク１１０〜１
１ｎを構成する全てのメモリセル２１に"Ｈ"レベルのデ
ータを書き込む。図３は、黒色に塗りつぶされて表示さ
れているメモリセル２１が"Ｈ"レベルに保持されている
ことを示している。以下に示す図においても同様であ
る。
【００２９】（３） 次に、外部から"Ｈ"レベルのテス
ト専用ワード信号ＴＷＤ０を供給する（選択レベルの設
定）。これにより、アンドゲート１２０は、第１の入力
端子に供給されている"Ｈ"レベルのテスト信号ＴＥＳＴ
と、第２の入力端子に供給される"Ｈ"レベルのテスト専
用ワード信号ＴＷＤ０との論理積を取り、その結果であ
る"Ｈ"レベルのテスト専用ロウ選択信号ＴＲＳ０をテス
ト専用ワード線１４０を介して各バンク１１０〜１１ｎ
に供給する。これと同時に、ビット線２２０１、２２
１１、…を"Ｌ"レベルに設定する。したがって、各バン
ク１１０〜１１ｎにおいては、図４に示すように、テス
ト専用ワード線１４０にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたテスト専用メモ
リセル２５に"Ｌ"レベルのデータが書き込まれる。図４
は、白抜きで表示されているテスト専用メモリセル２５
が"Ｌ"レベルに保持されていることを示している。以下
に示す図においても同様である。
ト専用ワード信号ＴＷＤ０を供給する（選択レベルの設
定）。これにより、アンドゲート１２０は、第１の入力
端子に供給されている"Ｈ"レベルのテスト信号ＴＥＳＴ
と、第２の入力端子に供給される"Ｈ"レベルのテスト専
用ワード信号ＴＷＤ０との論理積を取り、その結果であ
る"Ｈ"レベルのテスト専用ロウ選択信号ＴＲＳ０をテス
ト専用ワード線１４０を介して各バンク１１０〜１１ｎ
に供給する。これと同時に、ビット線２２０１、２２
１１、…を"Ｌ"レベルに設定する。したがって、各バン
ク１１０〜１１ｎにおいては、図４に示すように、テス
ト専用ワード線１４０にスイッチングＭＯＳトランジス
タ（図示略）のゲート電極が接続されたテスト専用メモ
リセル２５に"Ｌ"レベルのデータが書き込まれる。図４
は、白抜きで表示されているテスト専用メモリセル２５
が"Ｌ"レベルに保持されていることを示している。以下
に示す図においても同様である。
【００３０】（４） 次に、所定の時間（例えば、１６
ＭビットのＤＲＡＭ等では１６ms）、注目セルにデータ
をホールドし、その間に、テスト専用ワード線１４０に
複数回アクセスする（選択レベル及び非選択レベルの交
互設定）ことにより、テスト専用ワード線１４０にスイ
ッチングＭＯＳトランジスタ（図示略）のゲート電極が
接続されたテスト専用メモリセル２５からデータを読み
出す。ここで、このアクセス回数は、従来の技術につい
て説明したように、１６０万回となる。テスト専用ワー
ド線１４０にアクセスすることにより、ビット線２２
０１、２２１１、…に同一のビットコンタクト（図示
略）を介してスイッチングＭＯＳトランジスタ（図示
略）の一方の電極が接続されているメモリセル２１がデ
ィスターブされ、データホールド特性の良好でないメモ
リセル２１においては、図示せぬメモリキャパシタに貯
えられた電荷が図示せぬスイッチングＭＯＳトランジス
タを介してリークする。 （５） 次に、ＤＲＡＭの全てのメモリセル２１からデ
ータを読み出し、"Ｈ"レベルのデータが読み出せなかっ
た、つまり、データホールド特性の良好でないメモリセ
ル２１については使用不能（フェイル（fail））と判断
する。
ＭビットのＤＲＡＭ等では１６ms）、注目セルにデータ
をホールドし、その間に、テスト専用ワード線１４０に
複数回アクセスする（選択レベル及び非選択レベルの交
互設定）ことにより、テスト専用ワード線１４０にスイ
ッチングＭＯＳトランジスタ（図示略）のゲート電極が
接続されたテスト専用メモリセル２５からデータを読み
出す。ここで、このアクセス回数は、従来の技術につい
て説明したように、１６０万回となる。テスト専用ワー
ド線１４０にアクセスすることにより、ビット線２２
０１、２２１１、…に同一のビットコンタクト（図示
略）を介してスイッチングＭＯＳトランジスタ（図示
略）の一方の電極が接続されているメモリセル２１がデ
ィスターブされ、データホールド特性の良好でないメモ
リセル２１においては、図示せぬメモリキャパシタに貯
えられた電荷が図示せぬスイッチングＭＯＳトランジス
タを介してリークする。 （５） 次に、ＤＲＡＭの全てのメモリセル２１からデ
ータを読み出し、"Ｈ"レベルのデータが読み出せなかっ
た、つまり、データホールド特性の良好でないメモリセ
ル２１については使用不能（フェイル（fail））と判断
する。
【００３１】（６） 次に、再び、図３に示すように、
各バンク１１０〜１１ｎを構成する全てのメモリセル２
１に"Ｈ"レベルのデータを書き込む。 （７） 次に、外部から"Ｈ"レベルのテスト専用ワード
信号ＴＷＤ１を供給する。これにより、アンドゲート１
２１は、第１の入力端子に供給されている"Ｈ"レベルの
テスト信号ＴＥＳＴと、第２の入力端子に供給される"
Ｈ"レベルのテスト専用ワード信号ＴＷＤ１との論理積
を取り、その結果である"Ｈ"レベルのテスト専用ロウ選
択信号ＴＲＳ１をテスト専用ワード線１４１を介して各
バンク１１０〜１１ｎに供給する。これと同時に、ビッ
ト線２２０２、２２１２、…を"Ｌ"レベルに設定する。
したがって、各バンク１１０〜１１ｎにおいては、図５
に示すように、テスト専用ワード線１４１にスイッチン
グＭＯＳトランジスタ（図示略）のゲート電極が接続さ
れたテスト専用メモリセル２５に"Ｌ"レベルのデータが
書き込まれる。
各バンク１１０〜１１ｎを構成する全てのメモリセル２
１に"Ｈ"レベルのデータを書き込む。 （７） 次に、外部から"Ｈ"レベルのテスト専用ワード
信号ＴＷＤ１を供給する。これにより、アンドゲート１
２１は、第１の入力端子に供給されている"Ｈ"レベルの
テスト信号ＴＥＳＴと、第２の入力端子に供給される"
Ｈ"レベルのテスト専用ワード信号ＴＷＤ１との論理積
を取り、その結果である"Ｈ"レベルのテスト専用ロウ選
択信号ＴＲＳ１をテスト専用ワード線１４１を介して各
バンク１１０〜１１ｎに供給する。これと同時に、ビッ
ト線２２０２、２２１２、…を"Ｌ"レベルに設定する。
したがって、各バンク１１０〜１１ｎにおいては、図５
に示すように、テスト専用ワード線１４１にスイッチン
グＭＯＳトランジスタ（図示略）のゲート電極が接続さ
れたテスト専用メモリセル２５に"Ｌ"レベルのデータが
書き込まれる。
【００３２】（８） 次に、所定の時間（例えば、１６
ＭビットのＤＲＡＭ等では１６ms）、注目セルにデータ
をホールドし、その間に、テスト専用ワード線１４１に
複数回アクセスすることにより、テスト専用ワード線１
４１にスイッチングＭＯＳトランジスタ（図示略）のゲ
ート電極が接続されたテスト専用メモリセル２５からデ
ータを読み出す。ここで、このアクセス回数は、上記し
た（４）の場合と同様、１６０万回となる。テスト専用
ワード線１４１にアクセスすることにより、ビット線２
２０２、２２１２、…に同一のビットコンタクト（図示
略）を介してスイッチングＭＯＳトランジスタ（図示
略）の一方の電極が接続されているメモリセル２１がデ
ィスターブされ、データホールド特性の良好でないメモ
リセル２１においては、図示せぬメモリキャパシタに貯
えられた電荷が図示せぬスイッチングＭＯＳトランジス
タを介してリークする。
ＭビットのＤＲＡＭ等では１６ms）、注目セルにデータ
をホールドし、その間に、テスト専用ワード線１４１に
複数回アクセスすることにより、テスト専用ワード線１
４１にスイッチングＭＯＳトランジスタ（図示略）のゲ
ート電極が接続されたテスト専用メモリセル２５からデ
ータを読み出す。ここで、このアクセス回数は、上記し
た（４）の場合と同様、１６０万回となる。テスト専用
ワード線１４１にアクセスすることにより、ビット線２
２０２、２２１２、…に同一のビットコンタクト（図示
略）を介してスイッチングＭＯＳトランジスタ（図示
略）の一方の電極が接続されているメモリセル２１がデ
ィスターブされ、データホールド特性の良好でないメモ
リセル２１においては、図示せぬメモリキャパシタに貯
えられた電荷が図示せぬスイッチングＭＯＳトランジス
タを介してリークする。
【００３３】（９） 次に、ＤＲＡＭの全てのメモリセ
ル２１からデータを読み出し、"Ｈ"レベルのデータが読
み出せなかった、つまり、データホールド特性の良好で
ないメモリセル２１については使用不能（フェイル（fa
il））と判断する。次に、以上説明した（２）〜（９）
の手順を、（２）及び（６）において各バンク１１０〜
１１ｎを構成する全てのメモリセル２１に"Ｌ"レベルの
データを書き込んだ場合について、同様に行う。この場
合、（３）及び（７）においてテスト専用ワード線１４
０及び１４１にスイッチングＭＯＳトランジスタ（図示
略）のゲート電極が接続されたテスト専用メモリセル２
５に書き込むデータは上記の場合とは逆に、"Ｌ"レベル
のデータが"Ｈ"レベルのデータになる。
ル２１からデータを読み出し、"Ｈ"レベルのデータが読
み出せなかった、つまり、データホールド特性の良好で
ないメモリセル２１については使用不能（フェイル（fa
il））と判断する。次に、以上説明した（２）〜（９）
の手順を、（２）及び（６）において各バンク１１０〜
１１ｎを構成する全てのメモリセル２１に"Ｌ"レベルの
データを書き込んだ場合について、同様に行う。この場
合、（３）及び（７）においてテスト専用ワード線１４
０及び１４１にスイッチングＭＯＳトランジスタ（図示
略）のゲート電極が接続されたテスト専用メモリセル２
５に書き込むデータは上記の場合とは逆に、"Ｌ"レベル
のデータが"Ｈ"レベルのデータになる。
【００３４】このように、この例の構成によれば、テス
ト専用ワード線１４０及び１４１を全てのバンク１１０
〜１１ｎに共通に設けたので、ＤＲＡＭを構成する全て
のメモリセル２１についてデータホールド特性を短時間
で効率良くテストすることができる。ここで、この例の
構成及びテスト方法を用いた場合の所要時間（以下、本
発明所要時間ＴＩと呼ぶ）を求める。この例のテスト方
法によれば、２本のテスト専用ワード線１４０及び１４
１を用いてテストし、さらに、各バンク１１０〜１１ｎ
を構成する全てのメモリセル２１に"Ｌ"レベルのデータ
を書き込んだ場合についても以上説明した処理を同様に
行うので、本発明所要時間ＴＩは、上記したように、各
メモリセル２１にデータをホールドしておくべき時間を
時間ＴＨとすると、式（３）で表される。 ＴＩ＝２×２×ＴＨ…（３） 式（２）及び（３）から分かるように、１個のバンクか
らなるＤＲＡＭであっても、本発明所要時間ＴＩは上記
比較方法所要時間ＴＣの半分であり、ｎ個のバンクから
なるＤＲＡＭでは、本発明所要時間ＴＩは上記比較方法
所要時間ＴＣの約１／２ｎに削減することができる。
ト専用ワード線１４０及び１４１を全てのバンク１１０
〜１１ｎに共通に設けたので、ＤＲＡＭを構成する全て
のメモリセル２１についてデータホールド特性を短時間
で効率良くテストすることができる。ここで、この例の
構成及びテスト方法を用いた場合の所要時間（以下、本
発明所要時間ＴＩと呼ぶ）を求める。この例のテスト方
法によれば、２本のテスト専用ワード線１４０及び１４
１を用いてテストし、さらに、各バンク１１０〜１１ｎ
を構成する全てのメモリセル２１に"Ｌ"レベルのデータ
を書き込んだ場合についても以上説明した処理を同様に
行うので、本発明所要時間ＴＩは、上記したように、各
メモリセル２１にデータをホールドしておくべき時間を
時間ＴＨとすると、式（３）で表される。 ＴＩ＝２×２×ＴＨ…（３） 式（２）及び（３）から分かるように、１個のバンクか
らなるＤＲＡＭであっても、本発明所要時間ＴＩは上記
比較方法所要時間ＴＣの半分であり、ｎ個のバンクから
なるＤＲＡＭでは、本発明所要時間ＴＩは上記比較方法
所要時間ＴＣの約１／２ｎに削減することができる。
【００３５】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、一対のビット線２２０１、２２
０２、２２ １１、２２１２、…がセンスアンプ２３０、
２３１、…に接続される例を示したが、これに限定され
ない。この発明は、１個のセンスアンプに１本のビット
線が接続されるＤＲＡＭ等にも適用することができる。
この場合には、テスト専用ワード線も１本となる。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、一対のビット線２２０１、２２
０２、２２ １１、２２１２、…がセンスアンプ２３０、
２３１、…に接続される例を示したが、これに限定され
ない。この発明は、１個のセンスアンプに１本のビット
線が接続されるＤＲＡＭ等にも適用することができる。
この場合には、テスト専用ワード線も１本となる。
【００３６】また、上述の実施例においては、この例の
テスト方法がＤＲＡＭのいずれの段階のテストに適用す
るかについては言及していないが、一般的には、欠陥メ
モリセルを冗長メモリセルによって救済するために電気
的特性等を検査するプローブテスト（以下、冗長テスト
と呼ぶ）が終了した後に行われるプローブテスト（以
下、本テストと呼ぶ）に適用するのが望ましい。しか
し、これに限定されず、本発明は、本テストはもちろん
のこと、上記冗長テストや、本テスト終了後に行われる
ＤＲＡＭを選別するためのテストにも適用することがで
きる。特に、この発明を冗長メモリセルを有するＤＲＡ
Ｍに適用した場合には、複数個の冗長メモリセルとこれ
ら複数個の冗長メモリセルを構成するスイッチングＭＯ
Ｓトランジスタのゲート電極に共通に接続された冗長用
ワード線をテスト専用メモリセル２５並びにテスト専用
ワード線１４０及び１４１の換わりに用いれば、半導体
記憶装置のチップ面積を増加させることなく、ＤＲＡＭ
等のデータホールド特性を短時間で効率良くテストする
ことができる。また、上述の実施例においては、この発
明をＤＲＡＭ単体のテストに適用する例を示したが、こ
れに限定されず、この発明は、同期型ＤＲＡＭ単体、あ
るいはＤＲＡＭや同期型ＤＲＡＭを混載したＳＯＣやＡ
ＳＩＣ（Application SpecificIntegrated Circuit）に
も適用することができる。
テスト方法がＤＲＡＭのいずれの段階のテストに適用す
るかについては言及していないが、一般的には、欠陥メ
モリセルを冗長メモリセルによって救済するために電気
的特性等を検査するプローブテスト（以下、冗長テスト
と呼ぶ）が終了した後に行われるプローブテスト（以
下、本テストと呼ぶ）に適用するのが望ましい。しか
し、これに限定されず、本発明は、本テストはもちろん
のこと、上記冗長テストや、本テスト終了後に行われる
ＤＲＡＭを選別するためのテストにも適用することがで
きる。特に、この発明を冗長メモリセルを有するＤＲＡ
Ｍに適用した場合には、複数個の冗長メモリセルとこれ
ら複数個の冗長メモリセルを構成するスイッチングＭＯ
Ｓトランジスタのゲート電極に共通に接続された冗長用
ワード線をテスト専用メモリセル２５並びにテスト専用
ワード線１４０及び１４１の換わりに用いれば、半導体
記憶装置のチップ面積を増加させることなく、ＤＲＡＭ
等のデータホールド特性を短時間で効率良くテストする
ことができる。また、上述の実施例においては、この発
明をＤＲＡＭ単体のテストに適用する例を示したが、こ
れに限定されず、この発明は、同期型ＤＲＡＭ単体、あ
るいはＤＲＡＭや同期型ＤＲＡＭを混載したＳＯＣやＡ
ＳＩＣ（Application SpecificIntegrated Circuit）に
も適用することができる。
【００３７】
【発明の効果】以上説明したように、この発明の構成に
よれば、メモリキャパシタとスイッチングＭＯＳトラン
ジスタとで構成され、マトリクス状に配置された複数個
のメモリセルと、行方向に所定間隔離れて列方向に伸び
て形成され、スイッチングＭＯＳトランジスタのゲート
電極に接続された複数本のワード線と、列方向に所定間
隔離れて行方向に伸びて形成され、スイッチングＭＯＳ
トランジスタの一方の電極に接続された複数本のビット
線とを有する半導体記憶装置のテスト方法であって、半
導体記憶装置は、メモリセルと同一構造であって、複数
本のビット線の各々にスイッチングＭＯＳトランジスタ
の一方の電極が接続された１個又は複数個のテスト専用
メモリセルと、該テスト専用メモリセルを構成するスイ
ッチングＭＯＳトランジスタのゲート電極に共通に接続
されたテスト専用ワード線とを有し、複数個のメモリセ
ルの全てに第１のデータを書き込む第１のステップと、
テスト専用メモリセルに第２のデータを書き込む第２の
ステップと、テスト専用ワード線を選択レベル及び非選
択レベルに交互に所定回数設定する第３のステップと、
複数個のメモリセルのデータを読み出す第４のステップ
とを有するので、ＤＲＡＭ等のデータホールド特性を短
時間で効率良くテストすることができる。
よれば、メモリキャパシタとスイッチングＭＯＳトラン
ジスタとで構成され、マトリクス状に配置された複数個
のメモリセルと、行方向に所定間隔離れて列方向に伸び
て形成され、スイッチングＭＯＳトランジスタのゲート
電極に接続された複数本のワード線と、列方向に所定間
隔離れて行方向に伸びて形成され、スイッチングＭＯＳ
トランジスタの一方の電極に接続された複数本のビット
線とを有する半導体記憶装置のテスト方法であって、半
導体記憶装置は、メモリセルと同一構造であって、複数
本のビット線の各々にスイッチングＭＯＳトランジスタ
の一方の電極が接続された１個又は複数個のテスト専用
メモリセルと、該テスト専用メモリセルを構成するスイ
ッチングＭＯＳトランジスタのゲート電極に共通に接続
されたテスト専用ワード線とを有し、複数個のメモリセ
ルの全てに第１のデータを書き込む第１のステップと、
テスト専用メモリセルに第２のデータを書き込む第２の
ステップと、テスト専用ワード線を選択レベル及び非選
択レベルに交互に所定回数設定する第３のステップと、
複数個のメモリセルのデータを読み出す第４のステップ
とを有するので、ＤＲＡＭ等のデータホールド特性を短
時間で効率良くテストすることができる。
【００３８】また、この発明の別の構成によれば、半導
体記憶装置は、複数個のメモリセルと、複数本のワード
線と、複数本のビット線と、テスト専用メモリセルと、
テスト専用ワード線とを有する複数個のバンクを有し、
各バンクを構成するテスト専用ワード線が共通に接続さ
れてなるので、マルチバンク方式のＤＲＡＭ等のデータ
ホールド特性を短時間で効率良くテストすることができ
る。
体記憶装置は、複数個のメモリセルと、複数本のワード
線と、複数本のビット線と、テスト専用メモリセルと、
テスト専用ワード線とを有する複数個のバンクを有し、
各バンクを構成するテスト専用ワード線が共通に接続さ
れてなるので、マルチバンク方式のＤＲＡＭ等のデータ
ホールド特性を短時間で効率良くテストすることができ
る。
【００３９】また、この発明の別の構成によれば、半導
体記憶装置が欠陥を有するメモリセルと置換される複数
個の冗長メモリセルと該複数個の冗長メモリセルのゲー
ト電極に共通に接続された冗長用ワード線とを有する場
合には、テスト専用メモリセル及びテスト専用ワード線
を設けずに、第２のステップでは、冗長メモリセルに第
２のデータを書き込み、第３のステップでは、冗長用ワ
ード線を選択レベル及び非選択レベルに交互に所定回数
設定するので、チップ面積を増加させることなく、ＤＲ
ＡＭ等のデータホールド特性を短時間で効率良くテスト
することができる。
体記憶装置が欠陥を有するメモリセルと置換される複数
個の冗長メモリセルと該複数個の冗長メモリセルのゲー
ト電極に共通に接続された冗長用ワード線とを有する場
合には、テスト専用メモリセル及びテスト専用ワード線
を設けずに、第２のステップでは、冗長メモリセルに第
２のデータを書き込み、第３のステップでは、冗長用ワ
ード線を選択レベル及び非選択レベルに交互に所定回数
設定するので、チップ面積を増加させることなく、ＤＲ
ＡＭ等のデータホールド特性を短時間で効率良くテスト
することができる。
【図１】この発明の一実施例である半導体記憶装置のテ
スト方法を適用したＤＲＡＭを構成するバンク１１０の
要部の構成を示す回路図である。
スト方法を適用したＤＲＡＭを構成するバンク１１０の
要部の構成を示す回路図である。
【図２】同ＤＲＡＭの要部の構成を示すブロック図であ
る。
る。
【図３】同方法を説明するための図である。
【図４】同方法を説明するための図である。
【図５】同方法を説明するための図である。
【図６】従来のＤＲＡＭの要部の構成例を示すブロック
図である。
図である。
【図７】同ＤＲＡＭを構成するバンク１０の要部の構成
例を示すブロック図である。
例を示すブロック図である。
【図８】従来のディジット・ディスターブホールドテス
トを説明するための図である。
トを説明するための図である。
【図９】従来のディジット・ディスターブホールドテス
トを説明するための図である。
トを説明するための図である。
１１０〜１１ｎ バンク
１２０，１２１ アンドゲート
１３ ロウデコーダ
１４０，１４１ テスト専用ワード線
２１ メモリセル
２２０１、２２０２、２２１１、２２１２、… ビット
線 ２３０、２３１、… センスアンプ ２４０、２４１、２４２、… ワード線 ２５ テスト専用メモリセル
線 ２３０、２３１、… センスアンプ ２４０、２４１、２４２、… ワード線 ２５ テスト専用メモリセル
フロントページの続き
Ｆターム(参考） 2G132 AA00 AA08 AB01 AD06 AE11
AG02 AK07 AK15 AL09
5L106 AA01 CC17 DD04 DD33 DD35
EE02 EE07 GG07
5M024 AA50 BB12 BB30 BB40 CC50
DD83 JJ20 LL01 MM05 MM10
MM12 PP01
Claims (9)
- 【請求項１】 メモリキャパシタとスイッチングＭＯＳ
トランジスタとで構成され、マトリクス状に配置された
複数個のメモリセルと、行方向に所定間隔離れて列方向
に伸びて形成され、前記スイッチングＭＯＳトランジス
タのゲート電極に接続された複数本のワード線と、列方
向に所定間隔離れて行方向に伸びて形成され、前記スイ
ッチングＭＯＳトランジスタの一方の電極に接続された
複数本のビット線とを有する半導体記憶装置のテスト方
法であって、 前記半導体記憶装置は、前記メモリセルと同一構造であ
って、前記複数本のビット線の各々にスイッチングＭＯ
Ｓトランジスタの一方の電極が接続された１個又は複数
個のテスト専用メモリセルと、該テスト専用メモリセル
を構成する前記スイッチングＭＯＳトランジスタのゲー
ト電極に共通に接続されたテスト専用ワード線とを有
し、 前記複数個のメモリセルの全てに第１のデータを書き込
む第１のステップと、 前記テスト専用メモリセルに第２のデータを書き込む第
２のステップと、 前記テスト専用ワード線を選択レベル及び非選択レベル
に交互に所定回数設定する第３のステップと、 前記複数個のメモリセルのデータを読み出す第４のステ
ップとを有することを特徴とする半導体記憶装置のテス
ト方法。 - 【請求項２】 前記半導体記憶装置は、前記複数個のメ
モリセルと、前記複数本のワード線と、前記複数本のビ
ット線と、前記テスト専用メモリセルと、前記テスト専
用ワード線とを有する複数個のバンクを有し、前記各バ
ンクを構成する前記テスト専用ワード線が共通に接続さ
れてなることを特徴とする請求項１記載の半導体記憶装
置のテスト方法。 - 【請求項３】 前記半導体記憶装置又は前記各バンクで
は、前記複数本のビット線は２本ずつ対をなしてメモリ
アンプに接続され、前記テスト専用メモリセルと前記テ
スト専用ワード線とからなる組が２組設けられ、前記各
テスト専用ワード線について前記第１のステップから前
記第４のステップまで行うことを特徴とする請求項１又
は２記載の半導体記憶装置のテスト方法。 - 【請求項４】 前記半導体記憶装置が欠陥を有する前記
メモリセルと置換される複数個の冗長メモリセルと該複
数個の冗長メモリセルのゲート電極に共通に接続された
冗長用ワード線とを有する場合には、前記テスト専用メ
モリセル及び前記テスト専用ワード線を設けずに、前記
第２のステップでは、前記冗長メモリセルに前記第２の
データを書き込み、前記第３のステップでは、前記冗長
用ワード線を選択レベル及び非選択レベルに交互に所定
回数設定することを特徴とする請求項１記載の半導体記
憶装置のテスト方法。 - 【請求項５】 前記半導体記憶装置では、前記複数本の
ビット線は、２本ずつ対をなしてメモリアンプに接続さ
れ、前記冗長メモリセルと前記冗長用ワード線との組が
少なくとも２組設けられ、前記各冗長用ワード線につい
て前記第１のステップから前記第４のステップまで行う
ことを特徴とする請求項４記載の半導体記憶装置のテス
ト方法。 - 【請求項６】 メモリキャパシタとスイッチングＭＯＳ
トランジスタとで構成され、マトリクス状に配置された
複数個のメモリセルと、行方向に所定間隔離れて列方向
に伸びて形成され、前記スイッチングＭＯＳトランジス
タのゲート電極に接続された複数本のワード線と、列方
向に所定間隔離れて行方向に伸びて形成され、前記スイ
ッチングＭＯＳトランジスタの一方の電極に接続された
複数本のビット線と、前記メモリセルと同一構造であっ
て、前記複数本のビット線の各々にスイッチングＭＯＳ
トランジスタの一方の電極が接続された１個又は複数個
のテスト専用メモリセルと、該テスト専用メモリセルを
構成する前記スイッチングＭＯＳトランジスタのゲート
電極に共通に接続されたテスト専用ワード線とを有する
ことを特徴とする半導体記憶装置。 - 【請求項７】 前記複数個のメモリセルと、前記複数本
のワード線と、前記複数本のビット線と、前記テスト専
用メモリセルと、前記テスト専用ワード線とを有する複
数個のバンクを有し、前記各バンクを構成する前記テス
ト専用ワード線が共通に接続されてなることを特徴とす
る請求項６記載の半導体記憶装置。 - 【請求項８】 前記複数本のビット線は２本ずつ対をな
してメモリアンプに接続され、前記テスト専用メモリセ
ルと前記テスト専用ワード線とからなる組が２組設けら
れ、 前記テスト専用メモリセルと前記テスト専用ワード線と
からなる組の一方の組のテスト専用メモリセルの一方の
電極は前記２本ずつ対をなすビット線の一方に接続さ
れ、他方の組のテスト専用メモリセルの一方の電極は前
記２本ずつ対をなすビット線の他方に接続されているこ
とを特徴とする請求項６又は７記載の半導体記憶装置。 - 【請求項９】 請求項６乃至８のいずれか１に記載の半
導体記憶装置を備えてなることを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089655A JP2003288800A (ja) | 2002-03-27 | 2002-03-27 | 半導体記憶装置のテスト方法、半導体記憶装置及び半導体装置 |
| US10/396,357 US20030185074A1 (en) | 2002-03-27 | 2003-03-26 | Semiconductor memory device, method for testing same and semiconductor device |
| KR10-2003-0019200A KR20030078034A (ko) | 2002-03-27 | 2003-03-27 | 반도체기억장치, 이를 테스트하는 방법 및 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089655A JP2003288800A (ja) | 2002-03-27 | 2002-03-27 | 半導体記憶装置のテスト方法、半導体記憶装置及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003288800A true JP2003288800A (ja) | 2003-10-10 |
Family
ID=28449529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089655A Pending JP2003288800A (ja) | 2002-03-27 | 2002-03-27 | 半導体記憶装置のテスト方法、半導体記憶装置及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2003288800A (ja) |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012221545A (ja) * | 2011-04-14 | 2012-11-12 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (1)
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|---|---|---|---|---|
| KR940006676B1 (ko) * | 1991-10-14 | 1994-07-25 | 삼성전자 주식회사 | 시험회로를 내장한 기억용 반도체 집적회로 |
-
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- 2002-03-27 JP JP2002089655A patent/JP2003288800A/ja active Pending
-
2003
- 2003-03-26 US US10/396,357 patent/US20030185074A1/en not_active Abandoned
- 2003-03-27 KR KR10-2003-0019200A patent/KR20030078034A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US20030185074A1 (en) | 2003-10-02 |
| KR20030078034A (ko) | 2003-10-04 |
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