KR20030078034A - 반도체기억장치, 이를 테스트하는 방법 및 반도체장치 - Google Patents

반도체기억장치, 이를 테스트하는 방법 및 반도체장치 Download PDF

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KR20030078034A
KR20030078034A KR10-2003-0019200A KR20030019200A KR20030078034A KR 20030078034 A KR20030078034 A KR 20030078034A KR 20030019200 A KR20030019200 A KR 20030019200A KR 20030078034 A KR20030078034 A KR 20030078034A
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Abstract

DRAM 등과 같은 반도체기억장치의 데이터유지특성을 짧은 시간에 효율적으로 테스트할 수 있는 반도체기억장치의 테스트방법이 제공된다. 테스트방법은, 각 메모리셀들과 동일한 구성을 갖고 상기 복수의 비트선들 각각에 상기 스위칭MOS트랜지스터의 하나의 전극이 연결된 테스트전용메모리셀, 및 스위칭MOS트랜지스터의 게이트전극에 공통적으로 연결되는 테스트전용워드선들을 탑재하는 공정과, 메모리셀들 전체에 H레벨데이터를 기록하는 단계; 각 테스트전용워드선들에 스위칭MOS트랜지스터의 게이트전극이 연결된 테스트전용메모리셀들 각각에 L레벨데이터를 기록하는 단계; 테스트전용워드선들 각각을 선택레벨 및 비선택레벨로 교호적으로 설정하는 단계; 및 각 메모리셀들로부터 데이터를 독출하는 단계를 포함한다.

Description

반도체기억장치, 이를 테스트하는 방법 및 반도체장치{Semiconductor memory device, method for testing same and semiconductor device}
본 발명은 반도체기억장치, 이를 테스트하는 방법 및 반도체장치에 관한 것으로, 보다 상세하게는 DRAM(Dynamic Random Access Memory)이나 외부 클럭에 동기하여 동작하는 동기형 DRAM와 같은 반도체기억장치의 데이터유지시간을 테스트하는 반도체장치의 테스트방법, 이 테스트방법이 적용될 수 있는 반도체기억장치, 및 상기 테스트방법이 적용되고 반도체기억장치, CPU(Center Processing Unit) 및/또는 버스를 통하여 복수의 입출력장치와 연결되어 구성된 시스템이 하나의 반도체칩 안에 내장된 SOC(System On Chip)과 같은 반도체장치에 관한 것이다.
본 출원은, 2002년 3월 27일에 출원되고 이하에서 참조로서 통합된 일본특원평 제2002-089655호의 우선권을 주장한다.
DRAM 또는 동기형 DRAM(이하 간단하게 "DRAM 등"라고 기재)과 같은 반도체기억장치는, 알려진 바와 같이, 메모리커패시터 및 스위칭 MOS트랜지스터로 구성된 메모리셀들이 매트릭스형태로 배열된 메모리어레이로 이루어진다. 전하가 메모리커패시터에 축적되었는가의 여부에 의해 한 비트의 "H"레벨데이터 또는 "L"레벨데이터가 저장된다. 데이터 즉, 메모리커패시터에 축적된 전하는 일단 유지되지만, 메모리커패시터에 약간 존재하는 누설전류로 인하여 시간이 경과함에 따라 점차로 전하가 감소되어 최종적으로 소실되어 버린다. 그러므로, 일정시간마다 스위칭MOS트랜지스터를 턴온하여 저장되어 감소된 전하를 검출하여, 센스앰프를 이용하여 검출된 전하를 증폭한 다음, 다시 동일한 메모리커패시터를 충전하는 리프레시가 수행되어야 한다. 각 메모리셀의 하나의 리프레시와 다른 리프레시 사이의 시간간격이, 예를 들면 16Mbit DRAM의 경우에 16㎳로 규정되어 있기 때문에, 데이터유지시간은 최악의 동작조건하에서도 16㎳ 이상이 필요하다.
그러므로, 반도체기억장치의 제조자들은, 제조된 반도체기억장치가 소정의 데이터유지시간을 제공하는지의 여부를 점검하는 데이터유지테스트를 수행한다. 다양한 형태의 데이터유지테스트들이 이용될 수 있다. 그 중에서, 디짓(비트)디스터브홀드테스트(digit(bit) disturb hold test)가 이하에서 설명된다. 디짓디스터브홀드테스트에서, 메모리셀어레이를 구성하는 복수의 메모리셀들 중에, 이후에 설명될 디스터브공정이 수행될 소정의 워드선 이외의 워드선에 스위칭MOS트랜지스터의 게이트전극이 연결된 모든 메모리셀들(이하 주목셀)에 데이터가 기록되고, 주목셀이 데이터를 유지하는 동안 상기 소정의 워드선을 선택레벨 또는 비선택레벨로 교호적으로 소정회수 설정함으로써(이것을 "디스터브공정"이라고 한다), 주목셀에 저장된 내용들에 대한 영향을 조사하는 것이다.
먼저, 종래의 DRAM의 주요부분들의 구성에 대하여 도 6 및 도 7을 참조하여 설명한다. 일 예의 DRAM은, 메모리셀어레이 및 그 주변에 위치된 회로들로 구성된 복수의 뱅크들을 포함하는 다중뱅크(multi-bank)형 DRAM이고, 뱅크들(10∼1n, "n"은 자연수) 및 행해독기(2; row decoder)를 주로 포함한다. 뱅크들(10∼1n) 각각은, 도시되지 않았지만, 적어도 하나의 메모리셀, 복수의 센스앰프, 및 입/출력버스들을 포함한다. 행해독기(2)는 외부에서 공급된 행어드레스신호(RAD)를 해독하여 뱅크들(10∼1n) 각각에 해당하는 워드선을 선택상태로 하기 위하여 행선택신호로 출력한다. 그리고, 상기 구성요소들에 더하여, 일 예의 DRAM은, 도시되지 않았지만, 외부에서 공급된 열어드레스신호를 해독하여 뱅크들(10∼1n) 각각에 해당하는 비트선을 선택상태로 하기 위하여 열선택신호로 출력하는 열해독기(column decoder), 주변회로들에 공급될 내부전압을 발생시키는 내부전압발생회로 등을 포함하고, 이 구성요소들은 공지의 반도체제조기술을 사용하여 하나의 반도체칩 상에 형성된다.
다음으로, 도 6에 도시된 DRAM을 구성하는 뱅크들(10∼1n)의 주요요소들의 구성을 도 7을 참조하여 설명한다. 도 7에서와 같이, 일 예의 뱅크들(10∼1n)에서, 메모리셀들(3)이 매트릭스형태로 배열된다. 비트선들(401, 402, 411, 412, …)은 열방향으로 서로 소정의 거리만큼 떨어져 행방향으로 연장되는 방식으로 형성되고, 이들 각각은 해당 메모리셀(3)을 구성하는 스위칭MOS트랜지스터(미도시)의 하나의 전극에 연결된다. 그리고, 각 메모리셀들(3)을 구성하는 스위칭MOS트랜지스터(미도시)의 다른 전극은 해당 메모리커패시터(미도시)에 연결된다. 쌍을 이루는 비트선들(401및 402, 411및 412, …)은 각 해당 센스앰프들(50, 51, …)에 연결된다. 각 센스앰프들(50, 51, …)은 각 메모리셀들(3)에서부터 각 비트선들(401, 402, 411, 412, …)로 독출된 데이터를 검출하여 그것을 증폭한다. 각 워드선들(60, 61, 62, …)은, 각 비트선들(401, 402, 411, 412, …)과 직교하며, 행방향으로 서로 소정의 거리만큼 떨어져 열방향으로 연장되는 방식으로 형성된다. 각 워드선들(60, 61, 62, …)은 해당 메모리셀들(3)을 구성하는 스위칭MOS트랜지스터(미도시)의 게이트전극에 연결된다. 다른 뱅크들(11내지 1n)의 주요요소의 구성은 상기 뱅크(10)와 거의 동일하므로 그 설명은 생략된다.
다음으로, 상기 구성을 갖는 DRAM의 데이터유지특성을 검사하는 디짓디스터브홀드테스트가 이하에서 설명된다.
(a) 먼저, 도 8에서 보여준 바와 같이, 뱅크(10)의 메모리셀들(3)에 "H"(high)-레벨데이터가 기록된다. 도 8에서, 검은색으로 채워져 있는 메모리셀들(3)은 H레벨로 유지되는 것을 보여주는 것이다.
(b) 다음, 도 9에서 보여준 바와 같이, 워드선(60)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)에 "L"(low)-레벨데이터가 기록된다. 도 9에서, 흰색으로 채워져 있는 메모리셀들(3)은 L레벨로 유지되는 것을 보여주는 것이다.
(c) 다음, 데이터는 소정 시간(예를 들면, 16Mbit DRAM 등에서 16㎳)동안 주목셀에 유지되고, 이 소정 시간동안, 복수 회 워드선(60)에 액세스함으로써(즉, 선택레벨 또는 비선택레벨의 교호설정을 수행함으로써), 워드선(60)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀(3)로부터 데이터가 독출된다. 여기서, 액세스하는 횟수는 DRAM에서 채용된 클럭의 주파수에 의존한다. 예를 들면, 클럭주파수가 100㎒이면, 그 주기(TC)는 10㎱이기 때문에, 데이터유지시간(TDH)이 16㎳가 되어야 하는 규정을 만족시키기 위하여, 엑세스횟수(TACS)는 수학식 1로부터 160만회가 된다.
워드선(60)에 액세스함으로써, 동일한 비트접촉을 통하여 스위칭MOS트랜지스터(미도시)의 하나의 전극이 비트선들(402, 412, …)에 연결된 각 메모리셀(3)은 디스터브되어, 나쁜 데이터유지특성을 갖는 메모리셀(3)에서, 메모리커패시터(미도시)에 축적된 전하는 스위칭MOS트랜지스터(미도시)를 통하여 누설된다.
(d) 다음, 뱅크(10)를 구성하는 모든 메모리셀들(3)에서 데이터를 독출하고 H레벨데이터가 독출되지 않은, 즉 나쁜 데이터유지특성을 갖는 각 메모리셀들(3)은 사용불가(fail)로 판정한다.
(e) 다음, 다시 도 8에서와 같이, 뱅크(10)내의 모든 메모리셀들(3)에 H레벨데이터가 기록된다.
(f) 다음, 워드선(61)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 메모리(3)에 L레벨데이터가 기록된다.
(g) 다음, 데이터는 소정의 시간(예를 들면, 16Mbit DRAM 등에서 16㎳)동안 주목셀에 유지되고, 이 소정 시간동안, 복수 회 워드선(61)에 액세스함으로써, 워드선(61)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀(3)로부터 데이터가 독출된다. 엑세스횟수는 상기 경우와 같이 160만회가 된다. 워드선(61)에 액세스함으로써, 동일한 비트접촉을 통하여 스위칭MOS트랜지스터(미도시)의 하나의 전극이 비트선들(401, 411, …)에 연결된 각 메모리셀(3)은 디스터브되어, 나쁜 데이터유지특성을 갖는 메모리셀(3)에서, 메모리커패시터(미도시)에 축적된 전하는 스위칭MOS트랜지스터(미도시)를 통하여 누설된다.
(h) 다음, 뱅크(10)를 구성하는 모든 메모리셀들(3)에서 데이터를 독출하고 L레벨데이터가 독출되지 않은, 즉 나쁜 데이터유지특성을 갖는 각 메모리셀들(3)은 사용불가(fail)로 판정한다.
(i) 다음, 다시 도 8에서와 같이, 뱅크(10)내의 모든 메모리셀들(3)에 H레벨데이터가 기록된다.
(j) 다음, 워드선(62)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 메모리셀들(3)에 L레벨데이터가 기록된다.
(k) 다음, 데이터는 소정의 시간(예를 들면, 16Mbit DRAM 등에서 16㎳)동안 주목셀에 유지되고, 이 소정 시간동안, 복수 회 워드선(62)에 액세스함으로써, 워드선(62)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 메모리셀(3)로부터 데이터가 독출된다. 엑세스횟수는 상기 경우와 같이 160만회가 된다. 워드선(62)에 액세스함으로써, 동일한 비트접촉을 통하여 스위칭MOS트랜지스터(미도시)의 하나의 전극이 비트선들(401, 411, …)에 연결된 각 메모리셀들(3)은 디스터브되어, 나쁜 데이터유지특성을 갖는 메모리셀(3) 각각에서, 메모리커패시터(미도시)에 축적된 전하는 스위칭MOS트랜지스터(미도시)를 통하여 누설된다.
(l) 다음, 모든 메모리셀들(3)에서 데이터를 독출하고, H레벨데이터가 독출되지 않은 각 메모리셀들(3), 즉 나쁜 데이터유지특성을 갖는 각 메모리셀들(3)은 사용불가(fail)로 판정한다.
또, (i) 내지 (l)테스트의 주요목적은, 워드선(61)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)의 데이터유지특성을 테스트하는 것이기 때문에, 데이터의 기록 및 독출은 워드선(61)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)에서만 수행될 수도 있다.
(m) 다음, 다시 도 8에서와 같이, 뱅크(10)를 구성하는 모든 메모리셀들(3)에 H레벨데이터가 기록된다.
(n) 다음, 워드선(63)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리들(3)에 L레벨데이터가 기록된다.
(o) 다음, 데이터는 소정의 시간(예를 들면, 16Mbit DRAM 등에서 16㎳)동안 주목셀에 유지되고, 이 소정 시간동안, 복수 회 워드선(63)에 액세스함으로써, 워드선(63)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)로부터 데이터가 독출된다. 엑세스횟수는 상기 경우와 같이 160만회가 된다. 워드선(63)에 액세스함으로써, 동일한 비트접촉을 통하여 스위칭MOS트랜지스터(미도시)의 하나의 전극이 비트선들(402, 412, …)에 연결된 각 메모리셀들(3)은 디스터브되어, 나쁜 데이터유지특성을 갖는 각 메모리셀들(3)에서, 메모리커패시터(미도시)에 축적된 전하는 스위칭MOS트랜지스터(미도시)를 통하여 누설된다.
(p) 다음, 모든 메모리셀들(3)에서 데이터를 독출하고, H레벨데이터가 독출되지 않은 각 메모리셀들(3), 즉 나쁜 데이터유지특성을 갖는 각 메모리셀들(3)은 사용불가(fail)로 판정한다.
또, (m) 내지 (p)테스트의 주요목적은, 워드선(60)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)의 데이터유지특성을 테스트하는것이기 때문에, 데이터의 기록 및 독출은 워드선(60)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)에서만 수행될 수도 있다.
(a) 내지 (p)에서와 동일한 공정들이 나머지 (n-1)개의 뱅크들에 대하여 수행된다. 다음, (a), (e), (i) 및 (m) 공정에서 하나의 뱅크를 구성하는 모든 메모리셀들(3)에 L레벨데이터가 기록되는 경우에, n개의 뱅크들에 대하여 (a) 내지 (p)에서와 동일한 공정들이 수행된다. 이 경우,(b), (f), (j) 및 (n) 공정에서, 워드선들(60∼63) 각각에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)에 기록된 데이터는 상기 경우의 역, 즉 L레벨이 아니라 H레벨데이터가 기록된다.
여기서, 앞서 설명한 종래의 디짓디스터브홀드테스트의 소요시간(TC)이 계산된다. 앞서 설명한 테스트방법에서, 각 하나의 뱅크에 대하여, 다른 워드선에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)을 디스터브하기 위해서는 워드선들(60및 61)을, 워드선(61)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)을 디스터브하기 위해서는 워드선(62)을, 및 워드선(60)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)을 디스터브하기 위해서는 워드선(63)을 사용함으로써 테스트가 수행된다. 이 공정은 n개의 뱅크들에서 수행되고, 또한 앞서 설명한 것과 동일한 공정들이 하나의 뱅크를 구성하는 각 메모리셀들(3)에 L레벨데이터가 기록되는 경우에도 수행된다. 그러므로, 소요시간(TC)은 이하의 수학식 2에 의해 주어진다.
여기서, TH는 데이터가 각 메모리셀들(3)에서 유지되어야만 하는 시간을 가리킨다.
앞서 설명한 바와 같이, 종래의 디짓디스터브홀드테스트에서, 워드선(62)은 워드선(61)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)을 디스터브하기 위해서만 사용되고, 워드선(63)은 워드선(60)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 메모리셀들(3)을 디스터브하기 위해서만 사용되기 때문에, 워드선들의 사용효율이 매우 낮다. 그러므로, 종래의 디짓디스터브홀드테스트는, DRAM 등의 전기적 특성을 검사하는 프로브테스트(probe test; 이하, 본 테스트)나 본 테스트 후에 수행될 DRAM 등을 선별하는 테스트 등에 적용할 수가 없다.
이상의 관점에서, 본 발명의 목적은, DRAM 등의 데이터유지특성을 짧은 시간에 효율적으로 테스트할 수 있는 반도체기억장치의 테스트방법, 이 테스트방법이 적용된 DRAM 또는 동기형 DRAM 등의 반도체기억장치, 및 상기 테스트방법이 적용된 SOC와 같은 반도체장치를 제공하는 것이다.
도 1은, 본 발명의 실시예에 따른 반도체기억장치의 테스트방법이 적용된 DRAM을 구성하는 뱅크의 주요 요소의 구성을 보여주는 회로도;
도 2는, 본 발명의 실시예에 따른 반도체기억장치의 테스트방법이 적용된 DRAM을 구성하는 뱅크의 주요 요소의 구성을 보여주는 개략블록도;
도 3은 도 2에서 나타낸 테스트방법을 설명하는 도면;
도 4는 도 2에서 나타낸 테스트방법을 설명하는 다른 도면;
도 5는 도 2에서 나타낸 테스트방법을 설명하는 또 다른 도면;
도 6은 종래의 DRAM의 구성의 일 예를 보여주는 개략블록도;
도 7은 종래의 DRAM을 구성하는 뱅크의 주요 요소의 구성의 일 예를 보여주는 개략블록도;
도 8은 종래의 디짓디스터브홀드테스트를 설명하는 도면; 및
도 9도 종래의 디짓디스터브홀드테스트를 설명하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1, 11 : 뱅크2, 13 : 행해독기
3, 21 : 메모리셀4, 22 : 비트선
5, 23 : 센스앰프6, 24 : 워드선
14 : 테스트전용워드선25 : 테스트전용메모리셀
TWD : 테스트전용워드신호TEST : 테스트신호
TRS : 테스트전용행선택신호RAD : 행어드레스신호
TC: 종래의 테스트소요시간
TACS: 엑세스횟수
TDH, TH: 데이터유지시간
TI: 본발명의 테스트소요시간
본 발명의 제1양태에 따르면, 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들, 스위칭MOS트랜지스터의 게이트전극에 연결되고 행방향으로 서로 소정의 거리만큼 떨어져 열방향으로 연장되도록 형성된 복수의 워드선들, 및 스위칭MOS트랜지스터의 하나의 전극에 연결되고 열방향으로 서로 소정의 거리만큼 떨어져 행방향으로 연장되도록 형성된 복수의 비트선들을 각각 포함하는 반도체기억장치들의 테스트방법에 있어서,
상기 반도체기억장치에는, 각 메모리셀들과 동일한 구성을 갖고 복수의 비트선들 각각에 스위칭MOS트랜지스터의 하나의 전극이 연결된 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀과, 각 테스트전용메모리셀들을 구성하는 스위칭MOS트랜지스터의 게이트전극에 공통적으로 연결되는 테스트전용워드선들이 마련되고,
상기 복수의 메모리셀들 전체에 제1데이터를 기록하는 제1단계;
상기 테스트전용메모리셀들 각각에 제2데이터를 기록하는 제2단계;
상기 테스트전용워드선들 각각을 선택레벨 및 비선택레벨로 교호적으로 소정 회 설정하는 제3단계; 및
상기 복수의 메모리셀들로부터 데이터를 독출하는 제4단계를 포함하는 반도체기억장치의 테스트방법이 제공된다.
상기 제1양태에서, 바람직한 형태는, 반도체기억장치가 복수의 메모리셀들, 복수의 워드선들, 복수의 비트선들, 테스트전용메모리셀들, 및 테스트전용워드선들이 마련된 복수의 뱅크들을 갖고, 뱅크들을 구성하는 테스트전용워드선들은 공통으로 연결되는 것이다.
다른 바람직한 형태는, 반도체기억장치 또는 뱅크들 각각에서, 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고, 각 테스트전용메모리셀들과 각 테스트전용워드선들로 이루어진 2세트들이 마련되고, 제1 내지 제4단계들이 테스트전용워드선들 각각에 수행되는 것이다.
또 다른 바람직한 형태는, 반도체기억장치에, 결함이 있는 각 메모리셀들과 교체될 수 있는 복수의 여분메모리셀들, 및 복수의 여분메모리셀들의 게이트전극에 공통적으로 연결되는 여분워드선들이 마련되고, 테스트전용메모리셀들이나 테스트전용워드선들이 마련되지 않고, 제2단계에서, 여분메모리셀들에 제2데이터가 기록되고, 제3단계에서, 여분워드선들이 소정 회 선택레벨과 비선택레벨로 교호적으로 설정되는 것이다.
추가적인 바람직한 형태는, 반도체기억장치에서, 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고, 각 여분메모리셀들과 각 여분워드선들로 이루어진 적어도 2세트들이 마련되고, 제1 내지 제4단계들이 여분워드선들 각각에 수행되는 것이다.
본 발명의 제2양태에 따르면, 각각이 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들;
행방향으로 소정의 거리만큼 서로 떨어져 열방향으로 연장되도록 형성되고 스위칭MOS트랜지스터의 게이트전극에 각각 연결되는 복수의 워드선들;
열방향으로 소정의 거리만큼 서로 떨어져 행방향으로 연장되도록 형성되고 스위칭MOS트랜지스터의 하나의 전극에 각각 연결되는 복수의 비트선들;
상기 복수의 비트선들 각각에 스위칭MOS트랜지스터의 하나의 전극이 연결된 메모리셀들과 각각 동일한 구성을 갖는 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀들; 및
상기 테스트전용메모리셀들 각각을 구성하는 스위칭MOS트랜지스터의 게이트전극에 공통적으로 연결되는 테스트전용워드선들을 포함하는 반도체기억장치가 제공된다.
상기 제2양태에서, 바람직한 형태는, 복수의 메모리셀들, 복수의 워드선들, 복수의 비트선들, 테스트전용메모리셀들, 및 테스트전용워드선들을 각각 갖는 복수의 뱅크들을 포함하고, 각 뱅크들을 구성하는 테스트전용워드선들이 공통으로 연결되게 되는 것이다.
다른 바람직한 형태는, 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고, 테스트전용메모리셀들과 테스트전용워드선들로 이루어진 2세트들이 마련되고, 테스트전용메모리셀들과 테스트전용워드선들로 이루어진 2세트들 중에서 하나의 세트를 구성하는 테스트전용메모리셀들의 하나의 전극이 쌍을 이루는 2개의 비트선들 중 하나의 비트선에 연결되고, 다른 세트를 구성하는 테스트전용메모리셀들의 하나의 전극은 쌍을 이루는 2개의 비트선들 중 다른 하나의 비트선에 연결되는 것이다.
본 발명의 제3양태에 따르면, 각각이 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들;
행방향으로 소정의 거리만큼 서로 떨어져 열방향으로 연장되도록 형성되고 스위칭MOS트랜지스터의 게이트전극에 각각 연결되는 복수의 워드선들;
열방향으로 소정의 거리만큼 서로 떨어져 행방향으로 연장되도록 형성되고 스위칭MOS트랜지스터의 하나의 전극에 각각 연결되는 복수의 비트선들;
상기 복수의 비트선들 각각에 스위칭MOS트랜지스터의 하나의 전극이 연결된 메모리셀들과 각각 동일한 구성을 갖는 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀들; 및
상기 테스트전용메모리셀들 각각을 구성하는 스위칭MOS트랜지스터의 게이트전극에 공통적으로 연결되는 테스트전용워드선들을 포함하는 반도체기억부가 마련된 반도체장치가 제공된다.
본 발명이 상기 및 다른 목적들, 이점들 및 특징들은 첨부한 도면들과 결합한 이하의 설명으로부터 더욱 명백해 질 것이다.
본 발명을 실현한 가장 좋은 양태들이 첨부 도면들을 참조하여 다양한 실시예들을 이용하여 보다 상세하게 설명될 것이다.
실시예
도 2는, 본 발명의 실시예에 따른 반도체기억장치의 테스트방법이 적용된 DRAM을 구성하는 뱅크의 주요 요소의 구성을 보여주는 개략블럭도이다. 본 실시예의 DRAM은, 주로 뱅크들(110내지 11n, n은 자연수), AND게이트(120내지 121), 행해독기(13), 및 테스트전용워드선들(140내지 141)을 포함한다. 뱅크들(110내지 11n)은 도시되지는 않았지만 적어도 하나의 메모리셀어레이, 복수의 센스앰프들, 및 입력/출력버스로 구성된다. AND게이트(120)는, 제1입력단자(미도시)에 공급될 테스트신호(TEST)와 제2입력단자(미도시)에 공급될 테스트전용워드신호(TWD0)의 논리합을 구하여 얻어진 결과를, 테스트전용행선택신호(TRS0)의 형태로 테스트전용워드선(140)을 통하여 각 뱅크들(110내지 11n)에 공급한다. AND게이트(121)는, 제1입력단자(미도시)에 공급될 테스트신호(TEST)와 제2입력단자(미도시)에 공급될 테스트전용워드신호(TWD1)의 논리합을 구하여 얻어진 결과를, 테스트전용행선택신호(TRS1)의 형태로 테스트전용워드선(141)을 통하여 각 뱅크들(110내지 11n)에 공급한다. 테스트신호(TEST)는, 본 실시예의 DRAM이 정상적으로 사용될 때 L레벨신호로서 사용되고, 본 실시예의 DRAM의 다양한 특성이 테스트될 때 H레벨신호로서 사용된다.
행해독기(13)는 외부로부터 공급된 행어드레스신호(RAD)를 해독하여 각 뱅크들(110내지 11n)에 해당하는 워드선을 선택상태로 하기 위한 행선택신호를 출력한다. 또한, H레벨테스트신호(TEST)가 공급될 때, 행해독기(13)는 본 실시예의 DRAM이 테스트모드로 설정된 것을 인식한다. 테스트전용워드선들(140및 141) 각각은 공통적으로 후술할 뱅크들(110내지 11n) 각각에 연결된다. 게다가, 본 실시예의 DRAM에는, 앞서 설명한 요소들에 더하여, 외부로부터 공급된 열어드레스신호를 해독하여 각 뱅크들(110내지 11n)에 해당하는 비트선을 선택상태로 하기 위한 열선택신호(미도시)를 출력하는 열해독기(미도시), 주변회로들에 공급될 내부전압을 발생시키는 내부전압발생회로(미도시) 등이 마련되고, 이 구성요소들은 공지의 반도체제조기술을 사용하여 하나의 반도체칩 상에 형성된다.
다음, 도 2에서 도시된 DRAM을 구성하는 뱅크(110)의 주요 요소의 구성이 도 1을 참조하여 설명된다. 도 1에서와 같이, 이 실시예의 뱅크(110)에서, 메모리셀들(21)이 매트릭스형태로 배열된다. 비트선들(2201, 2202, 2211, 2212, …)은 열방향으로 서로 소정의 거리만큼 떨어져 행방향으로 연장되는 방식으로 형성되고, 이 비트선들(2201, 2202, 2211, 2212, …) 각각은 해당 메모리셀들(21)을 구성하는 스위칭MOS트랜지스터(미도시)의 하나의 전극에 연결된다. 그리고, 각 메모리셀들(21)을 구성하는 스위칭MOS트랜지스터(미도시)의 다른 전극은 해당 메모리커패시터(미도시)에 연결된다. 또, 쌍을 이루는 비트선들(2201및 2202, 2211및 2212, …)은 각 해당 센스앰프들(230, 231, …)에 연결된다. 각 센스앰프들(230, 231, …)은 각 메모리셀들(21)에서부터 각 비트선들(2201, 2202, 2211, 2212, …)로 독출된 데이터를 검출하여 그것을 증폭한다. 각 워드선들(240, 241, 242, …)은, 각 비트선들(2201,2202, 2211, 2212, …)과 직교하며, 행방향으로 서로 소정의 거리만큼 떨어져 열방향으로 연장되는 방식으로 형성된다. 각 워드선들(240, 241, 242, …)은 해당 메모리셀들(21)을 구성하는 스위칭MOS트랜지스터(미도시)의 게이트전극에 연결된다.
게다가, 본 실시예의 뱅크(110)에서, 상기 테스트전용워드선들(140및 141) 각각은, 각 비트선들(2201, 2202, 2211, 2212, …)과 직교하며, 각 워드선들(240, 241, 242, …)과 인접하는 방식으로 행방향으로 서로 소정의 거리만큼 떨어져 열방향으로 연장되도록 형성된다. 또한, 도 1에서와 같이, 본 실시예의 뱅크(110)에서는, 메모리셀들(21)과 동일한 구성을 가지며 각 비트선들(2201, 2202, 2211, 2212, …)에 스위칭MOS트랜지스터(미도시)의 하나의 전극이 각각 연결된 테스트전용메모리셀들(25)이 마련된다. 각 테스트전용메모리셀들(25)을 구성하는 스위칭MOS트랜지스터(미도시)의 게이트전극은 해당하는 테스트전용워드선들(140또는 141)에 연결된다. 또한, 각 테스트전용메모리셀들(25)을 구성하는 스위칭MOS트랜지스터(미도시)의 다른 전극은 해당하는 메모리커패시터(미도시)에 연결된다. 그리고, 다른 뱅크들(111내지 11n)의 주요요소의 구성은 상기 뱅크(110)와 동일하므로 그 설명은 생략된다.
다음으로, 상기 구성을 갖는 DRAM의 데이터유지특성을 검사하는 방법이 설명된다.
(1) 먼저, 본 실시예의 DRAM을 테스트모드로 설정하기 위하여, 외부로부터 H레벨테스트신호(TEST)가 공급된다.
(2) 다음, 도 3에서와 같이, 각 뱅크들(111내지 11n)을 구성하는 메모리셀들(21)에 H레벨데이터가 기록된다. 도 3에서, 검은색으로 채워져 있는 메모리셀들(21)은 H레벨 상태로 유지되는 것을 보여주며, 이하의 도면들에서도 동일하다.
(3) 다음, H레벨 테스트전용워드신호(TWD0)가 외부로부터 공급된다(선택레벨 설정단계). AND게이트(120)는, 제1입력단자(미도시)에 공급될 H레벨 테스트신호(TEST)와 제2입력단자(미도시)에 공급될 H레벨 테스트전용워드신호(TWD0)의 논리합을 구하여 얻어진 결과를, H레벨 테스트전용행선택신호(TRS0)의 형태로 테스트전용워드선(140)을 통하여 각 뱅크들(110내지 11n)에 공급한다. 동시에, 비트선들(2201, 2211, …)은 L레벨로 설정된다. 그러므로, 도 4에서와 같이, 각 뱅크들(110내지 11n)에서, 테스트전용워드선(140)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 테스트전용 메모리셀들(25)에 L레벨데이터가 기록된다. 도 4에서, 빈 사각형 모양으로 각각 나타나 있는 테스트전용메모리셀들(25)은 L레벨로 유지되는 것을 보여주고, 이하의 도면들에서도 동일하다.
(4) 다음, 데이터는 소정 시간(예를 들면, 16Mbit DRAM 등에서 16㎳)동안 테스트셀에 유지되고, 이 소정 시간동안, 복수 회 테스트전용워드선(140)에 액세스함으로써(즉, 선택레벨 또는 비선택레벨의 교호설정을 수행함으로써), 테스트전용워드선(140)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 테스트전용메모리셀들(25)로부터 데이터가 독출된다. 여기서, 엑세스횟수(TACS)는 상기 종래의 경우와 동일하게 160만회이다. 테스트전용워드선(140)에 액세스함으로써, 동일한 비트접촉(미도시)을 통하여 스위칭MOS트랜지스터(미도시)의 하나의 전극이 각 비트선들(2201, 2211, …)에 연결된 각 메모리셀들(21)은 디스터브되어, 나쁜 데이터유지특성을 갖는 각 메모리셀들(21)에서, 메모리커패시터(미도시)에 축적된 전하는 스위칭MOS트랜지스터(미도시)를 통하여 누설된다.
(5) 다음, 모든 메모리셀들(21)에서 데이터를 독출하고 H레벨데이터가 독출되지 않은, 즉 나쁜 데이터유지특성을 갖는 각 메모리셀들(21)은 사용불가(fail)로 판정한다.
(6) 다음, 다시 도 3에서와 같이, 각 뱅크들(110내지 11n)을 구성하는 모든 메모리셀들(21)에 H레벨데이터가 기록된다.
(7) 다음, H레벨 테스트전용워드신호(TWD0)가 외부로부터 공급된다(선택레벨 설정단계). AND게이트(121)는, 제1입력단자(미도시)에 공급될 H레벨 테스트신호(TEST)와 제2입력단자(미도시)에 공급될 H레벨 테스트전용워드신호(TWD1)의 논리합을 구하여 얻어진 결과를, H레벨 테스트전용행선택신호(TRS1)의 형태로 테스트전용워드선(141)을 통하여 각 뱅크들(110내지 11n)에 공급한다. 동시에, 비트선들(2202, 2212, …)은 L레벨로 설정된다. 그러므로, 도 5에서와 같이, 각 뱅크들(110내지 11n)에서, 테스트전용워드선(141)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 테스트전용메모리셀들(25)에 L레벨데이터가 기록된다.
(8) 다음, 데이터는 소정의 시간(예를 들면, 16Mbit DRAM 등에서 16㎳)동안 테스트셀에 유지되고, 이 소정 시간동안, 복수 회 테스트전용워드선(141)에 액세스함으로써, 테스트전용워드선(141)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 테스트전용메모리셀들(25)로부터 데이터가 독출된다. 여기서, 엑세스횟수는 상기 단계 (4)와 같이 160만회가 된다. 테스트전용워드선(141)에 액세스함으로써, 동일한 비트접촉을 통하여 스위칭MOS트랜지스터(미도시)의 하나의 전극이 비트선들(2202, 2212, …)에 연결된 각 메모리셀들(21)은 디스터브되어, 나쁜 데이터유지특성을 갖는 메모리셀(21)에서, 메모리커패시터(미도시)에 축적된 전하는 스위칭MOS트랜지스터(미도시)를 통하여 누설된다.
(9) 다음, 모든 메모리셀들(21)에서 데이터를 독출하고 H레벨데이터가 독출되지 않은, 즉 나쁜 데이터유지특성을 갖는 각 메모리셀들(21)은 사용불가(fail)로 판정한다.
다음, (2) 내지 (9)의 단계와 동일한 공정들이, (2) 내지 (6) 공정들에서 각 뱅크들(110내지 11n)을 구성하는 모든 메모리셀들(21)에 L레벨데이터가 기록되는경우에도 수행된다. 이 경우에, (3) 및 (7) 공정에서, 각 테스트전용워드선(140및 141)에 스위칭MOS트랜지스터(미도시)의 게이트전극이 연결된 각 테스트전용메모리셀들(25)에 기록될 데이터는 상기의 경우의 역이 되어, 즉 L레벨데이터가 아니라 H레벨데이터가 기록된다.
따라서, 본 실시예의 구성에 따르면, 테스트전용워드선들(140및 141)이, 모든 뱅크들(110내지 11n)에서 공통적으로 사용될 수 있도록 마련되기 때문에, DRAM을 구성하는 모든 메모리셀들(21)의 데이터유지특성이 짧은 시간에 효율적으로 테스트될 수 있다.
여기서, 본 실시예의 구성 및 테스트방법을 사용한 경우에서의 소요시간(이하 본 발명의 소요시간(TC))이 얻어질 수 있다.
본 실시예의 테스트방법에서, 테스트는 테스트전용워드선들(140및 141)의 2개를 이용하여 수행되고, 각 뱅크들(110내지 11n)을 구성하는 모든 메모리셀들(21)에 L레벨데이터가 기록되는 경우에 상기 공정들과 동일한 공정들이 수행되기 때문에, 본 발명의 소요시간은 이하의 수학식 3에 의해 주어진다.
여기서, TH는, 데이터가 각 메모리셀들(21)에 유지되어야 하는 시간을 가리킨다.
수학식 2 및 3으로부터 명백한 바와 같이, DRAM이 하나의 뱅크로 구성된 경우에도, 본 발명의 소요시간(TC)은 종래의 디스터브홀드테스트의 소요시간(TC)의 절반이다. DRAM이 n개의 뱅크로 구성된 경우에, 소요시간(TI)은, 종래의 디스터브홀드테스트의 소요시간(TC) 약 1/2n으로 감소된다.
본 발명은 상기 실시예들에 한정되는 것이 아니라 본 발명의 범위 및 정신에 벗어남 없이 변경 및 변형될 수도 있음은 명백하다. 예를 들면, 상기 실시예에서, 한 쌍으로 구성된 비트선들(2201, 2202, 2211, 2212, …)이 각 센스앰프(230, 231, …)에 연결되었지만, 본 발명은 여기에 한정되지 않는다. 본 발명은 하나의 센스앰프가 하나의 비트선에 연결되는 DRAM 등에 적용될 수 있다. 이 경우, 단일 테스트전용워드선만이 사용된다.
또한, 상기 설명에서, 이 예의 테스트방법이 DRAM의 어느 단계의 테스트에 적용되는 가에 대하여는 언급하지 않았지만, 일반적으로는, 흠결메모리셀을 여분메모리셀(redundant memory cell)로 대체하기 위하여 전기적 특성 등을 조사하는 다른 프로브테스트(이하, 여분테스트; redundant test) 후에 수행되는 하나의 프로브테스트(이하, 본 테스트)에 적용된다. 그러나, 본 발명은 이것에 한정되지 않는다. 본 발명의 테스트방법은 본 테스트뿐만 아니라 여분테스트 및/또는 본 테스트가 수행된 후에 수행되는 DRAM을 선택하기 위한 테스트에 적용될 수도 있다.
특히, 본 발명의 테스트방법이 여분메모리셀들을 갖는 DRAM에 적용되는 경우에, 복수의 여분메모리셀들 및 이 복수의 여분메모리셀들을 구성하는 스위치MOS트랜지스터들의 게이트전극들에 공통적으로 연결되는 여분워드선들을, 테스트전용메모리셀들(25) 및 테스트전용워드선들(140및 141) 대신에 사용함으로써, 반도체기억장치의 칩크기를 증가시키지 않고, DRAM 등의 데이터유지특성은 짧은 시간에 효율적으로 테스트될 수 있다.
또한, 상기 실시예에서, 본 발명의 테스트방법은 단일 DRAM의 테스트에 적용되는 것이 제공되었지만, 본 발명의 테스트방법은 단일 동기형 DRAM 또는, DRAM 및/또는 동기형 DRAM이 혼합되어 탑재된 SOC나 ASIC(Application Specific Integrated Circuit)에 적용될 수 있다.
앞서 설명한 구성에 의해, 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들, 스위칭MOS트랜지스터의 게이트전극에 연결되고 행방향으로 서로 소정의 거리만큼 떨어져 열방향으로 연장되도록 형성된 복수의 워드선들, 및 스위칭MOS트랜지스터의 하나의 전극에 연결되고 열방향으로 서로 소정의 거리만큼 떨어져 행방향으로 연장되도록 형성된 복수의 비트선들을 각각 포함하는 반도체기억장치들에서 테스트방법이 수행되고, 이 테스트방법은, 반도체기억장치에 각 메모리셀들과 동일한 구성을 갖고 복수의 비트선들 각각에 스위칭MOS트랜지스터의 하나의 전극이 연결된 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀과, 각 테스트전용메모리셀들을 구성하는 스위칭MOS트랜지스터의 게이트전극에 공통적으로 연결되는 테스트전용워드선들이 마련되고, 복수의 메모리셀들 전체에 제1데이터를 기록하는 제1단계; 테스트전용메모리셀들 각각에 제2데이터를 기록하는 제2단계; 테스트전용워드선들 각각을 선택레벨 및 비선택레벨로 교호적으로 소정 회 설정하는 제3단계; 및 복수의 메모리셀들로부터 데이터를 독출하는 제4단계를 포함하므로, 짧은 시간에 DRAM 등의 데이터유지특성을 효율적으로 테스트할 수 있다.
또한, 다른 구성에 의해, 반도체기억장치가 복수의 메모리셀들, 복수의 워드선들, 복수의 비트선들, 테스트전용메모리셀들, 및 테스트전용워드선들이 마련된 복수의 뱅크들을 포함하고, 뱅크들을 구성하는 테스트전용워드선들은 공통으로 연결되기 때문에, 다중 뱅크형 DRAM의 데이터유지특성이 짧은 시간에 효과적으로 테스트될 수 있다.
게다가, 다른 구성에 의해, 반도체기억장치가, 테스트전용메모리셀들이나 테스트전용워드선들은 제공하지 않고, 결함이 있는 각 메모리셀들과 교체될 수 있는 복수의 여분메모리셀들, 및 복수의 여분메모리셀들의 게이트전극에 공통적으로 연결되는 여분워드선들을 포함하는 경우에, 제2단계에서 여분메모리셀들에 제2데이터가 기록되고, 제3단계에서 여분워드선들이 소정 회 선택레벨과 비선택레벨로 교호적으로 설정되며, 따라서 칩면적의 증가 없이 DRAM 등의 데이터유지특성이 짧은 시간에 효율적으로 테스트될 수 있다.

Claims (11)

  1. 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들, 상기 스위칭MOS트랜지스터의 게이트전극에 연결되고 행방향으로 서로 소정의 거리만큼 떨어져 열방향으로 연장되도록 형성된 복수의 워드선들, 및 상기 스위칭MOS트랜지스터의 하나의 전극에 연결되고 열방향으로 서로 소정의 거리만큼 떨어져 행방향으로 연장되도록 형성된 복수의 비트선들을 각각 포함하는 반도체기억장치들의 테스트방법에 있어서,
    상기 반도체기억장치에는, 상기 각 메모리셀들과 동일한 구성을 갖고 상기 복수의 비트선들 각각에 상기 스위칭MOS트랜지스터의 하나의 전극이 연결된 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀과, 상기 각 테스트전용메모리셀들을 구성하는 상기 스위칭MOS트랜지스터의 상기 게이트전극에 공통적으로 연결되는 테스트전용워드선들이 마련되고,
    상기 복수의 메모리셀들 전체에 제1데이터를 기록하는 제1단계;
    상기 테스트전용메모리셀들 각각에 제2데이터를 기록하는 제2단계;
    상기 테스트전용워드선들 각각을 선택레벨 및 비선택레벨로 교호적으로 소정 회 설정하는 제3단계; 및
    상기 복수의 메모리셀들로부터 데이터를 독출하는 제4단계를 포함하는 반도체기억장치의 테스트방법.
  2. 제1항에 있어서, 상기 반도체기억장치는, 상기 복수의 메모리셀들, 상기 복수의 워드선들, 상기 복수의 비트선들, 상기 테스트전용메모리셀들, 및 상기 테스트전용워드선들이 마련된 복수의 뱅크들을 갖고, 상기 뱅크들을 구성하는 상기 테스트전용워드선들은 공통으로 연결되는 반도체기억장치의 테스트방법.
  3. 제1항에 있어서, 상기 반도체기억장치 또는 상기 뱅크들 각각에서, 상기 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고,
    상기 각 테스트전용메모리셀들과 상기 각 테스트전용워드선들로 이루어진 2세트들이 마련되고,
    상기 제1 내지 제4단계들이 상기 테스트전용워드선들 각각에 수행되는 반도체기억장치의 테스트방법.
  4. 제1항에 있어서, 상기 반도체기억장치에는, 결함이 있는 상기 각 메모리셀들과 교체될 수 있는 복수의 여분메모리셀들, 및 상기 복수의 여분메모리셀들의 게이트전극에 공통적으로 연결되는 여분워드선들이 마련되고,
    상기 테스트전용메모리셀들이나 상기 테스트전용워드선들이 마련되지 않고,
    제2단계에서, 상기 여분메모리셀들에 상기 제2데이터가 기록되고,
    제3단계에서, 상기 여분워드선들이 소정 회 선택레벨과 비선택레벨로 교호적으로 설정되는 반도체기억장치의 테스트방법.
  5. 제4항에 있어서, 상기 반도체기억장치에서, 상기 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고,
    상기 각 여분메모리셀들과 상기 각 여분워드선들로 이루어진 적어도 2세트가 마련되고,
    상기 제1 내지 제4단계들이 상기 여분워드선들 각각에 수행되는 반도체기억장치의 테스트방법.
  6. 각각이 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들;
    행방향으로 소정의 거리만큼 서로 떨어져 열방향으로 연장되도록 형성되고 상기 스위칭MOS트랜지스터의 게이트전극에 각각 연결되는 복수의 워드선들;
    열방향으로 소정의 거리만큼 서로 떨어져 행방향으로 연장되도록 형성되고 상기 스위칭MOS트랜지스터의 하나의 전극에 각각 연결되는 복수의 비트선들;
    상기 복수의 비트선들 각각에 상기 스위칭MOS트랜지스터의 하나의 전극이 연결된 상기 메모리셀들과 각각 동일한 구성을 갖는 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀들; 및
    상기 테스트전용메모리셀들 각각을 구성하는 상기 스위칭MOS트랜지스터의 상기 게이트전극에 공통적으로 연결되는 테스트전용워드선들을 포함하는 반도체기억장치.
  7. 제6항에 있어서, 상기 복수의 메모리셀들, 상기 복수의 워드선들, 상기 복수의 비트선들, 상기 테스트전용메모리셀들, 및 상기 테스트전용워드선들을 각각 갖는 복수의 뱅크들을 포함하고, 상기 각 뱅크들을 구성하는 상기 테스트전용워드선들이 공통으로 연결되게 되는 반도체기억장치.
  8. 제6항에 있어서, 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고,
    상기 테스트전용메모리셀들과 상기 테스트전용워드선들로 이루어진 2세트들이 마련되고,
    상기 테스트전용메모리셀들과 상기 테스트전용워드선들로 이루어진 2세트들 중에서 하나의 세트를 구성하는 상기 테스트전용메모리셀들의 하나의 전극이 쌍을 이루는 2개의 비트선들 중 하나의 비트선에 연결되고, 다른 세트를 구성하는 상기 테스트전용메모리셀들의 하나의 전극은 쌍을 이루는 2개의 비트선들 중 다른 하나의 비트선에 연결되는 반도체기억장치.
  9. 각각이 메모리커패시터 및 스위칭MOS트랜지스터로 구성되고 매트릭스형태로 배열된 복수의 메모리셀들;
    행방향으로 소정의 거리만큼 서로 떨어져 열방향으로 연장되도록 형성되고 상기 스위칭MOS트랜지스터의 게이트전극에 각각 연결되는 복수의 워드선들;
    열방향으로 소정의 거리만큼 서로 떨어져 행방향으로 연장되도록 형성되고상기 스위칭MOS트랜지스터의 하나의 전극에 각각 연결되는 복수의 비트선들;
    상기 복수의 비트선들 각각에 상기 스위칭MOS트랜지스터의 하나의 전극이 연결된 상기 메모리셀들과 각각 동일한 구성을 갖는 하나의 테스트전용메모리셀 또는 복수의 테스트전용메모리셀들; 및
    상기 테스트전용메모리셀들 각각을 구성하는 상기 스위칭MOS트랜지스터의 상기 게이트전극에 공통적으로 연결되는 테스트전용워드선들을 포함하는 반도체기억부가 마련된 반도체장치.
  10. 제9항에 있어서, 상기 복수의 메모리셀들, 상기 복수의 워드선들, 상기 복수의 비트선들, 상기 테스트전용메모리셀들, 및 상기 테스트전용워드선들을 각각 갖는 복수의 뱅크들을 포함하고, 상기 각 뱅크들을 구성하는 상기 테스트전용워드선들이 공통으로 연결되게 되는 반도체장치.
  11. 제9항에 있어서, 복수의 비트선들 중 2개씩 쌍을 이루는 비트선들마다 메모리앰프에 연결되고,
    상기 테스트전용메모리셀들과 상기 테스트전용워드선들로 이루어진 2세트들이 마련되고,
    상기 테스트전용메모리셀들과 상기 테스트전용워드선들로 이루어진 2세트들 중에서 하나의 세트를 구성하는 상기 테스트전용메모리셀들의 하나의 전극이 쌍을 이루는 2개의 비트선들 중 하나의 비트선에 연결되고, 다른 세트를 구성하는 상기테스트전용메모리셀들의 하나의 전극은 쌍을 이루는 2개의 비트선들 중 다른 하나의 비트선에 연결되는 반도체장치.
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