KR100402088B1

KR100402088B1 - 테스트 모드를 갖는 반도체 기억장치 및 그것을 사용한반도체 테스트 방법

Info

Publication number: KR100402088B1
Application number: KR10-2000-0054560A
Authority: KR
Inventors: 타니무라마사아키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-01-20
Filing date: 2000-09-18
Publication date: 2003-10-17
Also published as: JP2001202797A; US6317373B1; TW508577B; DE10042622A1; KR20010076195A

Abstract

DRAM(1)에 있어서, 제 1 셀렉터(34)는, 메모리부(33)로부터 판독된 4 비트의 데이터 중의 1비트의 데이터를 선택하고, 그 데이터(DO)를 데이터 출력버퍼(41)에 준다. 데이터 출력버퍼(41)는, 판정신호(JDO) 등으로부터 생성되는 출력 허가신호(ZOE')에 의해 제어되어, 상기 4 비트의 데이터가 서로 일치하고 있는 경우에는 제 1 셀렉터(34)로부터의 데이터(DO)를 데이터 입출력 단자(T0)에 주고, 일치하지 않는 경우에는 데이터 입출력 단자(T0)를 하이 임피던스 상태로 한다. 판독 데이터(DO)와 판정신호(JDO) 중에서 어느 한쪽을 선택하기 위한 제 2 셀렉터(40)가 불필요하게 되기 때문에, 판독 데이터(DO)의 제 2 셀렉터(4O)에 의한 지연을 없앨 수 있어, 액세스 속도의 고속화를 도보할 수 있다.

Description

테스트 모드를 갖는 반도체 기억장치 및 그것을 사용한 반도체 테스트 방법{SEMICONDUCTOR MEMORY DEVICE HAVING A TEST MODE AND SEMICONDUCTOR TESTING METHOD UTILIZING THE SAME}

본 발명은 반도체 기억장치 및 반도체 테스트 방법에 관한 것으로, 특히, 테스트 모드를 갖는 반도체 기억장치 및 그것을 사용한 반도체 테스트 방법에 관한 것이다.

도 9은, 종래의 다이내믹 랜덤 액세스 메모리(이하, DRAM이라 칭한다)(30)의 구성을 나타낸 회로 블록도이다. 이와 같은 DRAM(30)은, 예를 들면 일본국 특개평 6-295599호 공보에 개시되어 있다.

도 9에 있어서, 이 DRAM(30)은, 어드레스 버퍼회로(31), 제어신호 발생회로(32), 메모리부(33), 셀렉터(34, 4O), 데이터 입력버퍼(35), 비교 데이터 레지스터(36), 판정회로(37), 게이트회로(38), 판정결과 레지스터(39), 및 데이터 출력버퍼(41)를 구비한다.

어드레스 버퍼회로(31)는, 외부 어드레스 신호 A0∼An(단, n은 O 이상의 정수이다)에 근거하여 행 어드레스 신호 RA0∼RAn, 열 어드레스 신호 CA0∼CAn, 및 블록 선택신호 B0, B1을 생성한다. 어드레스 신호 RA0∼RAn, CA0∼CAn은 메모리부(33)에 주어지고, 블록 선택신호 BO, B1은 셀렉터(34)에 주어진다. 제어신호 발생회로(32)는, 외부 클럭신호 CLK에 동기하여 동작하고, 외부 제어신호 /RAS, /CAS, /WE, /OE, /CS에 따라 여러가지의 내부 제어신호를 생성하여, DRAM(30) 전체를 제어한다.

메모리부(33)는, 4개의 메모리 블록(33a∼33d)을 포함하고, 기록동작시에는 셀렉터(34)로부터의 1 비트 또는 4 비트의 데이터를 기억하며, 판독동작시에는 4 비트의 데이터를 판독하여 셀렉터(34) 및 판정회로(37)에 준다.

메모리 블록(33a)은, 도 10에 나타낸 것과 같이, 메모리 어레이(42), 센스앰프+입출력 제어회로(43), 행 디코더(47) 및 열 디코더(48)를 포함한다. 메모리 어레이(42)는, 행렬 형태로 배열된 복수의 메모리셀 MC과, 각 행에 대응하여 설치된 워드선 WL과, 각 열에 대응하여 설치된 비트선쌍 BL, /BL을 포함한다. 각 메모리셀 MC는, 액세스용의 N 채널 MOS 트랜지스터와 정보기억용의 커패시터를 포함하는 주지의 것이다.

센스앰프+입출력 제어회로(43)는, 데이터 입출력선쌍 IO, /IO와, 각 열에 대응하여 설치된 열 선택선 CSL, 열 선택 게이트(44), 센스앰프(45) 및 이퀄라이저(46)를 포함한다. 열 선택 게이트(44)는, 비트선쌍 BL, /BL과 데이터 입출력선쌍 IO, /IO 사이에 접속된 1쌍의 N 채널 MOS 트랜지스터를 포함한다. 각 N 채널 MOS 트랜지스터의 게이트는, 열 선택선 CSL을 거쳐 열 디코더(48)에 접속된다. 열 디코더(48)에 의해 열 선택선 CSL이 선택 레벨인「H」레벨로 상승하면, 1쌍의 N 채널 MOS 트랜지스터가 도통하여, 비트선쌍 BL, /BL과 데이터 입출력선쌍 IO, /IO가 결합된다.

센스앰프(45)는, 센스앰프 활성화 신호 SON, ZSOP가 각각「H」레벨 및「L」레벨이 된 것에 따라, 비트선쌍 BL, /BL 사이의 미소 전위차를 전원전압 VCC로 증폭한다. 이퀄라이저(46)는, 비트선 이퀄라이즈 신호 BLEQ가 활성화 레벨인「H」레벨이 된 것에 따라, 비트선쌍 BL과 /BL의 전위를 비트선 전위 VBL(= VCC/2)로 이퀄라이즈한다.

다음에, 도 10로 나타낸 메모리 블록(33a)의 동작에 대해 설명한다. 기록동작시에 있어서는, 열 디코더(48)에 의해 열 어드레스 신호 CA0∼CAn에 따른 열의 열 선택선 CSL이 선택 레벨인「H」레벨로 상승되고, 그것의 열 선택선 CSL에 대응하는 열 선택 게이트(44)가 도통한다.

이에 따라, 셀렉터(34)로부터의 기록 데이터가 데이터 입출력선쌍 IO, /10를 거쳐 선택된 열의 비트선쌍 BL, /BL에 주어진다. 기록 데이터는 비트선 BL, /BL 사이의 전위차로서 주어진다. 이어서, 행 디코더(47)에 의해 행 어드레스 신호 RA0∼RAn에 따른 행의 워드선 WL이 선택 레벨인「H」레벨에 상승되어, 그 행의 메모리셀 MC의 N 채널 MOS 트랜지스터가 도통한다. 선택된 메모리셀 MC의 커패시터에는, 비트선 BL 또는 /BL의 전위에 따른 양의 전하가 축적된다.

판독동작시에 있어서는, 먼저 비트선 이퀄라이즈 신호 BLEQ가「L」레벨로 하강되어 비트선 BL, /BL의 이퀄라이즈가 정지된다. 이어서, 행 디코더(47)에 의해 행 어드레스 신호 RA0∼RAn에 대응하는 행의 워드선 WL이 선택 레벨인「H」레벨로 상승된다. 비트선 BL, /BL의 전위는, 활성화된 메모리셀 MC의 커패시터의 전하량에 따라서 미소량 만큼 변화한다.

이어서, 센스앰프 활성화 신호 SON, ZSOP이 각각「H」레벨 및「L」레벨로 되어, 센스앰프(45)가 활성화된다. 비트선 BL의 전위가 비트선 /BL의 전위보다도 미소량 만큼 높을 때에는, 비트선 BL의 전위가「H」레벨까지 끌어올려지고, 비트선/BL의 전위가「L」레벨까지 끌어내려진다. 역으로, 비트선 /BL의 전위가 비트선 BL의 전위보다도 미소량 만큼 높을 때에는, 비트선 /BL의 전위가「H」레벨에까지 끌어올려지고, 비트선 BL의 전위가「L」레벨까지 끌어내려진다.

이어서, 열 디코더(48)에 의해 열 어드레스 신호 CA0∼CAn에 대응하는 열의 열 선택선 CSL이 선택 레벨인「H」레벨에 상승되고, 그 열의 열 선택 게이트(44)가 도통한다. 선택된 열의 비트선쌍 BL, /BL의 데이터는, 열 선택 게이트(44) 및 데이터 입출력선쌍 IO, /IO를 거쳐 셀렉터(34)에 주어진다. 다른 메모리 블록 33b∼33d는, 메모리 블록 33a와 동일하다.

도 9로 되돌아가, 셀렉터(34)는, 테스트 신호 TE10가 활성화 레벨인「H」레벨인 경우에는 기록 데이터 DI를 4개의 메모리 블록(33a∼33d)의 각각에 주고, 테스트 신호 TE10이 비활성화 레벨인「L」레벨인 경우에는 블록 선택신호 B0, B1에 따라 4개의 메모리 블록(33a∼33d) 중에서 어느 한 개의 메모리 블록을 선택하며, 판독동작시에는 그 메모리 블록의 판독 데이터 DO를 셀렉터(40)에 주고, 기록동작시에는 그 메모리 블록에 기록 데이터 DI를 준다. 테스트 신호 TE10는, 테스트시에는 활성화 레벨인「H」레벨이 되고, 통상동작시는 비활성화 레벨인「L」레벨이 된다. 데이터 입력버퍼(35)는, 기록 허가신호 ZWE가 활성화 레벨인「L」레벨이 된 것에 따라, 외부에서 데이터 입출력 단자 T0를 거쳐 주어진 기록 데이터 DI를 셀렉터34에 전달시킨다.

비교 데이터 레지스터(36)는, 래치신호 LDC가 활성화 레벨인「H」레벨로 된것에 따라, 외부에서 데이터 입출력 단자 T0를 통해 주어진 비교 데이터 DC를 래치하고, 그 비교 데이터 DC를 판정회로(37)에 준다. 판정회로(37)는, 메모리부(33)로부터 판독된 4 비트의 데이터와 비교 데이터 DC의 전부가 일치한 경우에는 판정신호 JD를「H」레벨로 하고, 일치하지 않는 경우에는 판정신호 JD를「L」레벨로 한다.

게이트회로(38)는, 게이트 신호 GT가 활성화 레벨인「H」레벨이 된 것에 따라, 판정회로(37)에서 생성된 판정신호 JD를 반전시키고 판정결과 레지스터(39)의 세트단자 S에 준다. 게이트 신호 GT가 활성화 레벨인「H」레벨인 경우에는, 판정회로(37) 및 게이트회로(38)는, 도 11에 나타낸 것과 같이, 1개의 5 입력 EX-OR 게이트(49)에서 표시된다.

판정결과 레지스터(39)는, 리셋트 신호 RST가 활성화 레벨인「H」레벨이 된 것에 따라 판정신호 JDO를「L」레벨로 하고, 게이트회로(38)의 출력신호가「H」레벨이 된 것에 따라 판정신호 JDO를「H」레벨로 한다. 판정결과 레지스터(39)는, 도 11에 나타낸 것과 같이, 2개의 게이트회로(39a, 39b)를 포함하는 플립플롭으로 구성되어 있다.

셀렉터(40)는, 도 12에 나타낸 것과 같이, 게이트회로(50), AND 게이트(51) 및 OR 게이트(52)를 포함한다. 테스트 신호 TE10가 활성화 레벨인「H」레벨인 경우에는 레지스터(39)의 출력신호 JDO가 AND 게이트(51) 및 OR 게이트(52)를 통과하고, 테스트 신호 TE10가 비활성화 레벨인「L」레벨인 경우에는 셀렉터(34)로부터의 판독 데이터 DO가 게이트회로(50) 및 OR 게이트(52)를 통과한다. 데이터출력버퍼(41)는, 출력 허가신호 ZOE가 활성화 레벨인「L」레벨로 된 것에 따라, 셀렉터(4O)로부터의 데이터 신호 DO 및 JDO를 데이터 입출력 단자 T0를 통해 외부로 전달시킨다. 이때, 도 9로 나타낸 DRAM(3O) 중의 어드레스 버퍼회로(31) 및 제어신호 발생회로(32) 이외의 부분(점선으로 둘러싸인 부분)은, 복수 세트(예를 들면 4 세트) 설치될 수 있다.

다음에, 도 9∼도 12로 나타낸 DRAM(30)의 동작에 대해 설명한다. 통상의 기록동작시에는, 외부에서 주어진 기록 데이터 DI가 데이터 입력버퍼(35)를 거쳐 셀렉터(34)에 주어진다. 셀렉터(34)에 의해 4개의 메모리 블록(33a∼33d) 중에서 어느 한 개의 메모리 블록이 선택되고, 행 디코더(47) 및 열 디코더(48)에 의해 그 메모리 블록에 속하는 복수의 메모리셀 MC 중에서 어느 한 개의 메모리셀 MC가 선택되어, 그 메모리셀 MC에 기록 데이터 DI가 기록된다.

통상의 판독동작시에는, 4개의 메모리 블록(33a∼33d)의 각각에 있어서, 행 디코더(47) 및 열 디코더(48)에 의해 그 메모리 블록에 속하는 복수의 메모리셀 MC 중에서 어느 한 개의 메모리셀 MC이 선택되고, 그 메모리셀 MC의 데이터가 판독된다. 셀렉터(34)에 의해 4 비트의 판독 데이터 중에서 어느 한 개의 데이터가 선택되며, 선택된 판독 데이터 DO는 셀렉터(40) 및 데이터 출력버퍼(41)를 통해 외부로 출력된다.

테스트시에는 도 13에 나타낸 것과 같이, 복수(도면에서는 12)의 DRAM(30)이 1장의 번인 테스트 보드(55) 상에 복수행(도면에서는 3행), 복수열(도면에서는 4열)로 배열된다. 3행의 DRAM(30)에 대응하여 제어신호 /CS0∼/CS2 입력용의 드라이버(61a∼61c)가 각각 설치되고, 4열의 DRAM(30)에 대응하여 기록데이터 DI0∼DI3 입력용의 드라이버(62a∼62d) 및 판정신호 JD00∼JDO3 출력용의 드라이버(63a∼63d)가 각각 설치된다. 이들의 드라이버 61a∼61c, 62a∼62d, 63a∼63d는, 테스터(도시하지 않음) 내부에 설치되어 있다. 실제로는 어드레스 신호 A0∼An 입력용의 드라이버 및 제어신호 /RAS, /CAS, /WE, /OE 입력용의 드라이버 및 클록신호 CLK 입력용의 드라이버가 보드(55) 상의 전체 DRAM(30)에 공통으로 설치되어 있지만, 도면의 간단화를 위해 도시는 생략되어 있다.

테스트에 있어서의 기록동작시에는, 신호 /CS0∼/CS2가 함께 활성화 레벨인「L」레벨로 되어 보드(55) 상의 전체 DRAM(30)이 활성화되는 동시에, 신호 TE1O가 활성화 레벨인「H」레벨로 된다. 각 DRAM(3O)에 있어서, 테스터로부터의 기록 데이터 DI는, 데이터 입력버퍼(35) 및 셀렉터(34)를 거쳐 4개의 메모리 블록(33a∼33d)에 주어진다. 각 메모리 블록에 있어서, 셀렉터(34)로부터의 기록 데이터 DI가 어드레스 신호 AO∼An에 의해 지정된 어드레스의 메모리셀 MC에 기록된다. 따라서, 4개의 메모리셀 MC에 동일한 데이터가 동시에 기록된다. 소정의 주기에서 각 DRAM(30)의 전체 어드레스가 순차 지정되고, 각 어드레스에 소정의 논리 레벨의 데이터 DI가 기록된다.

테스트에 있어서의 판독동작시에는, 신호 /CS0∼/CS2는 모두 활성화 레벨인「L」레벨로 되어 보드(55) 상의 전체 DRAM(30)이 활성화된다. 우선, 래치신호 LDC가 활성화 레벨인「H」레벨로 되는 동시에 외부에서 비교 데이터 DC가 주어지고, 비교 데이터 DC가 비교 데이터 레지스터(36)에 래치된다. 이 비교 데이터 DC는, 다음에 판독을 행하는 어드레스의 메모리셀 MC에서 판독되어야 할 데이터, 즉 그 메모리셀 MC에 기록한 데이터와 동일한 논리레벨을 갖는다. 또한, 리셋트 신호 RST가 펄스적으로 「H」레벨로 되고 판정결과 레지스터(39)가 리셋트되어 신호 JDO가「L」레벨로 된다. 또한, 테스트 신호 TE10가 활성화 레벨인「H」레벨로 된다.

다음에, 어드레스 신호 A0∼An에 의해 판독을 행해야 할 어드레스가 지정되고, 각 DRAM(30)에 있어서 메모리부(33)로부터 4 비트의 데이터가 판독되어, 그들의 4 비트의 데이터 및 비교 데이터 DC의 논리레벨이 일치한 경우에는 신호 JD가「H」레벨로 되고, 일치하지 않은 경우에는 신호 JD가「L」레벨로 된다. 이어서, 신호 GT가 활성화 레벨인「H」레벨로 되어, 신호 JD가 반전되어 판정결과 레지스터(39)의 세트 단자 S에 주어진다. 레지스터(39)의 출력신호 JDO는, 상기 5 비트의 데이터가 일치한 경우에는「L」레벨로 되고, 일치하지 않은 경우에는「H」레벨로 된다. 이때, 비교 데이터 DC를 도입한 것은, 메모리부(33)로부터 판독된 4 비트의 데이터가 전부 기록 데이터의 반전 데이터로 되어 있는 경우에도, 4개의 메모리셀 MC가 정상이라고 판정되는 것을 방지하기 위해서이다. 이어서, 신호 /CSO∼/CS2가 일단 비활성화 레벨인「L」레벨로 되어, 보드(55) 상의 전체 DRAM(30)은 스탠바이 상태가 된다.

다음에, 우선 신호 /CSO가 활성화 레벨인「L」레벨에 되어 제1행째의 4개의 DRAM(3O)이 활성화되고, 출력 허가신호 ZOE가 활성화 레벨인「L」레벨에 되어, 제1행째의 4개의 DRAM(30)의 각각에 있어서 판정신호 JDO가 데이터 출력버퍼(41)를 통해 테스터로 출력된다. 이때, 신호 JDO가「H」레벨인 DRAM(3O)의 메모리셀 MC는 불량으로 판정된다. 이하, 신호 /CS1, /CS2가 순차 활성화 레벨인「L」레벨에 되어 각 행의 DRAM(30)의 판정신호 JDO가 테스터에 주어지고, 각 DRAM(30)의 메모리셀 MC가 정상인지 아닌지가 판정된다. 이와 같이 하여, 각 DRAM(30)의 모든 메모리셀 MC가 4개 단위로 정상인지 아닌지 판정되고, 불량인 메모리셀 MC는, 스페어의 메모리셀(도시하지 않음)과 치환된다.

그러나, 종래의 DRAM(30)에서는, 셀렉터(40)가 설치되었기 때문에, 판독 데이터 DO가 셀렉터(40)에 의해 지연되어, 액세스 속도가 늦어진다고 하는 문제가 있었다.

또한, 비교 데이터 레지스터(36)가 설치되었기 때문에, 데이터 입출력 단자 T0의 부하용량이 커져, 이것도 액세스 속도의 지연을 초래하고 있었다.

또한, 종래의 테스트 방법에서는, 1장의 테스트 보드(55) 상에 복수의 DRAM(30)을 탑재하고, 전체 DRAM(30)의 데이터의 기록/판독을 동시에 행하고 있었지만, DRAM(30)의 수가 지나치게 많은 경우에는, 테스트 보드(55)의 온도가 허용값 이상으로 상승하거나, 테스트시의 소비전류가 테스터의 허용값 이상으로 커져, 정확한 테스트를 행할 수 없다고 하는 문제가 있었다.

따라서, 본 발명의 하나의 목적은, 액세스 속도가 빠른 반도체 기억장치를 제공하는 것이다.

또한, 본 발명의 또 다른 목적은, 1장의 테스트 보드 상에 다수의 반도체 기억장치를 탑재하여 테스트하는 경우에도 정확하게 테스트하는 것이 가능한 반도체 기억장치 및 그것을 사용한 반도체 테스트 방법을 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 DRAM의 구성을 나타낸 회로 블록도이고,

도 2는 도 1에 나타낸 DRAM의 요부를 나타낸 회로 블록도이며,

도 3은 본 발명의 실시예 2에 따른 DRAM의 요부를 나타낸 회로 블록도이고,

도 4는 본 발명의 실시예 3에 따른 DRAM의 요부를 나타낸 회로 블록도이며,

도 5는 도 4에 나타낸 일치검출회로의 구성을 나타낸 회로 블록도이고,

도 6은 도 4에 나타낸 DRAM의 테스트 방법을 설명하기 위한 도면이며,

도 7a∼도 7e는 도 4에 나타낸 DRAM의 테스트 방법을 설명하기 위한 타임챠트이고,

도 8은 도 4에 나타낸 DRAM의 테스트 방법을 설명하기 위한 다른 도면이며,

도 9는 종래의 DRAM의 구성을 나타낸 회로 블록도이고,

도 10은 도 9에 나타낸 메모리부에 포함되는 메모리 블록의 구성을 나타낸 회로 블록도이며,

도 11은 도 9에 나타낸 DRAM의 요부를 나타낸 회로 블록도이고,

도 12는 도 9에 나타낸 셀렉터(40)의 구성을 나타낸 회로도이며,

도 13은 도 9에 나타낸 DRAM의 테스트 방법을 설명하기 위한 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1, 21, 30: DRAM 2, 6, 10, 51: AND 게이트

3, 3', 52: OR 게이트 4, 7, 15: 래치회로

5: 병렬-직렬 변환회로 8: 일치검출회로

12a∼12d, 13: NAND 게이트 11a∼11d, 49, 49': EX-OR 게이트

14: 인버터 20, 55: 번인 테스트 보드

31: 어드레스 버퍼회로 32: 제어신호 발생회로

33: 메모리부 33a∼33d: 메모리 블록

34, 40L: 셀렉터 35: 데이터 입력버퍼

36: 비교 데이터 레지스터 37, 37': 판정회로

38, 39a, 39b, 50: 게이트회로

39: 판정결과 레지스터 41: 데이터 출력버퍼

T0: 데이터 입출력단자 42: 메모리 어레이

MC: 메모리셀 43: 센스앰프 + 입출력 제어회로

44: 열선택 게이트 45: 센스앰프

46: 이퀼라이저 47: 행 디코더

48: 열 디코더

61a∼61c, 62a∼62d, 63a∼63d: 드라이버

본 발명의 일 국면에서는, 각각이 복수의 메모리셀을 포함하는 N조의 메모리 어레이와, 각 메모리 어레이에 대응하여 설치되고, 어드레스 신호에 의해 지정된 메모리셀의 데이터의 기록/판독을 행하는 기록/판독회로와, 블록 선택신호에 따라서 1개의 메모리 어레이를 선택하는 선택회로와, 출력 허가신호의 입력기간은 선택회로에 의해 선택된 메모리 어레이로부터 판독된 데이터에 따른 레벨의 신호를 데이터 입출력 단자에 출력하고, 그 이외의 기간은 데이터 입출력 단자를 하이 임피던스 상태로 하는 데이터 출력버퍼와, N조의 메모리 어레이로부터 판독된 N 비트의 데이터가 일치하고 있는 경우에는 제 1 레벨의 신호를 출력하고, 일치하지 않는 경우에는 제 2 레벨의 신호를 출력하는 판정회로와, 판정회로의 출력신호를 유지하는 제 1 유지회로와, 외부 제어신호에 따라서 출력 허가신호를 출력하는 신호 발생회로와, 테스트 모드시에 있어서 제 1 유지회로에 의해 제 1레벨의 신호가 유지되어 있는 경우 및 통상 동작시는, 신호 발생회로에서 출력된 출력 허가신호를 데이터 출력버퍼에 입력시키고, 테스트 모드시에 있어서 제 1 유지회로에 의해 제 2 레벨의 신호가 유지되어 있는 경우에는, 신호 발생회로에서 출력된 출력 허가신호의 데이터 출력버퍼에의 입력을 금지하는 게이트회로가 설치된다. 어떤 어드레스의 N 개의 메모리셀을 테스트하는 경우에는, 그것들의 메모리셀의 각각에 동일 데이터를기록한 후, 그들 메모리셀 중에서 어느 1개의 메모리셀의 데이터를 판독한다. 판독된 데이터가 기록 데이터와 같은 논리를 갖는 경우에는 그들 메모리셀은 정상이며, 데이터 입출력 단자가 하이 임피던스 상태로 되어 데이터를 판독하지 않은 경우에는 그들 메모리셀 중의 적어도 1개는 불량이다. 따라서, 판독 데이터와 판정신호 중의 한쪽을 선택하기 위한 셀렉터 및 기록 데이터를 유지하기 위한 비교 데이터 레지스터가 불필요하게 되기 때문에, 액세스 속도의 고속화를 꾀할 수 있다.

바람직하게는, 선택회로는, 통상동작시 및 테스트 모드에 있어서의 판독동작시에는 블록 선택신호에 따라서 N 조의 메모리 어레이 중에서 어느 한 개의 메모리 어레이를 선택하고, 테스트 모드시에 있어서의 기록동작시에는 N조의 메모리 어레이의 각각을 선택한다. 또한, 기록 허가신호에 응답하여, 선택회로에 의해 선택된 메모리 어레이에 외부 데이터를 전달시키는 데이터 입력버퍼가 더 설치된다. 이 경우에는, 테스트 모드시에 N개의 메모리셀에 동일 데이터를 동시에 기록할 수 있다.

또한, 바람직하게는, 반도체 기억장치는, 다시, 불량인 메모리셀을 지정하는 어드레스 신호를 출력하는 불량 어드레스 출력모드를 갖고, 판정회로에서 제 2 레벨의 신호가 출력된 것에 따라 어드레스 신호에 포함되는 복수의 데이터 신호를 유지하는 제 2 유지회로와, 불량 어드레스 출력모드시에 있어서 제 2 유지회로에 유지된 복수의 데이터 신호를 1개씩 순차 판독하는 판독회로를 구비한다. 게이트회로는, 더구나, 판독회로에 의해 판독된 데이터 신호가 제 1 논리를 갖는 경우에는 신호 발생회로에서 출력된 출력 허가신호를 데이터 출력버퍼에 입력시키고, 판독회로에 의해 판독된 데이터 신호가 제 2 논리를 갖는 경우에는 신호 발생회로에서 출력된 출력 허가신호의 데이터 출력버퍼에의 입력을 금지한다. 이 경우에는, 불량인 메모리셀을 지정하는 어드레스 신호를 테스트중 또는 테스트후에 판독할 수 있다.

본 발명의 또 다른 국면에서는, 외부에서 주어진 제 2 식별코드를 유지하는 제 1 유지회로와, 테스트 모드시에, 외부에서 주어진 제 2 식별코드에 포함되는 복수 자리수의 데이터 신호와, 제 1 유지회로에 유지된 제 1 식별코드에 포함되는 복수 자리수의 데이터 신호가 일치하고 있는지 아닌지를 판정하고, 일치하고 있는 경우에는 반도체 기억장치를 활성화시키는 판정회로가 설치된다. 따라서, 1장의 테스트 보드에 다수의 반도체 기억장치를 탑재하여 테스트하는 경우라도, 각 반도체 기억장치의 제 1 유지회로에 고유의 제 1 식별코드를 유지시켜 두고, 원하는 반도체 기억장치의 판정회로에 그 반도체 기억장치에 제공한 제 1 식별코드와 같은 제 2 식별코드를 주는 것에 의해, 원하는 반도체 기억장치만을 활성화시켜 테스트할 수 있다. 따라서, 동시에 활성화시키는 반도체 기억장치의 수가 지나치게 많아 테스트 보드의 온도가 허용값 이상으로 상승하거나, 테스트시의 소비전류가 테스터의 허용전원 전류값을 넘는 것을 방지할 수 있어, 테스트를 정확히 행할 수 있다.

바람직하게는, 외부에서 주어지고, 제 2 식별코드의 유효자리수를 지정하기위한 복수 자리수의 데이터 신호를 갖는 유효자리수 신호를 유지하는 제 2 유지회로가 더 설치된다. 판정회로는, 제 2 식별코드에 포함되는 복수 자리수의 데이터 신호 중의 제 2 유지회로에 유지된 유효자리수 신호에 의해 지정된 유효자리수의 데이터 신호와, 제 1 유지회로에 유지된 제 1 식별코드에 포함되는 복수 자리수의 데이터 신호 중의 유효자리수에 대응하는 자리수의 데이터 신호와가 일치하고 있는지 아닌지를 판정하여, 일치하고 있는 경우에는 반도체 기억장치를 활성화시킨다. 이 경우에는, 제 2 식별코드 및 유효자리수 신호를 선택함으로써, 복수의 반도체 기억장치 중의 원하는 1 또는 2 이상의 반도체 기억장치만을 활성화시켜 테스트할 수 있다.

바람직하게는, 복수의 데이터 신호의 입출력을 행하기 위한 복수의 데이터 입출력 단자가 더 설치된다. 제 1 유지회로는, 제 1 신호에 응답하여, 외부에서 복수의 데이터 입출력 단자를 통해 주어진 제 1 식별코드를 유지한다. 제 2 유지회로는, 제 2 신호에 응답하여, 외부에서 복수의 데이터 입출력 단자를 통해 주어진 유효자리수 신호를 유지한다. 판정회로는, 제 3 신호에 응답하여, 외부에서 복수의 데이터 입출력 단자를 통해 주어진 제 2 식별코드와, 제 1 유지회로에 유지된 제 1 식별코드와, 제 2 유지회로에 유지된 유효자리수 신호에 근거하여 판정한다. 이 경우에는, 제 1 식별코드, 제 2 식별코드 및 유효자리수 신호의 각각을 복수의 데이터 입출력 단자를 통해 입력하기 때문에, 그들 신호를 입력하기 위한 신호입력 단자를 별도 설치할 필요는 없으며, 구성의 간단화를 꾀할 수 있다.

본 발명의 또 다른 국면에서는, 1장의 테스트 보드 상에 복수의 반도체 기억장치를 탑재하고, 각 반도체 기억장치에, 외부에서 주어진 제 1 식별코드를 유지하는 제 1 유지회로와, 테스트 모드시에, 외부에서 주어진 제 2 식별코드에 포함되는 복수 자리수의 데이터 신호와, 제 1 유지회로에 유지된 제 1 식별코드에 포함되는 복수 자리수의 데이터 신호가 일치하고 있는지 아닌지를 판정하여, 일치하고 있는 경우에는 반도체 기억장치를 활성화시키는 판정회로를 설치한다. 그리고, 각 반도체 기억장치의 제 1 유지회로에 고유의 제 1 식별코드를 제공하고, 복수의 반도체 기억장치중 중에서 어느 한 개의 반도체 기억장치를 선택하여, 그 반도체 기억장치의 유지회로에 유지된 제 1 식별코드와 같은 제 2 식별코드를 그 반도체 기억장치의 판정회로에 제공하여, 그 반도체 기억장치를 테스트한다. 따라서, 복수의 반도체 기억장치 중의 원하는 반도체 기억장치만을 활성화시켜 테스트할 수 있기 때문에, 테스트 보드의 과도한 온도상승 등을 방지할 수 있어, 테스트를 정확히 행할 수 있다.

바람직하게는, 각 반도체 기억장치에, 외부에서 주어진 제 1 식별코드를 유지하는 제 1 유지회로와, 다시, 외부에서 주어진 유효자리수 신호를 유지하는 제 2 유지회로를 설치한다. 판정회로는, 테스트 모드시에, 외부에서 주어진 제 2 식별코드에 포함되는 복수 자리수의 데이터 신호 중의 제 2 유지회로에 유지된 유효자리수 신호에 의해 지정된 유효자리수의 데이터 신호와, 제 1 유지회로에 유지된 제 1 식별코드에 포함되는 복수 자리수의 데이터 신호 중의 유효자리수에 대응하는 자리수의 데이터 신호가 일치하고 있는지 아닌지를 판정하여, 일치하고 있는 경우에는 반도체 기억장치를 활성화시킨다. 그리고, 각 반도체 기억장치의 제 1 유지회로에 고유의 제 1 식별코드를 제공하고, 원하는 1 또는 2 이상의 반도체 기억장치를 활성화시키기 위해 필요한 유효자리수 신호 및 제 2 식별코드를 선택하여, 선택된 유효자리수 신호를 각 반도체 기억장치의 제 2 유지회로에 주는 동시에 선택된 제 2 식별코드를 각 반도체 기억장치의 판정회로에 제공하여, 그들 반도체 기억장치를 테스트한다. 따라서, 복수의 반도체 기억장치 중의 원하는 1 또는 2 이상의 반도체기억장치만을 활성화시킬 수 있기 때문에, 테스트 보드의 과도한 온도상승 등을 방지할 수 있어, 테스트를 정확히 행할 수 있다. 또한, 테스터의 1개의 출력전원을 복수의 반도체 기억장치에 공급하도록 테스트 보드를 사용하는 경우라도, 원하는 반도체 기억장치만을 활성화시킴으로써, 그 반도체 기억장치의 동작전류를 측정할 수 있다.

(실시예)

(실시예 1)

도 1은, 본 발명의 실시예 1에 따른 DRAM의 구성을 나타낸 회로 블록도로서, 도 9와 대비되는 도면이다. 도 1에 있어서, 이 DRAM(1)이 도 9의 DRAM(30)과 다른 점은, 비교 데이터 레지스터(36) 및 셀렉터(40)가 삭제되고, 판정회로(37)가 판정회로(37')로 치환되며, AND 게이트(2) 및 OR 게이트(3)가 추가되고, 테스트 신호 TE10 대신에 테스트 신호 TEO, TE1가 도입되어 있는 점이다.

셀렉터(34)는, 테스트 신호 TE0가 활성화 레벨인 「H」레벨인 경우에는 기록 데이터 DI를 4개의 메모리 블록(33a∼33d)의 각각에 주고, 테스트 신호 TEO가 비활성화 레벨인「L」레벨인 경우에는 블록 선택신호 BO, B1에 따라서 4개의 메모리 블록(33a∼33d) 중에서 어느 한 개의 메모리 블록을 선택하며, 판독동작시에는 그 메모리 블록의 판독 데이터 DO를 데이터 출력버퍼(41)에 주고, 기록동작시에는 그 메모리 블록에 기록 데이터 DI를 준다. 테스트 신호 DE0는, 통상동작시 및 테스트에 있어서의 판독동작시에는 비활성 레벨인「L」레벨로 되고, 테스트에 있어서의 기록동작시에는 활성화 레벨의「H」레벨로 된다.

판정회로(37')는, 메모리부(33)로부터 판독된 4 비트의 데이터가 일치한 경우에는 판정신호 JD를「H」레벨로 하고, 일치하지 않은 경우에는 판정신호 JD를「L」레벨로 한다. 게이트 신호 GT가 활성화 레벨인「H」레벨인 경우에는, 판정회로(37') 및 게이트회로(38)는, 도 2에 나타낸 것과 같이, 4 입력의 EX-OR 게이트(49')로 표시된다.

AND 게이트(2)는, 판정신호 JDO와 테스트 신호 TE1를 받는다. 테스트 신호 TE1은, 통상동작시 및 테스트에 있어서의 기록동작시에는 비활성화 레벨인「L」레벨이 되고, 테스트에 있어서의 판독동작시에는 활성화 레벨인「H」레벨이 된다. OR 게이트(3)는, AND 게이트(2)의 출력신호 φ2와 출력 허가신호 ZOE를 받고, 그 출력신호 ZOE'는 데이터 출력버퍼(41)에 주어진다.

다음에, 도 1및 도 2에 나타낸 DRAM(1)의 동작에 관해서 설명한다. 통상동작시에는, 테스트 신호 TE0, TE1는 함께 비활성화 레벨인「L」레벨로 된다. AND 게이트(2)의 출력신호 φ2는「L」레벨로 고정되고, 출력 허가신호 ZOE는 OR 게이트(3)를 통과하여 그 상태대로 데이터 출력버퍼(41)에 입력된다. 따라서, 통상동작시에는, DRAM(1)은 도 9의 DRAM(30)와 동일하게 동작한다.

즉, 통상의 기록동작시에는, 4개의 메모리 블록(33a∼33d) 중에서 어느 한개의 메모리 블록이 선택되고, 외부에서 주어진 기록 데이터 DI가 데이터 입력버퍼(35) 및 셀렉터(34)를 통해 그것의 메모리 블록에 주어져, 그 메모리 블록 중의 어드레스 신호 A0∼An에서 지정된 어드레스의 메모리셀 MC에 기록된다. 또한,통상의 판독동작시에는, 4개의 메모리 블록(33a∼33d)의 각각에 있어서 어드레스 신호 A0∼An에서 지정된 어드레스의 메모리셀 MC에서 데이터가 판독되는 동시에, 4개의 메모리 블록(33a∼33d) 중에서 어느 한 개의 메모리 블록이 선택되고, 그 메모리 블록의 판독 데이터 DO가 셀렉터(34) 및 데이터 출력버퍼(41)를 통해 외부로 출력된다.

테스트에 있어서의 기록동작시에는, 테스트 신호 TEO, TE1가 각각「H」레벨 및「L」레벨에 된다. 외부에서 주어진 기록 데이터 DI는, 데이터 입력버퍼(35) 및 셀렉터(34)를 통해 4개의 메모리 블록(33a∼33d)의 각각에 주어지고, 각 메모리 블록 중의 어드레스 신호 AO∼An에서 지정된 어드레스의 메모리셀 MC에 기록된다. 따라서, 4개의 메모리셀 MC에 동일한 데이터가 동시에 기록된다. 또한, AND 게이트(2)의 출력신호 φ2는, L」레벨로 고정된다.

테스트에 있어서 판독동작시에는, 테스트 신호 TEO, TE1가 각각「L」레벨 및「H」레벨로 된다. 또한, 리셋트 신호 RST가 펄스적으로 「H」레벨로 되고, 판정결과 레지스터(39)가 리셋트되어, 신호 JDO가「L」레벨로 된다.

먼저, 4개의 메모리 블록(33a∼33d)의 각각에 있어서, 어드레스 신호 A0∼An에 의해 지정된 어드레스의 메모리셀 MC에서 데이터가 판독된다. 4개의 메모리 블록(33a∼33d)에서 판독된 4 비트의 데이터 중에서 어느 한개의 데이터가 셀렉터(34)에 의해 선택되어, 선택된 판독 데이터 DO가 셀렉터(34)를 통해 데이터 출력버퍼(41)로 주어진다.

한쪽, 4개의 메모리 블록(33a∼33d)에서 판독된 4 비트의 데이터는판정회로(37')로 주어진다. 4 비트의 데이터의 논리레벨이 일치한 경우에는 판정신호 JD가「H」레벨로 되고, 일치하지 않은 경우에는「L」레벨로 된다. 이어서, 신호 GT가 활성화 레벨인「H」레벨로 되고, 신호 JD가 반전되고 판정결과 레지스터(39)의 세트 단자 S에 주어진다. 레지스터(39)의 출력신호 JDO 및 AND2의 출력신호 φ2는, 상기 4 비트의 데이터가 일치한 경우에는「L」레벨로 되고, 일치하지 않은 경우에는「H」레벨로 된다.

다음에, 출력 허가신호 ZOE가 활성화 레벨인「L」레벨로 된다. OR 게이트(3)의 출력신호 ZOE'는 4 비트의 데이터가 일치하고 있는 경우에는 활성화 레벨인「L」레벨로 되고, 일치하지 않는 경우에는「H」레벨인 채 변화하지 않는다. 따라서, 데이터의 판독이 행해진 4개의 메모리셀 MC이 정상적인 경우에는, 미리 기록된 데이터와 같은 논리레벨의 데이터가 데이터 출력버퍼(41) 및 데이터 입출력 단자 T0를 통해 외부(테스터)로 출력된다.

그러나, 데이터의 판독이 행해진 4개의 메모리셀 MC 중의 적어도 1개의 메모리셀 MC이 불량이며, 4개의 메모리셀 MC이 판독된 4비트의 데이터의 논리레벨과 일치하지 않는 경우에는, 출력 허가신호 ZOE'가「H」레벨인 채 변화하지 않기 때문에, 데이터 입출력 단자 TO는 하이 임피던스 상태인 채 변화하지 않는다.

또한, 4개의 메모리셀 MC이 함께 불량이며, 4개의 메모리셀 MC의 각각으로부터 기록 데이터의 논리레벨의 반전 레벨의 데이터가 판독된 경우에는, 기록 데이터의 논리레벨의 반전 레벨의 데이터가 데이터 출력버퍼(41) 및 데이터 입출력 단자 T0를 통해 외부(테스터)로 출력된다.

따라서, 테스터는, DRAM(1)의 데이터 입출력 단자 TO의 상태를 검출함으로써, 4개의 메모리셀 MC이 정상인지 아닌지를 판정할 수 있다.

본 실시예 1에서는, 셀렉터(40)를 삭제하였기 때문에, 셀렉터(40)에 의해 판독 데이터 DO가 지연되는 것을 방지할 수 있어, 액세스 속도의 고속화를 꾀할 수 있다. 또한, 비교 데이터 레지스터(36)를 삭제하였기 때문에, 데이터 입출력 단자 T0의 부하용량을 작게 할 수 있어, 액세스 속도의 고속화를 꾀할 수 있다.

(실시예 2)

도 3은, 본 발명의 실시예 2에 따른 DRAM의 주요부를 나타낸 회로 블록도로서, 도 2와 대비되는 도면이다. 도 3에 있어서, 이 DRAM이 도 1 및 도 2에 나타낸 DRAM과 다른 점은, 래치회로(4), 병렬-직렬 변환회로(5) 및 AND 게이트(6)가 추가되고, 2 입력의 OR 게이트(3)가 3 입력의 OR 게이트(3')와 치환되며, 테스트 신호 TE2가 도입되어 있는 점이다.

래치회로(4)는, 테스트에 있어서의 판독동작시에 있어서, 4개의 메모리 블록(33a∼33d)에서 판독된 4 비트의 데이터가 일치하지 않고 EX-OR 게이트(49')의 출력신호가「H」레벨로 된 것에 따라, 어드레스 버퍼회로(31)의 출력 어드레스 신호 A0∼An을 래치한다.

병렬-직렬 변환회로(5)는, 테스트 신호 TE2가 활성화 레벨인「H」레벨로 된 것에 따라, 래치회로(4)에 래치된 어드레스 신호 A0∼An을 직렬신호로 변환하여 소정 주기로 순차 출력한다. 테스트 신호 TE2는, 불량인 메모리셀 MC의 어드레스를나타낸 어드레스 신호 A0∼An을 판독하는 경우에 활성화 레벨인「H」레벨로 되고, 그 이외의 경우에는 비활성화 레벨인「L」레벨로 된다.

AND 게이트(6)는, 테스트 신호 TE2와 병렬-직렬 변환회로(5)의 출력신호를 받는다. OR 게이트(3')는, AND 게이트(6)의 출력신호 φ6와, 도 2에 나타낸 AND 게이트(2)의 출력신호 φ2와, 출력 허가신호 ZOE를 받고, 그 출력신호 ZOE'는 데이터 출력버퍼(41)에 주어진다.

통상의 판독동작시에는, 테스트 신호 TE1, TE2는 비활성화 레벨인「L」레벨로 되고, 신호 φ2, φ6가「L」레벨로 고정되어 있다. 따라서, 출력 허가신호 ZOE는, OR3'을 통과하여 그 상태대로 데이터 출력버퍼(41)에 입력된다.

테스트중 또는 테스트후에 있어서 불량인 메모리셀 MC의 어드레스를 나타낸 어드레스 신호 A0∼An을 판독하는 경우에는, 테스트 신호 TE0, TE1가 비활성화 레벨인「L」레벨로 되고, 테스트 신호 TE2가 활성화 레벨인「H」레벨로 되는 동시에, 임의의 어드레스 신호 A0∼An이 입력된다.

병렬-직렬 변환회로(5)의 출력 어드레스 신호가「H」레벨(1)인 경우에는, 신호 φ6, ZOE’가「H」레벨로 되고 데이터 입출력 단자 T0는 하이 임피던스 상태가 된다.

또한, 병렬-직렬 변환회로(5)의 출력 어드레스 신호가「L」레벨(O)인 경우에는 신호 φ6가「L」레벨로 되고, 출력 허가신호 ZOE가 OR 게이트(3'를) 통과하여 데이터 출력버퍼(41)에 입력되고, 셀렉터(34)로부터의 판독 데이터 DO가 데이터 출력버퍼(41)를 통해 외부로 출력된다.

따라서, 데이터 입출력 단자 D0의 상태를 검출함에 의해, 불량인 메모리셀 MC의 어드레스를 나타낸 어드레스 신호 A0∼An을 판독할 수 있다.

(실시예 3)

도 4는, 본 발명의 실시예 3에 따른 DRAM의 주요부를 나타낸 회로 블록도이다. 도 4를 참조하여, 이 DRAM이 도 9∼도 13에 나타낸 종래의 DRAM(30)과 다른 점은, 래치회로(7), 일치 검출회로(8), NAND 게이트(9) 및 AND 게이트(10)가 추가되고, 테스트 신호 TE3∼TE5가 도입되어 있는 점이다. 이 DRAM에서는, 도 9의 점선으로 둘러싸인 부분이 4조 설치되고 있고, 4 비트의 데이터를 동시에 입출력할 수 있는 것으로 한다. 통상의 기록동작시에는 외부에서 4 비트의 기록 데이터 DI0∼DI3가 주어지고, 동시에 테스트할 DRAM의 수를 설정하는 경우에는 기록 데이터 DI0∼DI3의 대신에 ID 번호 데이터 ID0∼ID3, ID0'∼ID3' 및 유효비트 데이터 VB0∼VB3가 주어진다.

래치회로(7)는, 테스트 신호 TE3가 활성화 레벨인「H」레벨이 된 것에 따라, ID 번호 데이터 ID0∼ID3를 래치한다. 이 ID 번호 데이터 IDO∼ID3는, 이 DRAM에 미리 할당되고 있는 것이다.

또한, 래치회로(7)는, 테스트 신호 TE4가 활성화 레벨인「H」레벨로 된 것에 따라, 유효비트 데이터 VBO∼VB3를 래치한다. 유효비트 데이터 VB0∼VB3는, 각각 ID 번호 데이터 ID0'∼ID3'가 유효한 경우에는「H」레벨(1)로 되고, 무효인 경우에는「L」레벨(0)로 된다. 래치회로(7)에 래치된 ID 번호 데이터 ID0∼ID3 및 유효비트 데이터 VB0∼VB3는, 일치 검출회로(8)로 주어진다.

일치 검출회로(8)는, 도 5에 나타낸 것과 같이, EX-OR 게이트(11a∼11d), NAND 게이트 12a∼12d, 13, 인버터(14) 및 래치회로(15)를 포함한다. 래치회로(7)에서 래치된 ID 번호 데이터 ID0∼ID3는, 각각 EX-OR 게이트(11a∼11d)의 한쪽 입력 노드에 입력된다. 외부에서 주어지는 ID 번호 데이터 ID0'∼ID3'는, 각각 EX-OR 게이트(11a∼11d)의 다른쪽 입력 노드에 입력된다. EX-OR 게이트(11a∼11d)의 출력신호는, 각각 NAND 게이트(12a∼12d)의 한쪽 입력 노드에 입력된다. 래치회로(7)에 래치된 유효비트 데이터 VB0∼VB3는, 각각 NAND 게이트(12a∼12d)의 다른쪽 입력 노드에 입력된다.

NAND 게이트(13)는, NAND 게이트(12a∼12d)의 출력신호를 받고, 그 출력신호는 인버터(14)를 통해 래치회로(15)로 주어진다. 래치회로(15)는, 테스트 신호 TE5가 활성화 레벨인「H」레벨로 된 것에 따라, 인버터(14)의 출력신호를 래치한다. 래치회로(15)에서 래치된 신호가, 일치 검출회로(8)의 출력신호 φ8로 된다.

NAND 게이트(9)는, 일치 검출회로(8)의 출력신호 φ8과 테스트 신호 TE5를 받는다. AND 게이트(10)는, NAND 게이트(9)의 출력신호와 외부 제어신호 /CS를 받고, 그것의 출력신호는 제어신호 발생회로(31)에 주어진다.

다음에, 이 DRAM의 동작에 관해 설명한다. 통상동작시에는, 테스트 신호 TE3∼TE5가 함께「L」레벨로 되고, NAND 게이트(9)의 출력신호가「H」레벨로 고정되며, 외부 제어신호 /CS는 그 상태대로 제어신호 발생회로(31)에 입력된다. 따라서, 통상동작시에는 종래의 DRAM(30)과 동일하게 동작한다.

테스트시에는 도 6에 나타낸 것과 같이, 1장의 번인 테스트 보드(20) 상에 복수의 DRAM(21)이 복수행(도면에서는 14행), 복수열(도면에서는 10열)로 탑재된다. 도 13에서 설명한 것과 같이, 각 행에 대응하여 제어신호 /CS 입력용의 드라이버가 설치되고, 전체 DRAM(21)에 공통으로 어드레스 신호 입력용의 드라이버, 제어신호 /RAS, /CAS, /WE, /OE 입력용의 드라이버 및 클록신호 CLK 입력용의 드라이버가 설치되지만, 도면의 간단화를 위해 도시는 생략되어 있다.

초기 상태에서는, 테스트 신호 TE3∼TE5는 비활성화 레벨인「L」레벨로 되어 있다. 우선, 제1행째의 DRAM(21)이 활성화되고, ID 번호 데이터 ID3∼ID0 = 0000이 입력되는 동시에 테스트 신호 TE3가「H」레벨로 상승되고, 제1행째의 DRAM(21)의 각각의 래치회로(7)에 ID 번호 데이터 0000이 래치된다. 마찬가지로 하여, 제2∼제14행의 DRAM(21)의 래치회로(7)에 각각 ID 번호 데이터 0001∼1110이 래치된다.

다음에, 테스트 보드(20) 상의 전체 DRAM(21)이 활성화되고, 유효비트 데이터 VB3∼VBO(예를 들면 0001)이 입력되는 동시에 테스트 신호 TE4가「H」레벨로 상승되고, 전체 DRAM(21)의 래치회로(7)에 유효비트 데이터 VB3∼VB0 = OOO1이 래치된다.

다음에, 테스트 보드(20) 상의 전체 DRAM(21)이 활성화되어, ID 번호 데이터 ID3'∼ID0'(예를 들면 1011)이 입력되는 동시에 테스트 신호 TE5가「H」레벨로 상승되고, 인버터(14)의 출력신호가 래치회로(15)에 래치된다. 이때, 유효비트 데이터 VB0∼VB3 및 ID 번호 데이터 ID3'∼ID0'는, 도 7a∼도 7e에 나타낸 것과 같이,클록신호 CLK에 동기하여 입력되고, 클록신호 CLK의 상승 엣지에 응답하여 래치된다.

래치회로(15)의 출력신호 φ8은, 유효비트 데이터 VB3∼VB0에서 지정된 비트의 ID 번호 데이터 ID0'가 ID 번호 데이터 ID0와 같은 경우에는「H」레벨로 되고, 다른 경우에는「L」레벨로 된다. 신호 φ8이「H」레벨로 되면 NAND 게이트(9)의 출력신호가「L」레벨로 되고, DRAM(21)은 외부 제어신호 /CS에 관계없게 활성화된다. 신호 φ8이「L」레벨로 되면 NAND 게이트(9)의 출력신호가「H」레벨로 되고, DRAM(21)은 외부 제어신호 /CS에 의해 활성화/비활성화된다. 따라서, 이 경우에는, 짝수번의 행의 DRAM(21)(사선이 시행된 DRAM(21))가 활성화되고, 활성화된 DRAM(21)만에 있어서 데이터의 기록/판독이 행해진다.

또한, 유효비트 데이터 VB3∼VB0 = 1010, ID 번호 데이터 ID3'∼ID0' = 0100로 한 경우에는, 도 8에 나타낸 것과 같이, ID 번호 데이터 ID3, ID1이 함께「0」의 행의 DRAM(21)(사선이 시행된 행의 DRAM(21))이 활성화되고, 활성화된 DRAM(21)에 있어서만 데이터의 기록/판독이 행해진다.

본 실시예 3에서는, 테스트 보드(20) 상에 탑재된 복수의 DRAM(21) 중의 일부의 DRAM(21)만을 선택하여 데이터의 기록/판독을 행할 수 있기때 문에, 동시에 데이터의 기록/판독을 행하는 DRAM(21)의 수가 지나치게 많아 테스트 보드(2O)의 온도가 허용값 이상으로 상승하거나, 테스트시의 소비전류가 테스터의 전원 전류값 이상으로 커지는 것을 방지할 수 있어, 테스트를 정확히 행할 수 있다.

이때, 테스트 보드(2O) 상의 각 DRAM(21)에 고유한 ID 번호 데이터를 할당하면(예를 들면 테스트 보드(20) 상에 16개의 DRAM(21)을 4행 4열로 설치하고, 16개의 DRAM(21)에 각각 0000∼1111을 할당하면), 테스트 보드(2O) 상의 1개의 DRAM(21)만을 활성화시킬 수 있다. 이 경우에는, 예를 들면 테스트 보드(20) 상의 각 DRAM(21)의 동작전류를 개별적으로 측정할 수 있다.

또한, 금번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어야만 한다. 본 발명의 범위는 상기한 설명이 아니고 특허청구의 범위에 의해 표시되며, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명에 따르면, 액세스 속도가 빠른 반도체 기억장치를 제공할 수 있다.

더구나, 1장의 테스트 보드 상에 다수의 반도체 기억장치를 탑재하여 테스트하는 경우에도 정확하게 테스트하는 것이 가능하다.

Claims

선택된 N 개(단, N은 2 이상의 정수이다)의 메모리셀(MC)에 동일 데이터를 동시에 기록하고, 상기 N 개의 메모리셀(MC)로부터 동시에 판독된 N 비트의 데이터의 논리가 서로 일치한 경우에는 상기 N 개의 메모리셀(MC)은 정상이라고 판정하는 테스트 모드를 갖는 반도체 기억장치에 있어서,

각각이 복수의 메모리셀(MC)을 포함하는 N 조의 메모리 어레이(42)와,

각 메모리 어레이(42)에 대응하여 설치되고, 어드레스 신호(A0∼An)에 따라서 대응하는 메모리 어레이(42)에 속하는 복수의 메모리셀(MC) 중에서 어느 한개의 메모리셀(MC)을 선택하며, 그 메모리셀(MC)의 데이터의 기록/판독을 행하는 기록/판독회로(43, 47, 48)와,

블록 선택신호(80, 81)에 따라서 상기 N 조의 메모리 어레이(42) 중에서 어느 한 개의 메모리 어레이(42)를 선택하는 선택회로와,

출력 허가신호(ZOE)가 입력되어 있는 기간은, 상기 선택회로(34)에 의해 선택된 메모리 어레이(42)로부터 상기 기록/판독회로(43, 37, 48)에 의해 판독된 데이터의 논리에 따른 레벨의 신호를 데이터 입출력 단자(T0)에 출력하고, 출력 허가신호(ZOE)가 입력되어 있지 않은 기간은, 상기 데이터 입출력 단자(T0)를 하이 임피던스 상태로 하는 데이터 출력버퍼(41)와,

상기 N 조의 메모리 어레이(42)로부터 N 조의 상기 기록/판독회로(43, 47, 48)에 의해 판독된 N 비트의 데이터의 논리가 서로 일치하고 있는지 아닌지를 판정하여, 일치하고 있는 경우에는 제 1 레벨의 신호를 출력하고, 일치하지 않는 경우에는 제 2 레벨의 신호를 출력하는 판정회로(37', 38)와,

상기 판정회로(37', 38)의 출력신호를 유지하는 제 1 유지회로(39)와,

외부 제어신호에 따라서 출력 허가신호(ZOE)를 출력하는 신호 발생회로(32)와,

상기 신호 발생회로(32)와 상기 데이터 출력버퍼(42)의 사이에 설치되고, 상기 테스트 모드시에 있어서 상기 제 1 유지회로(39)에 의해 제 1 레벨의 신호가 유지되어 있는 경우 및 통상동작시에는, 상기 신호 발생회로(32)에서 출력된 출력 허가신호(ZOE)를 상기 데이터 출력버퍼(41)에 입력시키고, 상기 테스트 모드시에 있어서 상기 제 1 유지회로(39)에 의해 제 2 레벨의 신호가 유지되어 있는 경우에는, 상기 신호 발생회로(32)에서 출력된 출력 허가신호(ZOE)의 상기 데이터 출력버퍼(41)에의 입력을 금지하는 게이트회로(2, 3)를 구비한 것을 특징으로 하는 반도체 기억장치.
테스트 모드를 갖는 반도체 기억장치에 있어서,

외부에서 주어진 상기 반도체 기억장치를 식별하기 위한 복수 자리수의 데이터 신호(ID0∼ID3)를 갖는 제 1 식별코드를 유지하는 제 1 유지회로(7)와,

상기 테스트 모드시에, 외부에서 주어진 제 2 식별코드에 포함되는 복수 자리수의 데이터 신호(ID0'∼ID3')와, 상기 제 1 유지회로(7)에 유지된 제 1 식별코드에 포함되는 복수 자리수의 데이터 신호(ID0'∼ID3')가 일치하고 있는지 아닌지를 판정하여, 일치하고 있는 경우에는 상기 반도체 기억장치를 활성화시키는 판정회로(8, 9)를 구비한 것을 특징으로 하는 반도체 기억장치.
복수의 반도체 기억장치를 테스트하는 반도체 테스트 방법에 있어서,

상기 복수의 반도체 기억장치의 각각에 고유의 제1식별코드를 격납하는 제1스텝;

상기 복수의 반도체 기억장치 중 어느 하나의 반도체 기억장치를 선택하고, 선택된 반도체 기억장치에 격납되는 제1식별코드와 동일한 제2식별코드를 생성하는 제2스텝; 및

선택된 반도체 기억장치에 상기 제2식별코드를 부여하고 그 반도체 기억장치를 활성화시켜 테스트하는 제3스텝; 을 구비하는 것을 특징으로 하는 반도체 테스트 방법.