JP2001202797A - 半導体記憶装置および半導体テスト方法 - Google Patents

半導体記憶装置および半導体テスト方法

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JP2001202797A
JP2001202797A JP2000011501A JP2000011501A JP2001202797A JP 2001202797 A JP2001202797 A JP 2001202797A JP 2000011501 A JP2000011501 A JP 2000011501A JP 2000011501 A JP2000011501 A JP 2000011501A JP 2001202797 A JP2001202797 A JP 2001202797A
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Masaaki Tanimura
政明 谷村
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    • G11C29/26—Accessing multiple arrays

Abstract

(57)【要約】 【課題】 アクセス速度が速い半導体記憶装置を提供す
る。 【解決手段】 ＤＲＡＭ１において、セレクタ３４は、
メモリ部３３から読出された４ビットのデータのうちの
１ビットのデータを選択し、そのデータＤＯをデータ出
力バッファ４１に与える。データ出力バッファ４１は、
判定信号ＪＤＯなどから生成される出力許可信号ＺＯ
Ｅ′によって制御され、上記４ビットのデータが互いに
一致している場合はセレクタ３４からのデータＤＯをデ
ータ入出力端子Ｔ０に与え、一致していない場合はデー
タ入出力端子Ｔ０をハイインピーダンス状態にする。読
出データＤＯと判定信号ＪＤＯのうちのいずれか一方を
選択するセレクタ４０が不要となるので、読出データＤ
Ｏのセレクタ４０による遅延をなくすことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置お
よび半導体テスト方法に関し、特に、テストモードを有
する半導体記憶装置およびそれを用いた半導体テスト方
法に関する。
【０００２】
【従来の技術】図９は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）３０の構成を示
す回路ブロック図である。このようなＤＲＡＭ３０は、
たとえば特開平６−２９５５９９号公報に開示されてい
る。
【０００３】図９において、このＤＲＡＭ３０は、アド
レスバッファ回路３１、制御信号発生回路３２、メモリ
部３３、セレクタ３４，４０、データ入力バッファ３
５、比較データレジスタ３６、判定回路３７、ゲート回
路３８、判定結果レジスタ３９、およびデータ出力バッ
ファ４１を備える。
【０００４】アドレスバッファ回路３１は、外部アドレ
ス信号Ａ０〜Ａｎ（ただし、ｎは０以上の整数である）
に基づいて行アドレス信号ＲＡ０〜ＲＡｎ、列アドレス
信号ＣＡ０〜ＣＡｎ、およびブロック選択信号Ｂ０，Ｂ
１を生成する。アドレス信号ＲＡ０〜ＲＡｎ，ＣＡ０〜
ＣＡｎはメモリ部３３に与えられ、ブロック選択信号Ｂ
０，Ｂ１はセレクタ３４に与えられる。制御信号発生回
路３２は、外部クロック信号ＣＬＫに同期して動作し、
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥ，／
ＣＳに従って種々の内部制御信号を生成し、ＤＲＡＭ３
０全体を制御する。
【０００５】メモリ部３３は、４つのメモリブロック３
３ａ〜３３ｄを含み、書込動作時はセレクタ３４からの
１ビットまたは４ビットのデータを記憶し、読出動作時
は４ビットのデータを読出してセレクタ３４および判定
回路３７に与える。
【０００６】メモリブロック３３ａは、図１０に示すよ
うに、メモリアレイ４２、センスアンプ＋入出力制御回
路４３、行デコーダ４７および列デコーダ４８を含む。
メモリアレイ４２は、行列状に配列された複数のメモリ
セルＭＣと、各行に対応して設けられたワード線ＷＬ
と、各列に対応して設けられたビット線対ＢＬ，／ＢＬ
とを含む。各メモリセルＭＣは、アクセス用のＮチャネ
ルＭＯＳトランジスタと情報記憶用のキャパシタとを含
む周知のものである。
【０００７】センスアンプ＋入出力制御回路４３は、デ
ータ入出力線対ＩＯ，／ＩＯと、各列に対応して設けら
れた列選択線ＣＳＬ、列選択ゲート４４、センスアンプ
４５およびイコライザ４６とを含む。列選択ゲート４４
は、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，
／ＩＯとの間に接続された１対のＮチャネルＭＯＳトラ
ンジスタを含む。各ＮチャネルＭＯＳトランジスタのゲ
ートは、列選択線ＣＳＬを介して列デコーダ４８に接続
される。列デコーダ４８によって列選択線ＣＳＬが選択
レベルの「Ｈ」レベルに立上げられると、１対のＮチャ
ネルＭＯＳトランジスタが導通し、ビット線対ＢＬ，／
ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【０００８】センスアンプ４５は、センスアンプ活性化
信号ＳＯＮ，ＺＳＯＰがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになったことに応じて、ビット線対ＢＬ，
／ＢＬ間の微少電位差を電源電圧ＶＣＣに増幅する。イ
コライザ４６は、ビット線イコライズ信号ＢＬＥＱが活
性化レベルの「Ｈ」レベルになったことに応じて、ビッ
ト線対ＢＬと／ＢＬの電位をビット線電位ＶＢＬ（＝Ｖ
ＣＣ／２）にイコライズする。
【０００９】次に、図１０で示したメモリブロック３３
ａの動作について説明する。書込動作時においては、列
デコーダ４８によって列アドレス信号ＣＡ０〜ＣＡｎに
応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベル
に立上げられ、その列選択線ＣＳＬに対応する列選択ゲ
ート４４が導通する。
【００１０】これにより、セレクタ３４からの書込デー
タがデータ入出力線対ＩＯ，／ＩＯを介して選択された
列のビット線対ＢＬ，／ＢＬに与えられる。書込データ
はビット線ＢＬ，／ＢＬ間の電位差として与えられる。
次いで、行デコーダ４７によって行アドレス信号ＲＡ０
〜ＲＡｎに応じた行のワード線ＷＬが選択レベルの
「Ｈ」レベルに立上げられ、その行のメモリセルＭＣの
ＮチャネルＭＯＳトランジスタが導通する。選択された
メモリセルＭＣのキャパシタには、ビット線ＢＬまたは
／ＢＬの電位に応じた量の電荷が蓄えられる。
【００１１】読出動作時においては、まずビット線イコ
ライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられてビッ
ト線ＢＬ，／ＢＬのイコライズが停止される。次いで、
行デコーダ４７によって行アドレス信号ＲＡ０〜ＲＡｎ
に対応する行のワード線ＷＬが選択レベルの「Ｈ」レベ
ルに立上げられる。ビット線ＢＬ，／ＢＬの電位は、活
性化されたメモリセルＭＣのキャパシタの電荷量に応じ
て微少量だけ変化する。
【００１２】次いで、センスアンプ活性化信号ＳＯＮ，
ＺＳＯＰがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルと
なり、センスアンプ４５が活性化される。ビット線ＢＬ
の電位がビット線／ＢＬの電位よりも微少量だけ高いと
きは、ビット線ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げら
れる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電
位よりも微少量だけ高いときは、ビット線／ＢＬの電位
が「Ｈ」レベルにまで引上げられ、ビット線ＢＬの電位
が「Ｌ」レベルまで引下げられる。
【００１３】次いで、列デコーダ４８によって列アドレ
ス信号ＣＡ０〜ＣＡｎに対応する列の列選択線ＣＳＬが
選択レベルの「Ｈ」レベルに立上げられ、その列の列選
択ゲート４４が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータは、列選択ゲート４４およびデータ
入出力線対ＩＯ，／ＩＯを介してセレクタ３４に与えら
れる。他のメモリブロック３３ｂ〜３３ｄは、メモリブ
ロック３３ａと同じである。
【００１４】図９に戻って、セレクタ３４は、テスト信
号ＴＥ１０が活性化レベルの「Ｈ」レベルの場合は書込
データＤＩを４つのメモリブロック３３ａ〜３３ｄの各
々に与え、テスト信号ＤＥ１０が非活性化レベルの
「Ｌ」レベルの場合はブロック選択信号Ｂ０，Ｂ１に従
って４つのメモリブロック３３ａ〜３３ｄのうちのいず
れかのメモリブロックを選択し、読出動作時はそのメモ
リブロックの読出データＤＯをセレクタ４０に与え、書
込動作時はそのメモリブロックに書込データＤＩを与え
る。テスト信号ＴＥ１０は、テスト時は活性化レベルの
「Ｈ」レベルになり、通常動作時は非活性化レベルの
「Ｌ」レベルになる。データ入力バッファ３５は、書込
許可信号ＺＷＥが活性化レベルの「Ｌ」レベルになった
ことに応じて、外部からデータ入出力端子Ｔ０を介して
与えられた書込データＤＩをセレクタ３４に伝達させ
る。
【００１５】比較データレジスタ３６は、ラッチ信号Ｌ
ＤＣが活性化レベルの「Ｈ」レベルにされたことに応じ
て、外部からデータ入出力端子Ｔ０を介して与えられた
比較データＤＣをラッチし、その比較データＤＣを判定
回路３７に与える。判定回路３７は、メモリ部３３から
読出された４ビットのデータと比較データＤＣとのすべ
てが一致した場合は判定信号ＪＤを「Ｈ」レベルにし、
一致していない場合は判定信号ＪＤを「Ｌ」レベルにす
る。
【００１６】ゲート回路３８は、ゲート信号ＧＴが活性
化レベルの「Ｈ」レベルになったことに応じて、判定回
路３７で生成された判定信号ＪＤを反転させて判定結果
レジスタ３９のセット端子Ｓに与える。ゲート信号ＧＴ
が活性化レベルの「Ｈ」レベルの場合は、判定回路３７
およびゲート回路３８は、図１１に示すように、１つの
５入力ＥＸ−ＯＲゲート４９で示される。
【００１７】判定結果レジスタ３９は、リセット信号Ｒ
ＳＴが活性化レベルの「Ｈ」レベルになったことに応じ
て判定信号ＪＤＯを「Ｌ」レベルにし、ゲート回路３８
の出力信号が「Ｈ」レベルになったことに応じて判定信
号ＪＤＯを「Ｈ」レベルにする。判定結果レジスタ３９
は、図１１に示すように、２つのゲート回路３９ａ，３
９ｂを含むフリップフロップで構成されている。
【００１８】セレクタ４０は、図１２に示すように、ゲ
ート回路５０、ＡＮＤゲート５１およびＯＲゲート５２
を含む。テスト信号ＴＥ１０が活性化レベルの「Ｈ」レ
ベルの場合はレジスタ３９の出力信号ＪＤＯがＡＮＤゲ
ート５１およびＯＲゲート５２を通過し、テスト信号Ｔ
Ｅ１０が非活性化レベルの「Ｌ」レベルの場合はセレク
タ３４からの読出データＤＯがゲート回路５０およびＯ
Ｒゲート５２を通過する。データ出力バッファ４１は、
出力許可信号ＺＯＥが活性化レベルの「Ｌ」レベルにな
ったことに応じて、セレクタ４０からのデータ信号ＤＯ
およびＪＤＯをデータ入出力端子Ｔ０を介して外部に伝
達させる。なお、図９で示したＤＲＡＭ３０のうちのア
ドレスバッファ回路３１および制御信号発生回路３２以
外の部分（点線で囲まれた部分）は、複数組（たとえば
４組）設けられる。
【００１９】次に、図９〜図１２で示したＤＲＡＭ３０
の動作について説明する。通常の書込動作時は、外部か
ら与えられた書込データＤＩがデータ入力バッファ３５
を介してセレクタ３４に与えられる。セレクタ３４によ
って４つのメモリブロック３３ａ〜３３ｄのうちのいず
れかのメモリブロックが選択され、行デコーダ４７およ
び列デコーダ４８によってそのメモリブロックに属する
複数のメモリセルＭＣのうちのいずれかのメモリセルＭ
Ｃが選択され、そのメモリセルＭＣに書込データＤＩが
書込まれる。
【００２０】通常の読出動作時は、４つのメモリブロッ
ク３３ａ〜３３ｄの各々において、行デコーダ４７およ
び列デコーダ４８によってそのメモリブロックに属する
複数のメモリセルＭＣのうちのいずれかのメモリセルＭ
Ｃが選択され、そのメモリセルＭＣのデータが読出され
る。セレクタ３４によって４ビットの読出データのうち
のいずれかのデータが選択され、選択された読出データ
ＤＯはセレクタ４０およびデータ出力バッファ４１を介
して外部に出力される。
【００２１】テスト時は図１３に示すように、複数（図
では１２）のＤＲＡＭ３０が１枚のバーインテストボー
ド５５上に複数行（図では３行）、複数列（図では４
列）に配列される。３行のＤＲＡＭ３０に対応して制御
信号／ＣＳ０〜／ＣＳ２入力用のドライバ６１ａ〜６１
ｃがそれぞれ設けられ、４列のＤＲＡＭ３０に対応して
書込データＤＩ０〜ＤＩ３入力用のドライバ６２ａ〜６
２ｄおよび判定信号ＪＤＯ０〜ＪＤＯ３出力用のドライ
バ６３ａ〜６３ｄがそれぞれ設けられる。これらのドラ
イバ６１ａ〜６１ｃ，６２ａ〜６２ｄ，６３ａ〜６３ｄ
は、テスタ（図示せず）内に設けられている。実際には
アドレス信号Ａ０〜Ａｎ入力用のドライバおよび制御信
号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥ入力用のドライ
バおよびクロック信号ＣＬＫ入力用のドライバがボード
５５上の全ＤＲＡＭ３０に共通に設けられているが、図
面の簡単化のため図示は省略されている。
【００２２】テストにおける書込動作時は、信号／ＣＳ
０〜／ＣＳ２がともに活性化レベルの「Ｌ」レベルにさ
れてボード５５上の全ＤＲＡＭ３０が活性化されるとと
もに、信号ＴＥ１０が活性化レベルの「Ｈ」レベルにさ
れる。各ＤＲＡＭ３０において、テスタからの書込デー
タＤＩは、データ入力バッファ３５およびセレクタ３４
を介して４つのメモリブロック３３ａ〜３３ｄに与えら
れる。各メモリブロックにおいて、セレクタ３４からの
書込データＤＩがアドレス信号Ａ０〜Ａｎによって指定
されたアドレスのメモリセルＭＣに書込まれる。したが
って、４つのメモリセルＭＣに同一のデータが同時に書
込まれる。所定の周期で各ＤＲＡＭ３０の全アドレスが
順次指定され、各アドレスに所定の論理レベルのデータ
ＤＩが書込まれる。
【００２３】テストにおける読出動作時は、信号／ＣＳ
０〜／ＣＳ２がともに活性化レベルの「Ｌ」レベルにさ
れてボード５５上の全ＤＲＡＭ３０が活性化される。ま
ずラッチ信号ＬＤＣが活性化レベルの「Ｈ」レベルにさ
れるとともに外部から比較データＤＣが与えられ、比較
データＤＣが比較データレジスタ３６にラッチされる。
この比較データＤＣは、次に読出を行なうアドレスのメ
モリセルＭＣから読出されるべきデータ、すなわちその
メモリセルＭＣに書込んだデータと同じ論理レベルを有
する。また、リセット信号ＲＳＴがパルス的に「Ｈ」レ
ベルにされて判定結果レジスタ３９がリセットされ信号
ＪＤＯが「Ｌ」レベルにされる。また、テスト信号ＴＥ
１０が活性化レベルの「Ｈ」レベルにされる。
【００２４】次に、アドレス信号Ａ０〜Ａｎによって読
出を行なうべきアドレスが指定され、各ＤＲＡＭ３０に
おいてメモリ部３３から４ビットのデータが読出され、
それらの４ビットのデータおよび比較データＤＣの論理
レベルが一致した場合は信号ＪＤが「Ｈ」レベルにな
り、一致しない場合は信号ＪＤが「Ｌ」レベルになる。
次いで信号ＧＴが活性化レベルの「Ｈ」レベルになり、
信号ＪＤが反転されて判定結果レジスタ３９のセット端
子Ｓに与えられる。レジスタ３９の出力信号ＪＤＯは、
上記５ビットのデータが一致した場合は「Ｌ」レベルに
なり、一致しない場合は「Ｈ」レベルになる。なお、比
較データＤＣを導入したのは、メモリ部３３から読出し
た４ビットのデータがすべて書込データの反転データに
なっている場合でも、４つのメモリセルＭＣが正常であ
ると判定されるのを防止するためである。次いで、信号
／ＣＳ０〜／ＣＳ２が一旦非活性化レベルの「Ｌ」レベ
ルにされ、ボード５５上の全ＤＲＡＭ３０はスタンバイ
状態にされる。
【００２５】次いで、まず信号／ＣＳ０が活性化レベル
の「Ｌ」レベルにされて第１行目の４つのＤＲＡＭ３０
が活性化され、出力許可信号ＺＯＥが活性化レベルの
「Ｌ」レベルにされ、第１行目の４つのＤＲＡＭ３０の
各々において判定信号ＪＤＯがデータ出力バッファ４１
を介してテスタに出力される。このとき、信号ＪＤＯが
「Ｈ」レベルであるＤＲＡＭ３０のメモリセルＭＣは不
良であると判定される。以下、信号／ＣＳ１，／ＣＳ２
が順次活性化レベルの「Ｌ」レベルにされて各行のＤＲ
ＡＭ３０の判定信号ＪＤＯがテスタに与えられ、各ＤＲ
ＡＭ３０のメモリセルＭＣが正常か否かが判定される。
このようにして、各ＤＲＡＭ３０のすべてのメモリセル
ＭＣが４つ単位で正常か否か判定され、不良なメモリセ
ルＭＣは、スペアのメモリセル（図示せず）と置換され
る。
【００２６】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍ３０では、セレクタ４０が設けられていたので、読出
データＤＯがセレクタ４０によって遅延され、アクセス
速度が遅くなるという問題があった。
【００２７】また、比較データレジスタ３６が設けられ
ていたので、データ入出力端子Ｔ０の負荷容量が大きく
なり、これもアクセス速度の遅延を招いていた。
【００２８】また、従来のテスト方法では、１枚のテス
トボード５５上に複数のＤＲＡＭ３０を搭載し、全ＤＲ
ＡＭ３０のデータの書込／読出を同時に行なっていた
が、ＤＲＡＭ３０の数が多すぎる場合は、テストボード
５５の温度が許容値以上に上昇したり、テスト時の消費
電流がテスタの許容値以上に大きくなり、正確なテスト
を行なうことができないという問題があった。
【００２９】それゆえに、この発明の１つの目的は、ア
クセス速度が速い半導体記憶装置を提供することであ
る。
【００３０】また、この発明の他の目的は、１枚のテス
トボード上に多数の半導体記憶装置を搭載してテストす
る場合でも正確にテストすることが可能な半導体記憶装
置およびそれを用いた半導体テスト方法を提供すること
である。
【００３１】
【課題を解決するための手段】請求項１に係る発明は、
選択されたＮ個（ただし、Ｎは２以上の整数である）の
メモリセルに同一データを同時に書込み、Ｎ個のメモリ
セルから同時に読出したＮビットのデータの論理が互い
に一致した場合はＮ個のメモリセルは正常であると判定
するテストモードを有する半導体記憶装置であって、そ
れぞれが複数のメモリセルを含むＮ組のメモリアレイ
と、各メモリアレイに対応して設けられ、アドレス信号
に従って対応のメモリアレイに属する複数のメモリセル
のうちのいずれかのメモリセルを選択し、そのメモリセ
ルのデータの書込／読出を行なう書込／読出回路と、ブ
ロック選択信号に従ってＮ組のメモリアレイのうちのい
ずれかのメモリアレイを選択する選択回路と、出力許可
信号が入力されている期間は、選択回路によって選択さ
れたメモリアレイから書込／読出回路によって読出され
たデータの論理に応じたレベルの信号をデータ入出力端
子に出力し、出力許可信号が入力されていない期間は、
データ入出力端子をハイインピーダンス状態にするデー
タ出力バッファと、Ｎ組のメモリアレイからＮ組の書込
／読出回路によって読出されたＮビットのデータの論理
が互いに一致しているか否かを判定し、一致している場
合は第１のレベルの信号を出力し、一致していない場合
は第２のレベルの信号を出力する判定回路と、判定回路
の出力信号を保持する第１の保持回路と、外部制御信号
に従って出力許可信号を出力する信号発生回路と、信号
発生回路とデータ出力バッファの間に設けられ、テスト
モード時において第１の保持回路によって第１のレベル
の信号が保持されている場合および通常動作時は、信号
発生回路から出力された出力許可信号をデータ出力バッ
ファに入力させ、テストモード時において第１の保持回
路によって第２のレベルの信号が保持されている場合
は、信号発生回路から出力された出力許可信号のデータ
出力バッファへの入力を禁止するゲート回路を備えたも
のである。
【００３２】請求項２に係る発明では、請求項１に係る
発明の選択回路は、通常動作時およびテストモードにお
ける読出動作時はブロック選択信号に従ってＮ組のメモ
リアレイのうちのいずれかのメモリアレイを選択し、テ
ストモードにおける書込動作時はＮ組のメモリアレイの
各々を選択する。また、書込許可信号に応答して、選択
回路によって選択されたメモリアレイに外部データを伝
達させるデータ入力バッファがさらに設けられる。
【００３３】請求項３に係る発明では、請求項１または
２に係る発明の半導体記憶装置は、さらに、不良なメモ
リセルを指定するアドレス信号を出力する不良アドレス
出力モードを有し、さらに、判定回路から第２のレベル
の信号が出力されたことに応じて、アドレス信号に含ま
れる複数のデータ信号を保持する第２の保持回路と、不
良アドレス出力モード時において第２の保持回路に保持
された複数のデータ信号を１つずつ順次読出す読出回路
とを備える。ゲート回路は、さらに、読出回路によって
読出されたデータ信号が第１の論理を有する場合は、信
号発生回路から出力された出力許可信号をデータ出力バ
ッファに入力させ、読出回路によって読出されたデータ
信号が第２の論理を有する場合は、信号発生回路から出
力された出力許可信号のデータ出力バッファへの入力を
禁止する。
【００３４】請求項４に係る発明は、テストモードを有
する半導体記憶装置であって、外部から与えられた半導
体記憶装置を識別するための複数桁のデータ信号を有す
る第１の識別コードを保持する第１の保持回路と、テス
トモード時に、外部から与えられた第２の識別コードに
含まれる複数桁のデータ信号と、第１の保持回路に保持
された第１の識別コードに含まれる複数桁のデータ信号
とが一致しているか否かを判定し、一致している場合は
半導体記憶装置を活性化させる判定回路とを備えたもの
である。
【００３５】請求項５に係る発明では、請求項４に係る
発明に、外部から与えられ、第２の識別コードの有効桁
を指定するための複数桁のデータ信号を有する有効桁信
号を保持する第２の保持回路がさらに設けられる。判定
回路は、第２の識別コードに含まれる複数桁のデータ信
号のうちの第２の保持回路に保持された有効桁信号によ
って指定された有効桁のデータ信号と、第１の保持回路
に保持された第１の識別コードに含まれる複数桁のデー
タ信号のうちの有効桁に対応する桁のデータ信号とが一
致しているか否かを判定し、一致している場合は半導体
記憶装置を活性化させる。
【００３６】請求項６に係る発明では、請求項５に係る
発明に、複数のデータ信号の入出力を行なうための複数
のデータ入出力端子がさらに設けられる。第１の保持回
路は、第１の信号に応答して、外部から複数のデータ入
出力端子を介して与えられた第１の識別コードを保持す
る。第２の保持回路は、第２の信号に応答して、外部か
ら複数のデータ入出力端子を介して与えられた有効桁信
号を保持する。判定回路は、第３の信号に応答して、外
部から複数のデータ入出力端子を介して与えられた第２
の識別コードと、第１の保持回路に保持された第１の識
別コードと、第２の保持回路に保持された有効桁信号と
に基づいて判定する。
【００３７】請求項７に係る発明は、１枚のテストボー
ド上に複数の半導体記憶装置を搭載して各半導体記憶装
置をテストする半導体テスト方法であって、各半導体記
憶装置に、外部から与えられた半導体記憶装置を識別す
るための複数桁のデータ信号を有する第１の識別コード
を保持する保持回路と、テストモード時に、外部から入
力された第２の識別コードに含まれる複数桁のデータ信
号と、第１の保持回路に保持された第１の識別コードに
含まれる複数桁のデータ信号とが一致しているか否かを
判定し、一致している場合は半導体記憶装置を活性化さ
せる判定回路とを設ける。そして、各半導体記憶装置の
保持回路に固有の第１の識別コードを与え、複数の半導
体記憶装置のうちのいずれかの半導体記憶装置を選択
し、その半導体記憶装置の保持回路に保持された第１の
識別コードに等しい第２の識別コードをその半導体記憶
装置の判定回路に与え、その半導体記憶装置をテストす
る。
【００３８】請求項８に係る発明は、１枚のテストボー
ド上に複数の半導体記憶装置を搭載して各半導体記憶装
置をテストする半導体テスト方法であって、各半導体記
憶装置に、外部から与えられた半導体記憶装置を識別す
るための複数桁のデータ信号を有する第１の識別コード
を保持する第１の保持回路と、外部から与えられ、第２
の識別コードの有効桁を指定するための複数桁のデータ
信号を有する有効桁信号を保持する第２の保持回路と、
テストモード時に、外部から与えられた第２の識別コー
ドに含まれる複数桁のデータ信号のうちの第２の保持回
路に保持された有効桁信号によって指定された有効桁の
データ信号と、第１の保持回路に保持された第１の識別
コードに含まれる複数桁のデータ信号のうちの有効桁に
対応する桁のデータ信号とが一致しているか否かを判定
し、一致している場合は半導体記憶装置を活性化させる
判定回路とを設ける。そして、各半導体記憶装置の第１
の保持回路に固有の第１の識別コードを与え、複数の半
導体記憶装置のうちの１または２以上の半導体記憶装置
を選択し、それらの半導体記憶装置を活性化させるため
に必要な有効桁信号および第２の識別コードを選択し、
選択した有効桁信号を各半導体記憶装置の第２の保持回
路に与えるとともに選択した第２の識別コードを各半導
体記憶装置の判定回路に与え、それらの半導体記憶装置
をテストする。
【００３９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭの構成を示す回路ブロ
ック図であって、図９と対比される図である。図１にお
いて、このＤＲＡＭ１が図９のＤＲＡＭ３０と異なる点
は、比較データレジスタ３６およびセレクタ４０が削除
され、判定回路３７が判定回路３７′で置換され、ＡＮ
Ｄゲート２およびＯＲゲート３が追加され、テスト信号
ＴＥ１０の代わりにテスト信号ＴＥ０，ＴＥ１が導入さ
れている点である。
【００４０】セレクタ３４は、テスト信号ＴＥ０が活性
化レベルの「Ｈ」レベルの場合は書込データＤＩを４つ
のメモリブロック３３ａ〜３３ｄの各々に与え、テスト
信号ＴＥ０が非活性化レベルの「Ｌ」レベルの場合はブ
ロック選択信号Ｂ０，Ｂ１に従って４つのメモリブロッ
ク３３ａ〜３３ｄのうちのいずれかのメモリブロックを
選択し、読出動作時はそのメモリブロックの読出データ
ＤＯをデータ出力バッファ４１に与え、書込動作時はそ
のメモリブロックに書込データＤＩを与える。テスト信
号ＤＥ０は、通常動作時およびテストにおける読出動作
時は非活性レベルの「Ｌ」レベルになり、テストにおけ
る書込動作時は活性化レベルの「Ｈ」レベルになる。
【００４１】判定回路３７′は、メモリ部３３から読出
される４ビットのデータが一致した場合は判定信号ＪＤ
を「Ｈ」レベルにし、一致しない場合は判定信号ＪＤを
「Ｌ」レベルにする。ゲート信号ＧＴが活性化レベルの
「Ｈ」レベルの場合は、判定回路３７′およびゲート回
路３８は、図２に示すように、４入力のＥＸ−ＯＲゲー
ト４９′で示される。
【００４２】ＡＮＤゲート２は、判定信号ＪＤＯとテス
ト信号ＴＥ１を受ける。テスト信号ＴＥ１は、通常動作
時およびテストにおける書込動作時は非活性化レベルの
「Ｌ」レベルになり、テストにおける読出動作時は活性
化レベルの「Ｈ」レベルになる。ＯＲゲート３は、ＡＮ
Ｄゲート２の出力信号φ２と出力許可信号ＺＯＥとを受
け、その出力信号ＺＯＥ′はデータ出力バッファ４１に
与えられる。
【００４３】次に、図１および図２に示したＤＲＡＭ１
の動作について説明する。通常動作時は、テスト信号Ｔ
Ｅ０，ＴＥ１はともに非活性化レベルの「Ｌ」レベルに
される。ＡＮＤゲート２の出力信号φ２は「Ｌ」レベル
に固定され、出力許可信号ＺＯＥはＯＲゲート３を通過
してそのままデータ出力バッファ４１に入力される。し
たがって、通常動作時は、ＤＲＡＭ１は図９のＤＲＡＭ
３０と同様に動作する。
【００４４】すなわち、通常の書込動作時は、４つのメ
モリブロック３３ａ〜３３ｄのうちのいずれかのメモリ
ブロックが選択され、外部から与えられた書込データＤ
Ｉがデータ入力バッファ３５およびセレクタ３４を介し
てそのメモリブロックに与えられ、そのメモリブロック
のうちのアドレス信号Ａ０〜Ａｎで指定されたアドレス
のメモリセルＭＣに書込まれる。また、通常の読出動作
時は、４つのメモリブロック３３ａ〜３３ｄの各々にお
いてアドレス信号Ａ０〜Ａｎで指定されたアドレスのメ
モリセルＭＣからデータが読出されるとともに、４つの
メモリブロック３３ａ〜３３ｄのうちのいずれかのメモ
リブロックが選択され、そのメモリブロックの読出デー
タＤＯがセレクタ３４およびデータ出力バッファ４１を
介して外部に出力される。
【００４５】テストにおける書込動作時は、テスト信号
ＴＥ０，ＴＥ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルにされる。外部から与えられた書込データＤＩは、
データ入力バッファ３５およびセレクタ３４を介して４
つのメモリブロック３３ａ〜３３ｄの各々に与えられ、
各メモリブロックのうちのアドレス信号Ａ０〜Ａｎで指
定されたアドレスのメモリセルＭＣに書込まれる。した
がって、４つのメモリセルＭＣに同一のデータが同時に
書込まれる。また、ＡＮＤゲート２の出力信号φ２は、
「Ｌ」レベルに固定される。
【００４６】テストにおける読出動作時は、テスト信号
ＴＥ０，ＴＥ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルにされる。また、リセット信号ＲＳＴがパルス的に
「Ｈ」レベルにされて、判定結果レジスタ３９がリセッ
トされ、信号ＪＤＯが「Ｌ」レベルにされる。
【００４７】まず４つのメモリブロック３３ａ〜３３ｄ
の各々において、アドレス信号Ａ０〜Ａｎによって指定
されたアドレスのメモリセルＭＣからデータが読出され
る。４つのメモリブロック３３ａ〜３３ｄから読出され
た４ビットのデータのうちのいずれかのデータがセレク
タ３４によって選択され、選択された読出データＤＯが
セレクタ３４を介してデータ出力バッファ４１に与えら
れる。
【００４８】一方、４つのメモリブロック３３ａ〜３３
ｄから読出された４ビットのデータは判定回路３７′に
与えられる。４ビットのデータの論理レベルが一致した
場合は判定信号ＪＤが「Ｈ」レベルになり、一致しない
場合は「Ｌ」レベルになる。次いで、信号ＧＴが活性化
レベルの「Ｈ」レベルになり、信号ＪＤが反転されて判
定結果レジスタ３９のセット端子Ｓに与えられる。レジ
スタ３９の出力信号ＪＤＯおよびＡＮＤ２の出力信号φ
２は、上記４ビットのデータが一致した場合は「Ｌ」レ
ベルになり、一致しない場合は「Ｈ」レベルになる。
【００４９】次に、出力許可信号ＺＯＥが活性化レベル
の「Ｌ」レベルになる。ＯＲゲート３の出力信号ＺＯ
Ｅ′は４ビットのデータが一致している場合は活性化レ
ベルの「Ｌ」レベルになり、一致していない場合は
「Ｈ」レベルのまま変化しない。したがって、データの
読出が行なわれた４つのメモリセルＭＣが正常な場合
は、予め書込んだデータと同じ論理レベルのデータがデ
ータ出力バッファ４１およびデータ入出力端子Ｔ０を介
して外部（テスタ）に出力される。
【００５０】しかし、データの読出が行なわれた４つの
メモリセルＭＣのうちの少なくとも１つのメモリセルＭ
Ｃが不良であり、４つのメモリセルＭＣが読出した４ビ
ットのデータの論理レベルが一致しない場合は、出力許
可信号ＺＯＥ′が「Ｈ」レベルのまま変化しないので、
データ入出力端子Ｔ０はハイインピーダンス状態のまま
変化しない。
【００５１】また、４つのメモリセルＭＣがともに不良
であり、４つのメモリセルＭＣの各々から書込データの
論理レベルの反転レベルのデータが読出された場合は、
書込データの論理レベルの反転レベルのデータがデータ
出力バッファ４１およびデータ入出力端子Ｔ０を介して
外部（テスタ）に出力される。
【００５２】したがって、テスタは、ＤＲＡＭ１のデー
タ入出力端子Ｔ０の状態を検出することにより、４つの
メモリセルＭＣが正常か否かを判定することができる。
【００５３】この実施の形態１では、セレクタ４０を削
除したので、セレクタ４０によって読出データＤＯが遅
延されることを防止することができ、アクセス速度の高
速化を図ることができる。また、比較データレジスタ３
６を削除したので、データ入出力端子Ｔ０の負荷容量を
小さくすることができ、アクセス速度の高速化を図るこ
とができる。
【００５４】［実施の形態２］図３は、この発明の実施
の形態２によるＤＲＡＭの要部を示す回路ブロック図で
あって、図２と対比される図である。図３において、こ
のＤＲＡＭが図１および図２で示したＤＲＡＭと異なる
点は、ラッチ回路４、パラレル−シリアル変換回路５お
よびＡＮＤゲート６が追加され、２入力のＯＲゲート３
が３入力のＯＲゲート３′と置換され、テスト信号ＴＥ
２が導入されている点である。
【００５５】ラッチ回路４は、テストにおける読出動作
時において、４つのメモリブロック３３ａ〜３３ｄから
読出された４ビットのデータが一致せずＥＸ−ＯＲゲー
ト４９′の出力信号が「Ｈ」レベルになったことに応じ
て、アドレスバッファ回路３１の出力アドレス信号Ａ０
〜Ａｎをラッチする。
【００５６】パラレル−シリアル変換回路５は、テスト
信号ＴＥ２が活性化レベルの「Ｈ」レベルになったこと
に応じて、ラッチ回路４にラッチされたアドレス信号Ａ
０〜Ａｎを直列信号に変換して所定周期で順次出力す
る。テスト信号ＴＥ２は、不良なメモリセルＭＣのアド
レスを示すアドレス信号Ａ０〜Ａｎを読出す場合に活性
化レベルの「Ｈ」レベルにされ、それ以外の場合は非活
性化レベルの「Ｌ」レベルにされる。
【００５７】ＡＮＤゲート６は、テスト信号ＴＥ２とパ
ラレル−シリアル変換回路５の出力信号とを受ける。Ｏ
Ｒゲート３′は、ＡＮＤゲート６の出力信号φ６と、図
２で示したＡＮＤゲート２の出力信号φ２と、出力許可
信号ＺＯＥとを受け、その出力信号ＺＯＥ′はデータ出
力バッファ４１に与えられる。
【００５８】通常の読出動作時は、テスト信号ＴＥ１，
ＴＥ２は非活性化レベルの「Ｌ」レベルにされ、信号φ
２，φ６が「Ｌ」レベルに固定されている。したがっ
て、出力許可信号ＺＯＥは、ＯＲ３′を通過してそのま
まデータ出力バッファ４１に入力される。
【００５９】テスト中またはテスト後において不良なメ
モリセルＭＣのアドレスを示すアドレス信号Ａ０〜Ａｎ
を読出す場合は、テスト信号ＴＥ０，ＴＥ１が非活性化
レベルの「Ｌ」レベルにされ、テスト信号ＴＥ２が活性
化レベルの「Ｈ」レベルにされるとともに、任意のアド
レス信号Ａ０〜Ａｎが入力される。
【００６０】パラレル−シリアル変換回路５の出力アド
レス信号が「Ｈ」レベル（１）の場合は、信号φ６，Ｚ
ＯＥ′が「Ｈ」レベルになってデータ入出力端子Ｔ０は
ハイインピーダンス状態になる。
【００６１】また、パラレル−シリアル変換回路５の出
力アドレス信号が「Ｌ」レベル（０）の場合は、信号φ
６が「Ｌ」レベルになり、出力許可信号ＺＯＥがＯＲゲ
ート３′を通過してデータ出力バッファ４１に入力さ
れ、セレクタ３４からの読出データＤＯがデータ出力バ
ッファ４１を介して外部に出力される。
【００６２】したがって、データ入出力端子Ｄ０の状態
を検出することにより、不良なメモリセルＭＣのアドレ
スを示すアドレス信号Ａ０〜Ａｎを読出すことができ
る。
【００６３】［実施の形態３］図４は、この発明の実施
の形態３によるＤＲＡＭの要部を示す回路ブロック図で
ある。図４を参照して、このＤＲＡＭが図９〜図１３に
示した従来のＤＲＡＭ３０と異なる点は、ラッチ回路
７、一致検出回路８、ＮＡＮＤゲート９およびＡＮＤゲ
ート１０が追加され、テスト信号ＴＥ３〜ＴＥ５が導入
されている点である。このＤＲＡＭでは、図９の点線で
囲まれた部分が４組設けられており、４ビットのデータ
を同時に入出力できるものとする。通常の書込動作時は
外部から４ビットの書込データＤＩ０〜ＤＩ３が与えら
れ、同時にテストするＤＲＡＭの数を設定する場合は書
込データＤＩ０〜ＤＩ３の代わりにＩＤ番号データＩＤ
０〜ＩＤ３，ＩＤ０′〜ＩＤ３′および有効ビットデー
タＶＢ０〜ＶＢ３が与えられる。
【００６４】ラッチ回路７は、テスト信号ＴＥ３が活性
化レベルの「Ｈ」レベルになったことに応じて、ＩＤ番
号データＩＤ０〜ＩＤ３をラッチする。このＩＤ番号デ
ータＩＤ０〜ＩＤ３は、このＤＲＡＭに予め割当てられ
ているものである。
【００６５】また、ラッチ回路７は、テスト信号ＴＥ４
が活性化レベルの「Ｈ」レベルになったことに応じて、
有効ビットデータＶＢ０〜ＶＢ３をラッチする。有効ビ
ットデータＶＢ０〜ＶＢ３は、それぞれＩＤ番号データ
ＩＤ０′〜ＩＤ３′が有効な場合は「Ｈ」レベル（１）
となり、無効の場合は「Ｌ」レベル（０）になる。ラッ
チ回路７にラッチされたＩＤ番号データＩＤ０〜ＩＤ３
および有効ビットデータＶＢ０〜ＶＢ３は、一致検出回
路８に与えられる。
【００６６】一致検出回路８は、図５に示すように、Ｅ
Ｘ−ＯＲゲート１１ａ〜１１ｄ、ＮＡＮＤゲート１２ａ
〜１２ｄ，１３、インバータ１４およびラッチ回路１５
を含む。ラッチ回路７でラッチされたＩＤ番号データＩ
Ｄ０〜ＩＤ３は、それぞれＥＸ−ＯＲゲート１１ａ〜１
１ｄの一方入力ノードに入力される。外部から与えられ
るＩＤ番号データＩＤ０′〜ＩＤ３′は、それぞれＥＸ
−ＯＲゲート１１ａ〜１１ｄの他方入力ノードに入力さ
れる。ＥＸ−ＯＲゲート１１ａ〜１１ｄの出力信号は、
それぞれＮＡＮＤゲート１２ａ〜１２ｄの一方入力ノー
ドに入力される。ラッチ回路７にラッチされた有効ビッ
トデータＶＢ０〜ＶＢ３は、それぞれＮＡＮＤゲート１
２ａ〜１２ｄの他方入力ノードに入力される。
【００６７】ＮＡＮＤゲート１３は、ＮＡＮＤゲート１
２ａ〜１２ｄの出力信号を受け、その出力信号はインバ
ータ１４を介してラッチ回路１５に与えられる。ラッチ
回路１５は、テスト信号ＴＥ５が活性化レベルの「Ｈ」
レベルになったことに応じて、インバータ１４の出力信
号をラッチする。ラッチ回路１５でラッチされた信号
が、一致検出回路８の出力信号φ８となる。
【００６８】ＮＡＮＤゲート９は、一致検出回路８の出
力信号φ８とテスト信号ＴＥ５とを受ける。ＡＮＤゲー
ト１０は、ＮＡＮＤゲート９の出力信号と外部制御信号
／ＣＳとを受け、その出力信号は制御信号発生回路３１
に与えられる。
【００６９】次に、このＤＲＡＭの動作について説明す
る。通常動作時は、テスト信号ＴＥ３〜ＴＥ５がともに
「Ｌ」レベルになり、ＮＡＮＤゲート９の出力信号が
「Ｈ」レベルに固定され、外部制御信号／ＣＳはそのま
ま制御信号発生回路３１に入力される。したがって、通
常動作時は従来のＤＲＡＭ３０と同様に動作する。
【００７０】テスト時は図６に示すように、１枚のバー
インテストボード２０上に複数のＤＲＡＭ２１が複数行
（図では１４行）、複数列（図では１０列）に搭載され
る。図１３で説明したように、各行に対応して制御信号
／ＣＳ入力用のドライバが設けられ、全ＤＲＡＭ２１に
共通にアドレス信号入力用のドライバ、制御信号／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ，／ＯＥ入力用のドライバおよび
クロック信号ＣＬＫ入力用のドライバが設けられている
が、図面の簡単化のため図示は省略されている。
【００７１】初期状態では、テスト信号ＴＥ３〜ＴＥ５
は非活性化レベルの「Ｌ」レベルにされている。まず第
１行目のＤＲＡＭ２１が活性化され、ＩＤ番号データＩ
Ｄ３〜ＩＤ０＝００００が入力されるとともにテスト信
号ＴＥ３が「Ｈ」レベルに立上げられ、第１行目のＤＲ
ＡＭ２１の各々のラッチ回路７にＩＤ番号データ０００
０がラッチされる。同様にして、第２〜第１４行のＤＲ
ＡＭ２１のラッチ回路７にそれぞれＩＤ番号データ００
０１〜１１１０がラッチされる。
【００７２】次に、テストボード２０上の全ＤＲＡＭ２
１が活性化され、有効ビットデータＶＢ３〜ＶＢ０（た
とえば０００１）が入力されるとともにテスト信号ＴＥ
４が「Ｈ」レベルに立上げられ、全ＤＲＡＭ２１のラッ
チ回路７に有効ビットデータＶＢ３〜ＶＢ０＝０００１
がラッチされる。
【００７３】次に、テストボード２０上の全ＤＲＡＭ２
１が活性化され、ＩＤ番号データＩＤ３′〜ＩＤ０′
（たとえば１０１１）が入力されるとともにテスト信号
ＴＥ５が「Ｈ」レベルに立上げられ、インバータ１４の
出力信号がラッチ回路１５にラッチされる。なお、有効
ビットデータＶＢ０〜ＶＢ３およびＩＤ番号データＩＤ
３′〜ＩＤ０′は、図７に示すように、クロック信号Ｃ
ＬＫに同期して入力され、クロック信号ＣＬＫの立上が
りエッジに応答してラッチされる。
【００７４】ラッチ回路１５の出力信号φ８は、有効ビ
ットデータＶＢ３〜ＶＢ０で指定されたビットのＩＤ番
号データＩＤ０′がＩＤ番号データＩＤ０と同じ場合は
「Ｈ」レベルになり、異なる場合は「Ｌ」レベルにな
る。信号φ８が「Ｈ」レベルになるとＮＡＮＤゲート９
の出力信号が「Ｌ」レベルになり、ＤＲＡＭ２１は外部
制御信号／ＣＳに関係なく活性化される。信号φ８が
「Ｌ」レベルになるとＮＡＮＤゲート９の出力信号が
「Ｈ」レベルになり、ＤＲＡＭ２１は外部制御信号／Ｃ
Ｓによって活性化／非活性化される。したがって、この
場合は、偶数番の行のＤＲＡＭ２１（斜線が施されたＤ
ＲＡＭ２１）が活性化され、活性化されたＤＲＡＭ２１
のみにおいてデータの書込／読出が行なわれる。
【００７５】また、有効ビットデータＶＢ３〜ＶＢ０＝
１０１０、ＩＤ番号データＩＤ３′〜ＩＤ０′＝０１０
０とした場合は、図８に示すように、ＩＤ番号データＩ
Ｄ３，ＩＤ１がともに「０」の行のＤＲＡＭ２１（斜線
が施された行のＤＲＡＭ２１）が活性化され、活性化さ
れたＤＲＡＭ２１においてのみデータの書込／読出が行
なわれる。
【００７６】この実施の形態３では、テストボード２０
上に搭載した複数のＤＲＡＭ２１のうちの一部のＤＲＡ
Ｍ２１のみを選択してデータの書込／読出を行なうこと
ができるので、同時にデータの書込／読出を行なうＤＲ
ＡＭ２１の数が多すぎてテストボード２０の温度が許容
値以上に上昇したり、テスト時の消費電流がテスタの電
源電流値以上に大きくなることを防止することができ、
テストを正確に行なうことができる。
【００７７】なお、テストボード２０上の各ＤＲＡＭ２
１に固有のＩＤ番号データを割当てれば（たとえばテス
トボード２０上に１６個のＤＲＡＭ２１を４行４列に設
け、１６個のＤＲＡＭ２１にそれぞれ００００〜１１１
１を割当てれば）、テストボード２０上の１個のＤＲＡ
Ｍ２１のみを活性化させることができる。この場合は、
たとえばテストボード２０上の各ＤＲＡＭ２１の動作電
流を個別に測定することができる。
【００７８】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００７９】
【発明の効果】以上のように、請求項１に係る発明で
は、それぞれが複数のメモリセルを含むＮ組のメモリア
レイと、各メモリアレイに対応して設けられ、アドレス
信号によって指定されたメモリセルのデータの書込／読
出を行なう書込／読出回路と、ブロック選択信号に従っ
て１つのメモリアレイを選択する選択回路と、出力許可
信号の入力期間は選択回路によって選択されたメモリア
レイから読出されたデータに応じたレベルの信号をデー
タ入出力端子に出力し、それ以外の期間はデータ入出力
端子をハイインピーダンス状態にするデータ出力バッフ
ァと、Ｎ組のメモリアレイから読出されたＮビットのデ
ータが一致している場合は第１のレベルの信号を出力
し、一致していない場合は第２のレベルの信号を出力す
る判定回路と、判定回路の出力信号を保持する第１の保
持回路と、外部制御信号に従って出力許可信号を出力す
る信号発生回路と、テストモード時において第１の保持
回路によって第１のレベルの信号が保持されている場合
および通常動作時は、信号発生回路から出力された出力
許可信号をデータ出力バッファに入力させ、テストモー
ド時において第１の保持回路によって第２のレベルの信
号が保持されている場合は、信号発生回路から出力され
た出力許可信号のデータ出力バッファへの入力を禁止す
るゲート回路とが設けられる。あるアドレスのＮ個のメ
モリセルをテストする場合は、それらのメモリセルの各
々に同一データを書込んだ後、それらのメモリセルのう
ちのいずれか１つのメモリセルのデータを読出す。読出
したデータが書込データと同じ論理を有する場合はそれ
らのメモリセルは正常であり、データ入出力端子がハイ
インピーダンス状態になってデータを読出せない場合は
それらのメモリセルのうちの少なくとも１つは不良であ
る。したがって、読出データと判定信号のうちの一方を
選択するためのセレクタおよび書込データを保持するた
めの比較データレジスタが不要になるので、アクセス速
度の高速化を図ることができる。
【００８０】請求項２に係る発明では、請求項１に係る
発明の選択回路は、通常動作時およびテストモードにお
ける読出動作時はブロック選択信号に従ってＮ組のメモ
リアレイのうちのいずれかのメモリアレイを選択し、テ
ストモード時における書込動作時はＮ組のメモリアレイ
の各々を選択する。また、書込許可信号に応答して、選
択回路によって選択されたメモリアレイに外部データを
伝達させるデータ入力バッファがさらに設けられる。こ
の場合は、テストモード時にＮ個のメモリセルに同一デ
ータを同時に書込むことができる。
【００８１】請求項３に係る発明では、請求項１または
２に係る発明の半導体記憶装置は、さらに、不良なメモ
リセルを指定するアドレス信号を出力する不良アドレス
出力モードを有し、判定回路から第２のレベルの信号が
出力されたことに応じてアドレス信号に含まれる複数の
データ信号を保持する第２の保持回路と、不良アドレス
出力モード時において第２の保持回路に保持された複数
のデータ信号を１つずつ順次読出す読出回路を備える。
ゲート回路は、さらに、読出回路によって読出されたデ
ータ信号が第１の論理を有する場合は信号発生回路から
出力された出力許可信号をデータ出力バッファに入力さ
せ、読出回路によって読出されたデータ信号が第２の論
理を有する場合は信号発生回路から出力された出力許可
信号のデータ出力バッファへの入力を禁止する。この場
合は、不良なメモリセルを指定するアドレス信号をテス
ト中またはテスト後に読出すことができる。
【００８２】請求項４に係る発明では、外部から与えら
れた第２の識別コードを保持する第１の保持回路と、テ
ストモード時に、外部から与えられた第２の識別コード
に含まれる複数桁のデータ信号と、第１の保持回路に保
持された第１の識別コードに含まれる複数桁のデータ信
号とが一致しているか否かを判定し、一致している場合
は半導体記憶装置を活性化させる判定回路とが設けられ
る。したがって、１枚のテストボードに多数の半導体記
憶装置を搭載してテストする場合でも、各半導体記憶装
置の第１の保持回路に固有の第１の識別コードを保持さ
せておき、所望の半導体記憶装置の判定回路にその半導
体記憶装置に与えた第１の識別コードに等しい第２の識
別コードを与えることにより、所望の半導体記憶装置の
みを活性化させてテストすることができる。したがっ
て、同時に活性化させる半導体記憶装置の数が多すぎて
テストボードの温度が許容値以上に上昇したり、テスト
時の消費電流がテスタの許容電源電流値を超えることを
防止することができ、テストを正確に行なうことができ
る。
【００８３】請求項５に係る発明では、請求項４に係る
発明に、外部から与えられ、第２の識別コードの有効桁
を指定するための複数桁のデータ信号を有する有効桁信
号を保持する第２の保持回路がさらに設けられる。判定
回路は、第２の識別コードに含まれる複数桁のデータ信
号のうちの第２の保持回路に保持された有効桁信号によ
って指定された有効桁のデータ信号と、第１の保持回路
に保持された第１の識別コードに含まれる複数桁のデー
タ信号のうちの有効桁に対応する桁のデータ信号とが一
致しているか否かを判定し、一致している場合は半導体
記憶装置を活性化させる。この場合は、第２の識別コー
ドおよび有効桁信号を選択することにより、複数の半導
体記憶装置のうちの所望の１または２以上の半導体記憶
装置のみを活性化させてテストすることができる。
【００８４】請求項６に係る発明では、請求項５に係る
発明に、複数のデータ信号の入出力を行なうための複数
のデータ入出力端子がさらに設けられる。第１の保持回
路は、第１の信号に応答して、外部から複数のデータ入
出力端子を介して与えられた第１の識別コードを保持す
る。第２の保持回路は、第２の信号に応答して、外部か
ら複数のデータ入出力端子を介して与えられた有効桁信
号を保持する。判定回路は、第３の信号に応答して、外
部から複数のデータ入出力端子を介して与えられた第２
の識別コードと、第１の保持回路に保持された第１の識
別コードと、第２の保持回路に保持された有効桁信号と
に基づいて判定する。この場合は、第１の識別コード、
第２の識別コードおよび有効桁信号の各々を複数のデー
タ入出力端子を介して入力するので、それらの信号を入
力するための信号入力端子を別途設ける必要はなく、構
成の簡単化を図ることができる。
【００８５】請求項７に係る発明では、１枚のテストボ
ード上に複数の半導体記憶装置を搭載し、各半導体記憶
装置に、外部から与えられた第１の識別コードを保持す
る保持回路と、テストモード時に、外部から与えられた
第２の識別コードに含まれる複数桁のデータ信号と、第
１の保持回路に保持された第１の識別コードに含まれる
複数桁のデータ信号とが一致しているか否かを判定し、
一致している場合は半導体記憶装置を活性化させる判定
回路を設ける。そして、各半導体記憶装置の保持回路に
固有の第１の識別コードを与え、複数の半導体記憶装置
のうちのいずれかの半導体記憶装置を選択し、その半導
体記憶装置の保持回路に保持された第１の識別コードに
等しい第２の識別コードをその半導体記憶装置の判定回
路に与え、その半導体記憶装置をテストする。したがっ
て、複数の半導体記憶装置のうちの所望の半導体記憶装
置のみを活性化させてテストすることができるので、テ
ストボードの過度の温度上昇などを防止することがで
き、テストを正確に行なうことができる。
【００８６】請求項８に係る発明では、１枚のテストボ
ード上に複数の半導体記憶装置を搭載し、各半導体記憶
装置に、外部から与えられた第１の識別コードを保持す
る第１の保持回路と、外部から与えられた有効桁信号を
保持する第２の保持回路と、テストモード時に、外部か
ら与えられた第２の識別コードに含まれる複数桁のデー
タ信号のうちの第２の保持回路に保持された有効桁信号
によって指定された有効桁のデータ信号と、第１の保持
回路に保持された第１の識別コードに含まれる複数桁の
データ信号のうちの有効桁に対応する桁のデータ信号と
が一致しているか否かを判定し、一致している場合は半
導体記憶装置を活性化させる判定回路とを設ける。そし
て、各半導体記憶装置の第１の保持回路に固有の第１の
識別コードを与え、所望の１または２以上の半導体記憶
装置を活性化させるため必要な有効桁信号および第２の
識別コードを選択し、選択した有効桁信号を各半導体記
憶装置の第２の保持回路に与えるとともに選択した第２
の識別コードを各半導体記憶装置の判定回路に与え、そ
れらの半導体記憶装置をテストする。したがって、複数
の半導体記憶装置のうちの所望の１または２以上の半導
体記憶装置のみを活性化させることができるので、テス
トボードの過度の温度上昇などを防止することができ、
テストを正確に行なうことができる。また、テスタの１
つの出力電源を複数の半導体記憶装置に供給するような
テストボードを使用する場合でも、所望の半導体記憶装
置のみを活性化させることにより、その半導体記憶装置
の動作電流を測定することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示す回路ブロック図である。
【図２】 図１に示したＤＲＡＭの要部を示す回路ブロ
ック図である。
【図３】 この発明の実施の形態２によるＤＲＡＭの要
部を示す回路ブロック図である。
【図４】 この発明の実施の形態３によるＤＲＡＭの要
部を示す回路ブロック図である。
【図５】 図４に示した一致検出回路の構成を示す回路
ブロック図である。
【図６】 図４に示したＤＲＡＭのテスト方法を説明す
るための図である。
【図７】 図４で示したＤＲＡＭのテスト方法を説明す
るためのタイムチャートである。
【図８】 図４で示したＤＲＡＭのテスト方法を説明す
るための他の図である。
【図９】 従来のＤＲＡＭの構成を示す回路ブロック図
である。
【図１０】 図９に示したメモリ部に含まれるメモリブ
ロックの構成を示す回路ブロック図である。
【図１１】 図９に示したＤＲＡＭの要部を示す回路ブ
ロック図である。
【図１２】 図９に示したセレクタ４０の構成を示す回
路図である。
【図１３】 図９に示したＤＲＡＭのテスト方法を説明
するためのブロック図である。
【符号の説明】
１，２１，３０ ＤＲＡＭ、２，６，１０，５１ ＡＮ
Ｄゲート、３，３′，５２ ＯＲゲート、４，７，１５
ラッチ回路、５ パラレル−シリアル変換回路、８
一致検出回路、９，１２ａ〜１２ｄ，１３ ＮＡＮＤゲ
ート、１１ａ〜１１ｄ，４９，４９′ ＥＸ−ＯＲゲー
ト、１４ インバータ、２０，５５ バーインテストボ
ード、３１ アドレスバッファ回路、３２ 制御信号発
生回路、３３ メモリ部、３３ａ〜３３ｄ メモリブロ
ック、３４，４０ セレクタ、３５ データ入力バッフ
ァ、３６ 比較データレジスタ、３７，３７′ 判定回
路、３８，３９ａ，３９ｂ，５０ ゲート回路、３９
判定結果レジスタ、４１データ出力バッファ、Ｔ０ デ
ータ入出力端子、４２ メモリアレイ、ＭＣ メモリセ
ル、４３ センスアンプ＋入出力制御回路、４４ 列選
択ゲート、４５センスアンプ、４６ イコライザ、４７
行デコーダ、４８ 列デコーダ、６１ａ〜６１ｃ，６
２ａ〜６２ｄ，６３ａ〜６３ｄ ドライバ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 選択されたＮ個（ただし、Ｎは２以上の
    整数である）のメモリセルに同一データを同時に書込
    み、前記Ｎ個のメモリセルから同時に読出したＮビット
    のデータの論理が互いに一致した場合は前記Ｎ個のメモ
    リセルは正常であると判定するテストモードを有する半
    導体記憶装置であって、 それぞれが複数のメモリセルを含むＮ組のメモリアレ
    イ、 各メモリアレイに対応して設けられ、アドレス信号に従
    って対応のメモリアレイに属する複数のメモリセルのう
    ちのいずれかのメモリセルを選択し、そのメモリセルの
    データの書込／読出を行なう書込／読出回路、 ブロック選択信号に従って前記Ｎ組のメモリアレイのう
    ちのいずれかのメモリアレイを選択する選択回路、 出力許可信号が入力されている期間は、前記選択回路に
    よって選択されたメモリアレイから前記書込／読出回路
    によって読出されたデータの論理に応じたレベルの信号
    をデータ入出力端子に出力し、出力許可信号が入力され
    ていない期間は、前記データ入出力端子をハイインピー
    ダンス状態にするデータ出力バッファ、 前記Ｎ組のメモリアレイからＮ組の前記書込／読出回路
    によって読出されたＮビットのデータの論理が互いに一
    致しているか否かを判定し、一致している場合は第１の
    レベルの信号を出力し、一致していない場合は第２のレ
    ベルの信号を出力する判定回路、 前記判定回路の出力信号を保持する第１の保持回路、 外部制御信号に従って出力許可信号を出力する信号発生
    回路、および前記信号発生回路と前記データ出力バッフ
    ァの間に設けられ、前記テストモード時において前記第
    １の保持回路によって第１のレベルの信号が保持されて
    いる場合および通常動作時は、前記信号発生回路から出
    力された出力許可信号を前記データ出力バッファに入力
    させ、前記テストモード時において前記第１の保持回路
    によって第２のレベルの信号が保持されている場合は、
    前記信号発生回路から出力された出力許可信号の前記デ
    ータ出力バッファへの入力を禁止するゲート回路を備え
    る、半導体記憶装置。
  2. 【請求項２】 前記選択回路は、前記通常動作時および
    前記テストモードにおける読出動作時は前記ブロック選
    択信号に従って前記Ｎ組のメモリアレイのうちのいずれ
    かのメモリアレイを選択し、前記テストモードにおける
    書込動作時は前記Ｎ組のメモリアレイの各々を選択し、 さらに、書込許可信号に応答して、前記選択回路によっ
    て選択されたメモリアレイに外部データを伝達させるデ
    ータ入力バッファを備える、請求項１に記載の半導体記
    憶装置。
  3. 【請求項３】 前記半導体記憶装置は、さらに、不良な
    メモリセルを指定するアドレス信号を出力する不良アド
    レス出力モードを有し、 さらに、前記判定回路から第２のレベルの信号が出力さ
    れたことに応じて、前記アドレス信号に含まれる複数の
    データ信号を保持する第２の保持回路、および前記不良
    アドレス出力モード時において前記第２の保持回路に保
    持された複数のデータ信号を１つずつ順次読出す読出回
    路を備え、 前記ゲート回路は、さらに、前記読出回路によって読出
    されたデータ信号が第１の論理を有する場合は、前記信
    号発生回路から出力された出力許可信号を前記データ出
    力バッファに入力させ、前記読出回路によって読出され
    たデータ信号が第２の論理を有する場合は、前記信号発
    生回路から出力された出力許可信号の前記データ出力バ
    ッファへの入力を禁止する、請求項１または請求項２に
    記載の半導体記憶装置。
  4. 【請求項４】 テストモードを有する半導体記憶装置で
    あって、 外部から与えられた前記半導体記憶装置を識別するため
    の複数桁のデータ信号を有する第１の識別コードを保持
    する第１の保持回路、および前記テストモード時に、外
    部から与えられた第２の識別コードに含まれる複数桁の
    データ信号と、前記第１の保持回路に保持された第１の
    識別コードに含まれる複数桁のデータ信号とが一致して
    いるか否かを判定し、一致している場合は前記半導体記
    憶装置を活性化させる判定回路を備える、半導体記憶装
    置。
  5. 【請求項５】 さらに、外部から与えられ、前記第２の
    識別コードの有効桁を指定するための複数桁のデータ信
    号を有する有効桁信号を保持する第２の保持回路を備
    え、 前記判定回路は、前記第２の識別コードに含まれる複数
    桁のデータ信号のうちの前記第２の保持回路に保持され
    た有効桁信号によって指定された有効桁のデータ信号
    と、前記第１の保持回路に保持された第１の識別コード
    に含まれる複数桁のデータ信号のうちの有効桁に対応す
    る桁のデータ信号とが一致しているか否かを判定し、一
    致している場合は前記半導体記憶装置を活性化させる、
    請求項４に記載の半導体記憶装置。
  6. 【請求項６】 さらに、複数のデータ信号の入出力を行
    なうための複数のデータ入出力端子を備え、 前記第１の保持回路は、第１の信号に応答して、外部か
    ら前記複数のデータ入出力端子を介して与えられた第１
    の識別コードを保持し、 前記第２の保持回路は、第２の信号に応答して、外部か
    ら前記複数のデータ入出力端子を介して与えられた有効
    桁信号を保持し、 前記判定回路は、第３の信号に応答して、外部から前記
    複数のデータ入出力端子を介して与えられた第２の識別
    コードと、前記第１の保持回路に保持された第１の識別
    コードと、前記第２の保持回路に保持された有効桁信号
    とに基づいて判定する、請求項５に記載の半導体記憶装
    置。
  7. 【請求項７】 １枚のテストボード上に複数の半導体記
    憶装置を搭載して各半導体記憶装置をテストする半導体
    テスト方法であって、 各半導体記憶装置に、 外部から与えられた前記半導体記憶装置を識別するため
    の複数桁のデータ信号を有する第１の識別コードを保持
    する保持回路、およびテストモード時に、外部から入力
    された第２の識別コードに含まれる複数桁のデータ信号
    と、前記第１の保持回路に保持された第１の識別コード
    に含まれる複数桁のデータ信号とが一致しているか否か
    を判定し、一致している場合は前記半導体記憶装置を活
    性化させる判定回路を設け、 各半導体記憶装置の保持回路に固有の第１の識別コード
    を与え、 前記複数の半導体記憶装置のうちのいずれかの半導体記
    憶装置を選択し、その半導体記憶装置の保持回路に保持
    された第１の識別コードに等しい第２の識別コードをそ
    の半導体記憶装置の判定回路に与え、その半導体記憶装
    置をテストする、半導体テスト方法。
  8. 【請求項８】 １枚のテストボード上に複数の半導体記
    憶装置を搭載して各半導体記憶装置をテストする半導体
    テスト方法であって、 各半導体記憶装置に、 外部から与えられた前記半導体記憶装置を識別するため
    の複数桁のデータ信号を有する第１の識別コードを保持
    する第１の保持回路、 外部から与えられ、第２の識別コードの有効桁を指定す
    るための複数桁のデータ信号を有する有効桁信号を保持
    する第２の保持回路、およびテストモード時に、外部か
    ら与えられた第２の識別コードに含まれる複数桁のデー
    タ信号のうちの前記第２の保持回路に保持された有効桁
    信号によって指定された有効桁のデータ信号と、前記第
    １の保持回路に保持された第１の識別コードに含まれる
    複数桁のデータ信号のうちの有効桁に対応する桁のデー
    タ信号とが一致しているか否かを判定し、一致している
    場合は前記半導体記憶装置を活性化させる判定回路を設
    け、 各半導体記憶装置の第１の保持回路に固有の第１の識別
    コードを与え、 前記複数の半導体記憶装置のうちの１または２以上の半
    導体記憶装置を選択し、それらの半導体記憶装置を活性
    化させるために必要な有効桁信号および第２の識別コー
    ドを選択し、選択した有効桁信号を各半導体記憶装置の
    第２の保持回路に与えるとともに選択した第２の識別コ
    ードを各半導体記憶装置の判定回路に与え、それらの半
    導体記憶装置をテストする、半導体テスト方法。
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