JP2012221545A - 半導体装置 - Google Patents

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Abstract

【課題】テスト動作時の消費電力を削減できる半導体装置を提供する。
【解決手段】半導体装置は、外部クロック信号を受け取る第１の端子と、第１の端子に接続され、外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第１の期間の間、複数のワード線のうちの１又は複数のワード線を内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、第１の期間の間、複数の増幅回路を活性状態に維持し、通常動作時には、複数のワード線のうち１又は複数のワード線の選択状態と非選択状態との切り換えに応じて複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御部と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数のメモリセルを備える半導体記憶装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、複数のワード線と複数のビット線との交点にそれぞれ対応させて配置した複数のメモリセルを備えている。各メモリセルへのアクセスは、対応する一本のワード線を選択的に活性化することにより行毎に行うことができる。また、ワード線とビット線との組合せにより、メモリセル毎にそのアクセスを制御することもできる。
ところが、半導体装置の小型化・高集積化が進んだ結果、各ワード線の電位変化が周囲のワード線に影響を与えるようになった。つまり、寄生容量等の影響により、あるワード線を選択的に活性化すると、それとは別のワード線にも瞬間的な電位電動が生じるようになった。その結果、活性化されるワード線とは異なるワード線に接続されているメモリセルから、保持している電荷がビット線へ流出するという現象が生じるようになった。このような電荷の流出は、メモリセルに書き込まれたデータの消失を招くおそれがある。そこで、このような電荷の流出が許容値以下か否かを調べるディスターブ試験と呼ばれる電気試験が、従来から行われている。
ディスターブ試験では、複数のワード線を順次選択する動作、或いは一又は複数のワード線を繰り返し選択する動作を行う。関連する半導体記憶装置では、このようなワード線の選択動作を高速で行うために、内部周期設定回路にて発生させたクロック信号に同期して内部ＲＡＳ信号φＲＡＳを発生させ、この内部ＲＡＳ信号φＲＡＳに応じてＲＡＳ系制御回路を動作させるように構成されている（例えば、特許文献１参照）。
特開平８−２２７５９８号公報
上述したように、関連する半導体記憶装置では、内部周期設定回路にて発生させたクロック信号に同期する内部ＲＡＳ信号φＲＡＳをＲＡＳ系制御回路へ供給する。その結果、外部のテスト装置の性能等によらず高速の試験を行うことができる。
しかしながら、ＲＡＳ系制御回路は、ロウデコーダのみならず、センスアンプ回路やビット線イコライズ／プリチャージ回路をも制御する回路である。つまり、関連する半導体記憶装置は、ディスターブ試験の際に、ワード線の選択動作とともに、センスアンプ回路の活性状態と非活性状態の切り替えやビット線イコライズ／プリチャージ回路の駆動をも実行する。換言すると、関連する半導体記憶装置では、ディスターブ試験の際にも、通常の読み出し動作や書き込み動作と同様の動作が実施される。したがって、関連する半導体記憶装置には、ディスターブ試験時の消費電力が大きいという問題点がある。ディスターブ試験時の大きな消費電力は、テスト装置、テスト冶具、及び半導体装置の内部配線（チップ内配線）の破損を招くおそれがある。
本発明は、ディスターブ試験時の消費電力を低減できる半導体装置を提供しようとするものである。
本発明の一実施の形態に係る半導体装置は、外部クロック信号を受け取る第１の端子と、前記第１の端子に接続され、前記外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、前記複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第１の期間の間、前記複数のワード線のうちの１又は複数のワード線を前記内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、前記第１の期間の間、前記複数の増幅回路を活性状態に維持し、通常動作時には、前記複数のワード線のうち１又は複数のワード線の選択状態と非選択状態との切り換えに応じて前記複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御回路と、を備えることを特徴とする。
本発明によれば、ディスターブ試験の際、制御回路が増幅回路を活性状態に維持したままにするので、ワード線を選択する毎にビット線イコライズ／プリチャージ回路を動作させる必要がなく、これによってディスターブ試験時の消費電力を低減することができる。
本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。 図１の半導体装置に含まれる行制御回路の内部概略構成を示す回路構成図である。 図１の半導体装置のディスターブテスト時の動作を説明するための波形図である。 図１の半導体装置の通常時の動作を説明するための波形図である。 本発明の第２の実施の形態に係る半導体装置の概略構成を示すブロック図である。 図５の半導体装置に含まれる行制御回路の内部概略構成を示す回路構成図である。 図１の半導体装置のディスターブテスト時の動作を説明するための波形図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を想定しているが、本発明はこれに限られない。
図示の半導体装置１０は、クロック発生回路１１、コマンド・アドレス（Ｃ／Ａ）デコーダ１２、モードレジスタ及びテストモードレジスタ（ＭＲＳ／ＴＭＲＳ）１３、制御回路１４、行制御回路１５、列制御回路１６、メモリセルアレイ１７、ロウデコーダ１８、センスアンプ（ＳＡ）１９、カラムデコーダ２０及びデータ入出力部２１を備えている。また、半導体装置１０は、複数のクロック端子（ＣＫ，／ＣＫ，ＣＫＥ）、複数の制御信号端子（／ＣＳ，ＣＡ０〜ＣＡ９）及び複数のデータ端子（ＤＱ０〜ＤＱｎ）を有している。
クロック発生回路１１は、クロック端子を介して外部から供給されるクロック信号ＣＫ及び／ＣＫと、クロックイネーブル信号ＣＫＥとに応じて、半導体装置１０内の各回路において用いられる内部クロック信号ＩＣＫを発生する。
Ｃ／Ａデコーダ１２は、制御信号端子を介して外部から供給されるチップセレクト信号／ＣＳ及びコマンド・アドレス信号ＣＡ０〜ＣＡ９（以下の説明において、これらの信号をまとめて制御信号と呼ぶ場合あり）を受け取り、各種内部制御信号を発生する。各種内部制御信号には、アクティブコマンドＡＣＴ、リード／ライトコマンドＲ／Ｗ、プリチャージコマンドＰＲＥ、オートリフレッシュコマンドＲＥＦ、モードレジスタセットコマンドＭＲＳ及び内部アドレス信号Ｘ＿ａｄｄ（内部行アドレス信号），Ｙ＿ａｄｄ（内部列アドレス信号）などが含まれる。
ＭＲＳ／ＴＭＲＳ１３は、Ｃ／Ａデコーダ１２から供給されるモードレジスタセットコマンドＭＲＳに応じて、動作モード信号ＭＳ及びテストモード信号ＴＭを発生する。
制御回路１４は、Ｃ／Ａデコーダ１２から供給される内部制御信号ＡＣＴ，Ｒ／Ｗ，ＰＲＥ，あるいはＲＥＦ、及びＭＲＳ／ＴＭＲＳ１３から供給される動作モード信号ＭＳを受け取り、行動作制御信号／ＲＡＳ及び列動作制御信号／ＣＡＳを発生する。
行制御回路１５は、内部行アドレス信号Ｘ＿ａｄｄ、行動作制御信号／ＲＡＳ、及びテストモード信号ＴＭに応じて、ワード線制御信号ＷＬｃｎｔ、内部行アドレス信号Ｘ＿ａｄｄをロウデコーダ１８に供給する。なお、行制御回路１５は、ＭＲＡ／ＴＭＲＳ１３（特に、テストモードレジスタＴＭＲＳ）及び制御回路１４とともに、ディスターブ試験の際にワード線を選択するワード線選択動作制御部として動作する。
列制御回路１６は、内部アドレス信号Ｙ＿ａｄｄ及び列動作制御信号／ＣＡＳを受け取り、列アドレスＹ＿ａｄｄを含むロウデコーダ制御信号Ｙ＿ｃｎｔをカラムデコーダ２０に供給する。
メモリセルアレイ１７は、複数のワード線ＷＬと複数のビット線ＢＬと、ワード線とビット線との交点にそれぞれ対応するように配置された複数のメモリセルＭＣとを含む。図１では、一本のワード線と一本のビット線、及びこれらの交点に対応して配置される１個のメモリセルを示している。
ロウデコーダ１８は、ワード線制御信号ＷＬｃｎｔと内部行アドレス信号Ｘ＿ａｄｄとに応じて、複数のワード線のうちの内部行アドレス信号Ｘ＿ａｄｄで指定されたワード線ＷＬを選択し、制御する。
センスアンプ１９は、それぞれ対応するビット線に接続された複数のセンスアンプ回路（図示せず）を含む。複数のセンスアンプ回路は、制御回路１４から供給される行動作制御信号／ＲＡＳに応じて、活性状態又は非活性状態に制御される。通常動作時において、複数のセンスアンプ回路は、各々が接続されているビット線に接続されているメモリセルに接続されたワード線が活性化されたときに活性化される。そして、活性状態のセンスアンプ回路は、対応するビット線上にメモリセルＭＣから読み出されたデータを増幅する。
カラムデコーダ２０は、ロウデコーダ制御信号Ｙ＿ｃｎｔに応じて、複数のセンスアンプ回路のうちのＹ＿ａｄｄで指定されたセンスアンプ回路とデータ入出力部２１とを選択的に接続する。
データ入出力部２１は、センスアンプ回路から供給されるリードデータをデータ端子ＤＱを介して外部に出力する。また、データ入出力部２１は、データ端子ＤＱを介して外部から供給されるライトデータをカラムデコーダ２０、センスアンプ１９を介してメモリセルアレイ１７に供給する。
なお、上記構成では、Ｃ／Ａデコーダ１２にコマンド・アドレス信号ＣＡ０〜ＣＡ９が入力される構成としたが、コマンド信号（／ＣＳ含む）が入力されるコマンド端子に接続されるコマンドデコーダと、アドレス信号が入力されるアドレス端子に接続されるアドレスバッファとを設けるようにしてもよい。その場合、コマンドデコーダは、コマンド端子を介して供給されるコマンド信号に応じて、各種内部制御信号を発生し、アドレスバッファは、アドレス端子を介して供給されるアドレス信号に応じて、内部アドレス信号を発生する。
次に、図２を参照して、行制御回路１５の内部構成について説明する。
行制御回路１５は、複数のインバータ１５１と、スイッチ回路（ＳＷ）１５２と、ラッチ回路（ｌａｔｃｈ）１５３と、ＮＡＮＤ回路１５４と、タイミング調整用遅延回路１５５と、ＮＯＲ回路１５６と、Ｘアドレスバッファ回路１５７とを含む。
インバータ１５１は、信号タイミングの調整と各信号の論理反転を行う。
スイッチ回路１５２は、クロック発生回路１１からの内部クロック信号ＩＣＫに応じて、ＭＲＳ／ＴＭＲＳ１３からのテストモード信号ＴＭを通過させまたは阻止する。
ラッチ回路１５３は、Ｃ／Ａデコーダ１２からの行動作制御信号／ＲＡＳが活性レベル（ローレベル）のときイネーブル状態となり、スイッチ回路１５２からのテストモード信号ＴＭをラッチする。
ＮＡＮＤ回路１５４は、ラッチ回路１５３にラッチされたテストモード信号ＴＭが活性レベルのときイネーブル状態となり、その出力レベルを、内部クロック信号ＩＣＫに同期してハイレベルとローレベルに交互に遷移させる。
タイミング調整用遅延回路１５５は、Ｃ／Ａデコーダ１２からの行動作制御信号／ＲＡＳを所定時間遅延させてＮＯＲ回路１５６の一方の入力ノードへ供給する。
ＮＯＲ回路１５６は、タイミング調整用遅延回路１５５によりタイミング調整された行動作制御信号／ＲＡＳによりイネーブル状態となり、ＮＡＮＤ回路１５４の出力をインバータで論理反転したワード線テスト信号ＷＬＴＥＳＴを、さらに論理反転し、ワード線制御信号ＷＬｃｎｔとしてロウデコーダ１８へ出力する。
Ｘアドレスバッファ回路１５７は、Ｃ／Ａデコーダ１２からの内部行アドレス信号Ｘ＿ａｄｄを一時的に保持し、所定のタイミングで保持した内部行アドレス信号Ｘ＿ａｄｄをロウデコーダ１８へ出力する。
以下、図１の半導体装置１０の動作について、図２乃至図４をも参照して説明する。
ディスターブ試験には、ワード線間の干渉のみならず隣接セル間の干渉をも検査する方法（以下、第１の方法）と、隣接セル間の干渉についてはケアせず、主にワード線間の干渉について検査する方法（以下、第２の方法）がある。
第１の方法では、テスト対象ワード線ＷＬに接続されたセルへのテストデータの書き込み、テスト対象ワード線ＷＬのディスターブ、及びテスト対象ワード線ＷＬに接続されたセルからのテストデータの読み出し、の各処理が行われる。
また、第２の方法では、テスト対象エリアの全セルへのテストデータの書き込み、テスト対象エリアのワード線ＷＬの各々についてのディスターブ、テスト対象エリアの全セルからのテストデータの読み出し、の各処理が行われる。
第１の方法と第２の方法は、その目的に応じて使い分けられるが、いずれの方法においても、１本のテスト対象ワード線ＷＬについてのディスターブは、同じ動作となる。
図３に、１本のテスト対象ワード線ＷＬについてディスターブを行った際の各部の信号波形を示す。図３において、上側には半導体装置１０に外部から入力される信号の波形が、下側には半導体装置内（チップ内）の信号の波形が示されている。なお、ディスターブの前後に行われるテストデータの書き込み及び読み出しは、公知の方法と同じであるので、その説明は省略する。
半導体装置１０は、図示しない試験装置から供給されるクロック信号ＣＫ，／ＣＫ及びＣＫＥ、チップセレクト信号／ＣＳ及びコマンド・アドレス信号ＣＡｎに応じて動作する。
クロック発生回路１１は、外部からクロック端子に供給されるクロック信号ＣＫ及び／ＣＫとクロックイネーブル信号ＣＫＥとに基づいて内部クロック信号ＩＣＫを生成する。
内部クロック信号ＩＣＫが生成されている状況下で、Ｃ／Ａデコーダ１２は、制御信号端子に外部から供給されるチップセレクト信号／ＣＳ及びコマンド・アドレス信号ＣＡｎの組合せに応じて、各種コマンドやドレス信号を出力する。
制御信号端子に、アクティブコマンドＡＣＴを表す制御信号の組が供給されると、Ｃ／Ａデコーダ１２は、アクティブコマンドＡＣＴを制御回路１４へ出力する。また、Ｃ／Ａデコーダ１２は、制御信号端子に供給されるアドレス信号に応じて、ディスターブ試験の対象となるワード線ＷＬを指定する内部行アドレス信号Ｘ＿ａｄｄを行制御回路１５のＸアドレスバッファ回路１５７へ供給する。
制御回路１４は、アクティブコマンドＡＣＴに応じて行動作制御信号／ＲＡＳを非活性レベル（ハイレベル）から活性レベル（ローレベル）に遷移させる。また、Ｘアドレスバッファ回路１５７は、内部行アドレス信号Ｘ＿ａｄｄを保持する。
行制御回路１５は、行動作制御信号／ＲＡＳが活性レベルのとき、選択的に活性化されるワード線を指定する内部行アドレス信号Ｘ＿ａｄｄと、ワード線制御信号ＷＬｃｎｔとをロウアドレスデコーダ１８へ出力する。
ロウアドレスデコーダ１８は、ワード線制御信号ＷＬｃｎｔに応じて、内部行アドレス信号Ｘ＿ａｄｄで指定されるワード線ＷＬを選択的に非活性状態（ローレベル）から活性状態（ハイレベル）に駆動する。
また、制御回路１４からの行動作制御信号／ＲＡＳが活性レベルのとき、センスアンプ１９内の複数のセンスアンプ回路のうち、ディスターブ試験の対象となるワード線ＷＬに接続されたメモリセルに接続されている複数のセンスアンプ回路が活性化される。その結果、ディスターブ試験の対象となるワード線ＷＬが接続されているメモリセルに接続されたビット線ＢＬ及びそれと対をなすビット線／ＢＬ上の電位が増幅される。以降、行動作制御信号／ＲＡＳが活性レベル（ローレベル）を維持する間、活性化された複数のセンスアンプ回路は、活性状態を維持する。
制御信号端子にテストモードセットコードＴＭ＿Ｓｅｔを表す制御信号の組み合わせが供給されると、Ｃ／Ａデコーダ１２は、モードレジスタセット信号ＭＲＳとテストモードセットコードＴＭ＿ＳｅｔとをＭＲＳ／ＴＭＲＳ１３に転送する。
ＭＲＳ／ＴＭＲＳ１３は、Ｃ／Ａデコーダ１２から供給されたモードレジスタセット信号ＭＲＳとテストモードセットコードＴＭ＿Ｓｅｔとに応答して、テスト信号ＴＭを非活性レベル（ローレベル）から活性レベル（ハイレベル）に遷移させる。以降、ＭＲＳ／ＴＭＲＳ１３は、テストモードリセットコマンドＴＭ＿Ｒｅｓｅｔが供給されるまで、テスト信号ＴＭを活性レベルに維持する。
行制御回路１５は、行動作制御信号／ＲＡＳが活性化された状態でテスト信号ＴＭが活性化されると、内部クロック信号ＩＣＫに基づいてワード線制御信号ＷＬｃｎｔをローレベルとハイレベルとに交互に変化させる。このワード線制御信号ＷＬｃｎｔは、Ｃ／Ａデコーダ１２からの内部行アドレス信号Ｘ＿ａｄｄとともにロウデコーダ１８に供給される。
詳述すると、行制御回路１５では、行動作制御信号／ＲＡＳの活性レベルに応答して、ラッチ回路１５３が入力可能状態（イネーブル状態）となる。また、スイッチ回路１５２は、内部クロックＩＣＫがハイレベルの期間に導通状態となる。このとき、テスト信号ＴＭが活性レベルになると、活性レベルのテスト信号ＴＭは、スイッチ回路１５２を介してラッチ回路１５３へ供給される。そして、ラッチ回路１５３は、活性レベルのテスト信号ＴＭをラッチ（保持）する。
ラッチ回路１５３に活性レベルのテスト信号ＴＭが保持されると、ＮＡＮＤ回路１５４の一方の入力ノードにハイレベルの信号が供給される。これにより、ラッチ回路１５３の他方の入力ノードに供給される内部クロック信号ＩＣＫが反転転出力される。この出力は、ワード線テスト信号ＷＬＴＥＳＴとしてＮＯＲ回路１５６の一方の入力ノードへ供給される。
ＮＯＲ回路１５６の他方の入力ノードには、タイミング調整遅延回路１５５でタイミング調整された行動作制御信号／ＲＡＳが入力されている。ＮＯＲ回路１５６は、行動作制御信号／ＲＡＳが活性レベルを取る期間において、ワード線テスト信号ＷＬＴＥＳＴがハイレベルの時には、ワード線制御信号ＷＬｃｎｔを非活性レベル（ローレベル）とし、ワード線テスト信号ＷＬＴＥＳＴがローレベルの時には、ワード線制御信号ＷＬｃｎｔを活性レベルのハイレベルとする。すなわち、ＮＯＲ回路１５６は、ワード線制御信号ＷＬｃｎｔを、内部クロック信号ＩＣＫに同期して（逆相で）、ローレベルとハイレベルとに繰り返し遷移させる（トグルする）。
こうして、ローレベルとハイレベルを交互に繰り返すワード線制御信号ＷＬｃｎｔが、内部行アドレス信号Ｘ＿ａｄｄとともにロウデコーダ１８に供給される。
ローデコーダ１８は、内部行アドレス信号Ｘ＿ａｄｄにより指定されるワード線を選択し、選択されたワード線をワード制御信号ＷＬｃｎｔに同期して制御する。具体的には、ワード線制御信号ＷＬｃｎｔが活性レベルの時には、選択されたワード線を活性レベルのハイレベルとし、ワード線制御信号ＷＬｃｎｔが非活性レベルの時には、選択されたワード線ＷＬを非活性状態のローレベルとする。これにより、選択されたワード線ＷＬを内部クロック信号ＩＣＫに応じて、活性レベルと非活性レベルとに繰り返し遷移させる（トグルする）。尚、この間、行動作制御信号／ＲＡＳは、活性レベルを維持しているため、活性化された複数のセンスアンプ回路は、選択されたワード線の状態（活性状態／非活性状態）から独立して、活性状態を維持し続ける。
次に、テストモードリセットコードＴＭ＿Ｒｅｓｅｔを表す制御信号の組み合わせが制御信号端子に入力されると、Ｃ／Ａデコーダ１２は、モードレジスタセット信号ＭＲＳとテストモードリセットコードＴＭ＿ＲｅｓｅｔとをＭＲＳ／ＴＭＲＳ１３に転送する。ＭＲＳ／ＴＭＲＳ１３は、Ｃ／Ａデコーダ１２から供給されたモードレジスタセット信号ＭＲＳとテストモードリセットコードＴＭ＿Ｒｅｓｅｔとに応答して、テスト信号ＴＭを活性レベル（ハイレベル）から非活性レベル（ローレベル）に遷移させる。
行制御回路１５は、テスト信号ＴＭが非活性レベルに遷移したことを受けて、
ワード線制御信号ＷＬｃｎｔを非活性レベルに固定する。
詳述すると、行制御回路１５のスイッチ回路１５２は、内部クロック信号ＩＣＫがハイレベルの期間に導通状態となり、非活性レベルのテスト信号ＴＭをラッチ回路１５３に供給する。ラッチ回路１５３は、供給された非活性レベルのテスト信号ＴＭをラッチ（保持）する。
ラッチ回路１５３に非活性レベルのテスト信号ＴＭがラッチされると、ＮＡＮＤ回路１５４は、内部クロック信号ＩＣＫの論理レベルによらず、その出力、すなわち、ワード線テスト信号ＷＬＴＥＳＴを非活性レベル（ハイレベル）に固定する。その結果、ＮＯＲ回路１５６からロウデコーダ１８に供給されるワード線制御信号ＷＬｃｎｔは、非活性レベルに固定される。
その後、制御信号端子にプリチャージコマンドＰＲＥを表す制御信号の組み合わせが入力されると、Ｃ／Ａデコーダ１２は、プリチャージコマンドＰＲＥを制御回路１４に供給する。制御回路１４は、プリチャージコマンドＰＲＥに応答して、行動作制御信号／ＲＡＳを活性レベル（ローレベル）から非活性レベル（ハイレベル）に遷移させる。
行動作制御信号／ＲＡＳが非活性レベルに遷移したことに応答して、行制御回路１５は、ロウアドレスデコーダ１８を介して、選択されていたワード線ＷＬを活性状態（ハイレベル）から非活性状態（ローレベル）に駆動する。
また、行制御回路１５の内部では、行動作制御信号／ＲＡＳが非活性レベルに遷移したことに応答して、ラッチ回路１５３が入力無効状態（ディセーブル状態）となる。
さらに、センスアンプ１９の内部では、行動作制御信号／ＲＡＳが非活性レベルに遷移したことに応答して、活性化されていた複数のセンスアンプ回路が非活性化される。
以上のようにして、本実施の形態に係る半導体装置では、ディスターブ試験を行う際に、１本のワード線のレベルをハイレベルとローレベルとの間で交互に遷移させている間（ディスターブ期間中）、関係するセンスアンプ回路を活性状態に維持する。これにより、ビット線イコライズ／プリチャージ回路の動作を不要とし、消費電力の低減と試験時間の短縮とを実現することができる。
なお、上記説明では、１本のワード線を活性レベルと非活性レベルとに交互に遷移させる場合について説明したが、複数のワード線を同時にハイレベルとローレベルの間で交互の遷移させるようにしてもよい。
次に、図４を参照して半導体装置１０の通常時の動作について説明する。
制御信号端子より、アクティブコマンドＡＣＴ及びアクセス対象となるワード線ＷＬを指定する内部行アドレス信号Ｘ＿ａｄｄを表す制御信号の組み合わせが入力されると、Ｃ／Ａデコーダ１２は、アクティブコマンドＡＣＴを制御回路１４へ供給するともに、内部行アドレス信号Ｘ＿ａｄｄを行アドレス制御回路１５へ行給する。
制御回路１４は、アクティブコマンドＡＣＴに応答して、行動作制御信号／ＲＡＳを非活性レベル（ハイレベル）から活性レベル（ローレベル）に遷移させる。また、内部行アドレス信号Ｘ＿ａｄｄは、行アドレス制御回路１５のＸアドレスバッファ回路１５７に保持される。
行制御回路１５は、行動作制御信号／ＲＡＳが活性化レベルに遷移したことに応じて、ロウアドレスデコーダ１８を介し、Ｘアドレスバッファ回路１５７に保持された内部行アドレス信号Ｘ＿ａｄｄにより指定されるワード線ＷＬを、選択的に非活性状態（ローレベル）から活性状態（ハイレベル）に駆動する。
また、行動作制御信号／ＲＡＳが活性化されたことに応じて、センスアンプ１９内の選択駆動されるワード線ＷＬに関係する複数のセンスアンプ回路が活性化される。すなわち、選択駆動されるワード線に接続されたメモリセルに接続されているビット線に接続された複数のセンスアンプ回路が活性化される。その結果、関係するビット線ＢＬ及び／ＢＬ上の電位が増幅される。それから、図示していないリード動作又はライド動作が実行される。
この後、制御信号端子からプリチャージコマンドＰＲＥを表す制御信号の組が入力されると、Ｃ／Ａデコーダ１２は、プリチャージコマンドＰＲＥを制御回路１４に供給する。
制御回路１４は、プリチャージコマンドＰＲＥに応答して、行動作制御信号／ＲＡＳを活性レベル（ローレベル）から非活性レベル（ハイレベル）に遷移させる。
行動作制御信号／ＲＡＳの非活性レベルへの遷移に応答して、行制御回路１５は、ロウアドレスデコーダ１８を介して、選択されていたワード線ＷＬを活性状態（ハイレベル）から非活性状態（ローレベル）に駆動する。
また、行動作制御信号／ＲＡＳの非活性レベルへの遷移に応答して、活性化されていたの複数のセンスアンプ回路が非活性化される。
このように、通常動作時には、ワード線ＷＬの活性状態と非活性状態との切り替えに同期して、関係するセンスアンプ回路の活性状態と非活性状態との切り替えが行われる。関連する半導体装置では、これと同様の動作がディスターブ試験の際にも行われていた。この場合、図４に破線矢印で示す範囲がディスターブ期間に相当する。
本実施の形態に係る半導体装置１０では、上述したように、テスト信号ＴＭが活性レベルを取るとき、すなわち、ディスターブ試験実行時には、ワード線の活性状態と非活性状態との切り替えから独立して、センスアンプ回路が活性状態に維持される。テスト信号ＴＭが非活性レベルを取るとき、すなわち、通常動作実行時には、ワード線ＷＬの活性状態と非活性状態との切り替えとセンスアンプ回路の活性状態と非活性状態との切り替えが同期して実行される。
次に、本発明の第２の実施の形態に係る半導体装置について詳細に説明する。
図５は、本発明の第２の実施の形態に係る半導体装置１０−１の概略構成を示すブロック図である。
半導体装置１０−１と、第１の実施の形態に係る半導体装置１０との相違点は、クロック発生回路１１からの内部クロック信号ＩＣＫが行制御回路１５−１に供給されていない点である。
第１の実施の形態に係る半導体装置１０では、ディスターブ期間中のワード線の制御を内部クロック信号ＩＣＫを用いて行う。これに対して、本実施の形態では、テストモード信号ＴＭを用いてワード線を制御する。即ち、後述するように、テストモード信号ＴＭのレベルを、ハイレベルとローレベルとの間で交互に変化させることによりワード線を制御する。
行制御回路１５−１は、例えば、図６に示すように構成される。即ち、行制御回路１５−１は、タイミング調整用遅延回路１５６と、ＮＯＲ回路１５７と、Ｘアドレスバッファ回路１５８とを備えている。図２との比較から理解されるように、本実施の形態では、第１の実施の形態に比べて行制御回路１５−１の構成を大幅に簡略化することができる。
行制御回路１５−１において、ＮＯＲ回路１５７の一方の入力ノードにはテストモード信号ＴＭが供給され、他方の入力ノードにはタイミング調整用遅延回路１５６からの行動作制御信号／ＲＡＳが供給される。ＮＯＲ回路１５７は、行動作制御信号／ＲＡＳが活性レベル（ローレベル）のとき、テストモード信号ＴＭを論理反転した信号をワード線制御信号ＷＬｃｎｔとして出力する。テストモード信号ＴＭのレベルをローレベルとハイレベルとの間で交互に遷移させることにより、ワード線制御信号ＷＬｃｎｔのレベルをハイレベルとローレベルとの間で交互に遷移させることができる。これにより、第１の実施の形態と同様に、ディスターブ期間中、ワード線を活性状態と非活性状態とに交互に遷移させるよう制御することができる。
次に、図７を参照して、半導体装置１０−１の動作について説明する。
制御信号端子に、アクトコマンドＡＣＴ及び内部行アドレス信号Ｘ＿ａｄｄを表す制御信号の組合せが入力されると、Ｃ／Ａデコーダ１２は、アクトコマンドＡＣＴを制御回路１４へ供給し、また、内部行アドレス信号Ｘ＿ａｄｄを行制御回路１５−１へ供給する。
制御回路１４は、アクトコマンドＡＣＴに応じて、行制御回路１５−１及びセンスアンプ１９へ供給する行動作制御信号／ＲＡＳを非活性レベル（ハイレベル）から活性レベル（ローレベル）へ遷移させる。
行制御回路１５−１は、行動作制御信号／ＲＡＳが活性レベルに遷移したことに応じて、ワード線制御信号ＷＬｃｎｔを非活性レベルから活性レベルに遷移させ、内部行アドレス信号Ｘ＿ａｄｄにより指定されるワード線を活性レベルとする。
また、センスアンプ１９は、行動作制御信号／ＲＡＳが活性レベルに遷移したことに応じて、内部行アドレス信号Ｘ＿ａｄｄにより指定されるワード線に接続されたメモリセルに接続されたビット線に接続されている複数のセンスアンプ回路を活性化する。センスアンプ回路の活性化状態は、行動作制御信号／ＲＡＳが活性レベルを維持する間維持される。
次に、制御信号端子に、テストモードセットコードＴＭＳｅｔを表す制御信号の組が入力されると、Ｃ／Ａデコーダ１２は、ＭＲＳ／ＴＭＲＳ１３に対し、モードレジスタセット信号ＭＲＳによりテストモードセットを指示する。
ＭＲＳ／ＴＭＲＳ１３は、Ｃ／Ａデコーダ１２からのモードレジスタセット信号ＭＲＳによりテストモードセットコードＴＭＳｅｔを受けると、テストモード信号ＴＭを非活性レベルから活性レベルに遷移させる。
また、制御信号端子に、テストモードリセットコードＴＭＲｅｓｅｔを表す制御信号の組が入力されると、Ｃ／Ａデコーダ１２は、ＭＲＳ／ＴＭＲＳ１３に対し、モードレジスタセット信号ＭＲＳによりテストモードリセットを指示する。
ＭＲＳ／ＴＭＲＳ１３は、Ｃ／Ａデコーダ１２からのモードレジスタセット信号ＭＲＳによりテストモードリセットコードＴＭＲｅｓｅｔを受けると、テストモード信号ＴＭを活性レベルから非活性レベルに遷移させる。
テストモード信号ＴＭは、行制御回路１５−１のＮＯＲ回路１５６の一方の入力ノードに供給され、ワード線制御信号ＷＬｃｎｔのレベルをローレベルとハイレベルとの間で遷移させる。即ち、テストモード信号ＴＭが活性レベルのとき、ワード線制御信号ＷＬｃｎｔをローレベルとし、非活性レベルのとき、ワード線制御信号ＷＬｃｎｔをハイレベルとする。
この後、所定のディスターブ期間にわたり、制御信号端子にテストモードセットコードＴＭＳｅｔ及びテストモードリセットコードＴＭＲｅｓｅｔを表す制御信号の組が交互に入力されると、テストモード信号ＴＭのレベルは、活性レベルと非活性レベルとの間で交互に遷移する。これに応じて、ワード線制御信号ＷＬｃｎｔのレベルもローレベルとハイレベルとの間で交互に遷移する。なお、この間（ディスターブ期間中）、活性化された複数のセンスアンプ回路は、活性状態を維持する。
次に、制御信号端子に、プリチャージコマンドＰＲＥを表す制御信号の組が入力されると、Ｃ／Ａデコーダ１２は、行動作制御信号／ＲＡＳを活性レベルから非活性レベルに遷移させる。
行動作制御信号／ＲＡＳが非活性レベルに遷移したことに応じて、行制御回路１５−１のＮＯＲ回路１５６は、テストモード信号ＴＭのレベルとは無関係にワード線制御信号ＷＬｃｎｔを非活性レベルとする。
また、行動作制御信号／ＲＡＳが非活性レベルに遷移したことに応じて、活性化されていた複数のセンスアンプ回路も非活性される。
以上のように、本実施の形態に係る半導体装置１０−１もまた、ディスターブ試験を行う際に、１本のワード線のレベルをハイレベルとローレベルとの間で交互に変化させている間、関係するセンスアンプ回路を活性状態に維持する。これにより、ビット線イコライズ／プリチャージ回路の動作を不要とし、消費電力の低減と試験時間の短縮とを実現することができる。
なお、本実施の形態においても、複数のワード線を同時にハイレベルとローレベルの間で交互の遷移させるようにしてもよい。
半導体装置１０−１の通常の動作は、第１の実施の形態に係る半導体装置１０と同様であるので、その説明を省略する。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨から逸脱することなく種々の変更・変形が可能である。
１０，１０−１ 半導体装置
１１ クロック発生回路
１２ Ｃ／Ａデコーダ
１３ ＭＲＳ／ＴＭＲＳ
１４ 制御回路
１５，１５−１ 行制御回路
１６ 列制御回路
１７ メモリセルアレイ
１８ ロウデコーダ
１９ センスアンプ
２０ カラムデコーダ
２１ データ入出力部
１５１ インバータ
１５２ ＳＷ
１５３ ｌａｔｃｈ
１５４ ＮＡＮＤ回路
１５５ タイミング調整用遅延回路
１５６ ＮＯＲ回路
１５７ Ｘアドレスバッファ回路

Claims (7)

  1. 外部クロック信号を受け取る第１の端子と、
    前記第１の端子に接続され、前記外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、
    複数のワード線及び複数のビット線と、
    前記複数のビット線にそれぞれ接続された複数の増幅回路と、
    テスト動作時に、第１の期間の間、前記複数のワード線のうちの１又は複数のワード線を前記内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、前記第１の期間の間、前記複数の増幅回路を活性状態に維持し、通常動作時には、前記複数のワード線のうち１又は複数のワード線の選択状態と非選択状態との切り換えに応じて前記複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御部と、
    を備えることを特徴とする半導体装置。
  2. 前記制御部は、
    外部から供給されるアクトコマンドに応じて前記複数の増幅回路を活性状態にするとともに、外部から供給されるプリチャージコマンドに応じて前記複数の増幅回路を非活性状態に制御し、
    前記アクトコマンドが供給されてから前記プリチャージコマンドが供給されるまでの間にテストモードセットコードが供給されると、テストモードリセットコードが供給されるまで、前記複数のワード線のうちの１又は複数のワード線を前記内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御する、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記制御部は、
    前記アクトコマンドに応じて活性レベルとされ、前記プリチャージコマンドに応じて不活性レベルとされる行動作制御信号を出力する制御回路と、
    前記テストモードセットコードに応じて活性レベルとされ、前記テストモードリセットコードに応じて不活性レベルとされるテストモード信号を出力するテストモードレジスタと、
    前記複数のワード線のうちの１又は複数のワード線を選択状態又は非選択状態にするワード制御信号を出力する行制御回路と、を含み、
    前記行制御回路は、前記行動作制御信号が活性レベルであり、かつ前記テストモード信号が活性レベルのとき、前記内部クロック信号を論理反転させた信号を前記ワード制御信号として出力する、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記行制御回路は、
    前記内部クロックに応じて前記テストモード信号を通過又は阻止するスイッチ回路と、
    前記スイッチ回路を通過した前記テストモード信号のレベルをラッチするラッチ回路と、
    前記ラッチ回路にラッチされた前記テストモード信号が活性レベルのとき、前記内部クロックに応じてワード線テスト信号のレベルをローレベルとハイレベルとの間で交互に遷移させるＮＡＮＤ回路と、
    前記行動作制御信号を所定時間遅延させるタイミング調整用遅延回路と、
    前記タイミング調整用遅延回路によりタイミング調整された前記行動作制御信号が活性レベルのとき、前記ワード線テスト信号を前記ワード線制御信号として出力するＮＯＲ回路と、を含むことを特徴とする請求項３に記載の半導体装置。
  5. 前記制御部は、
    外部から供給されるアクトコマンドに応じて前記複数の増幅回路を活性状態にするとともに、外部から供給されるプリチャージコマンドに応じて前記複数の増幅回路を非活性状態に制御し、
    前記アクトコマンドが供給されてから前記プリチャージコマンドが供給されるまでの間、前記複数のワード線のうちの１又は複数のワード線を、外部から繰り返し供給されるテストモードセットコードとテストモードリセットコードとに応じて選択状態と非選択状態とを繰り返すように制御する、ことを特徴とする請求項１に記載の半導体装置。
  6. 前記制御部は、
    前記アクトコマンドに応じて活性レベルとされ、前記プリチャージコマンドに応じて不活性レベルとされる行動作制御信号を出力する制御回路と、
    前記テストモードセットコードに応じて活性レベルとされ、前記テストモードリセットコードに応じて不活性レベルとされるテストモード信号を出力するテストモードレジスタと、
    前記複数のワード線のうちの１又は複数のワード線を選択状態又は非選択状態にするワード制御信号を出力する行制御回路と、を含み、
    前記行制御回路は、前記行動作制御信号が活性レベルのとき、前記テストモード信号を論理反転させた信号を前記ワード制御信号として出力する、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記行動作制御信号を所定時間遅延させるタイミング調整用遅延回路と、
    前記タイミング調整用遅延回路によりタイミング調整された前記行動作制御信号が活性レベルのとき、前記ワード線テスト信号を論理反転させた信号を前記ワード線制御信号として出力するＮＯＲ回路と、を備えることを特徴とする請求項６に記載の半導体装置。
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