CN1152421C

CN1152421C - 测试电路的方法

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Publication number: CN1152421C
Application number: CNB991104544A
Authority: CN
Inventors: 托马斯・沃格尔桑; 托马斯·沃格尔桑; B・威尔森; 亚当·B·威尔森
Original assignee: Siemens AG; International Business Machines Corp
Current assignee: Siemens AG; International Business Machines Corp
Priority date: 1999-07-14
Filing date: 1999-07-14
Publication date: 2004-06-02
Anticipated expiration: 2019-07-14
Also published as: CN1281250A

Abstract

一种测试半导体电路的方法，半导体电路包括连接到存储器件的字线、接收地址的地址接受器、译码地址并选择一个字线的地址译码器、在非测试模式和测试模式期间刷新字线的自刷新单元，在测试模式中器件控制半导体电路，方法包括将测试模式信号提供到测试模式器件，激活自刷新单元的测试模式操作，使用自刷新单元顺次地激活字线，将字线保持在激活状态中一预定时间周期并使字线失效。

Description

测试电路的方法

本发明一般涉及DC老化，用于将字线保持在很高的电压约10秒的周期，由此将最大的应力施加在字线和单元或位线之间的隔离上。

所述最大的应力条件用于正常的操作中(例如，单独的读取和写入)通过各字线减少测试时间。正常的操作条件测试电路不太现实，是由于测试时间过长。例如，对于2k以上，使用正常的操作条件，需要5小时的测试时间以单独地将每个字线高电平保持10秒钟。

因此，通常所有的字线同时激活，以产生最大的应力，并减少老化的时间周期。然而，所有的线同时导通导致字线电源网络(Vpp网)中的巨大压降。具体地，使所有的字线同时导通在字线电源上感应出巨大的电流尖峰，产生电源网络中的压降和电源线上的可靠性问题。具体地，如果使用外部电压源Vpp进行常规的老化，由外部焊盘到内部Vpp网的芯片上布线的电阻限制了电流。因此，由焊盘到Vpp网的导线可以看到显著的电迁移应力，和可能甚至熔断。

示例性的常规电路显示在图1中。常规的电路包括接收地址15的地址接受器10，控制信号接收器14，测试模式译码器11，提供字线电源网络电压17(Vpp)的字线译码系统12，以及接收来自测试模式译码器11的DC老化信号16的存储器阵列13。

图2示出了显示在图1中电路内的信号的定时。具体地，图2示出了行地址选通信号(RAS)、列地址信号(CAS)、写使能信号(WE)、地址信号(ADR-可以为XA₀...XA_n的任何地址)、字线信号(WL0，WL...WL_X)以及字线电源网络电压信号(Vpp)。

如图2所示，DC老化信号使所有的字线(WL0，WL...WL_X)同时变为高电平，在字线电源网络电压信号Vpp上产生电流尖峰和巨大压降(例如，大于2V)。如上所述，字线电源上的所述电流尖峰在电源线上产生可靠性问题。

因此，本发明的一个目的是提供一种DC老化的结构和方法，使用电路现有的自刷新震荡器使DRAM中的所有字线受力，使字线上应力最大化(字线电源网络电压信号Vpp没有产生巨大的压降)，同时保持测试时间尽可能的短。

具体地，本发明包括测试半导体电路的方法，半导体电路包括连接到存储器件的字线、接收地址的地址接受器、译码地址并选择一个字线的地址译码器、在非测试模式和测试模式期间刷新字线的自刷新单元，在测试模式中器件控制半导体电路的测试模式器件，方法包括将测试模式信号提供到测试模式器件，激活自刷新单元的测试模式操作，使用自刷新单元顺次地激活字线，将字线保持在激活状态中一预定时间周期并使字线失效。

在非测试模式期间，自刷新单元顺次地激活和使字线失效，顺次激活字线的步骤包括修改自刷新单元的操作顺次地激活字线并将字线保持在激活状态中的步骤。

电路还包括连接到地址译码器的多路转换器，方法还包括在测试模式期间使用多路转换将接收器从字线上断开。电路还包括测试模式译码器，将测试模式信号提供到电路的步骤包括将测试模式信号提供到测试模式译码器，方法还包括当测试模式译码器接收测试模式信号时，激活自刷新单元的测试模式的步骤。

从参考附图本发明优选实施例的详细介绍中将更好地理解以上和其它的目的、方案和优点，其中：

图1为常规电路的示意图，

图2为显示在图1中的电路在不同的时间各信号状态的时序图，

图3为根据本发明的电路示意图，

图4为显示在图3中的电路在不同的时间各信号状态的时序图，

图5为根据本发明的电路示意图。

如上所述，同时导通所有的字线在字线电源上感应出电流尖峰，并产生电源网中的压降和电源线上的可靠性问题。本发明使用电路现有的自刷新震荡器顺次地导通所有的字线(如正常的自刷新操作期间)最小化地增加需要的时间(例如，通常增加64ms到512ms)，导通所有的字线保持需要的时间。

DC老化需要的保持时间在10s，由此增加64ms到512ms没有显著增加测试时间。此外，电源上的负载类似于正常的刷新操作，不会导致如上所述不希望的电流尖峰。

现在参考附图，特别是图3，本发明的电路包括接收地址35的地址接收器30、控制信号接收器34、测试模式译码器31、提供字线电源网络电压37(Vpp)的字线译码系统32、存储器阵列33以及接收测试模式译码器31的DC老化信号的自刷新计数器38。

本发明使用的许多结构是本领域的普通技术人员通常公知的，为简化并使本发明的新特征更清楚，所述结构的详细介绍从本公开中省略了。因此，本公开中许多处的一些部件和/或系统称做“通用”部件/系统。

可以为“通用接收器”的地址接收器30缓冲来自外部存储控制器(未示出)的输入地址35。地址接收器30将输入地址35转换为存储器芯片内部地址总线。在正常的(例如，读、写和刷新)操作期间这些地址，用于译码存储器阵列33。

控制信号接收器34可以为但不局限为“通用接收器”，接收输入的控制命令。控制命令包括但不局限为a)读b)写和c)测试模式(TM)。

测试模式译码器31优选将输入地址与已知的预定测试模式地址组对比的译码器。测试模式使存储器芯片在正常的操作参数之外工作，通常借助使一些其它的功能有效的芯片上控制信号。测试模式的例子包括a)信号裕度测试b)CAS先于RAS(CBR)c)电压调制无效d)DC晶片老化等等。

自刷新计数器38当使能时，进行特定周期的刷新操作。自刷新计数器38优选“通用系统”。

字译码系统32同样优选为“通用系统”，可以由外部提供的电压或内部产生的电压供电(所述电压称做以上的Vpp)。Vpp的产生同样可以使用“通用电路”。

在正常的自刷新操作期间，自刷新计数器38产生新地址、激活行、等待直到行上的所有单元刷新、使行失效、增加行地址。重复这些步骤直到所有的单元都在预定的时间内刷新(大大小于常规需要的老化时间)。例如，4k的刷新操作并且顺次字线激活之间为15μs的间隔需要总共64ms。类似地32k的刷新操作需要512ms。64ms到512ms的附加时间添加到约10s的常规老化时间内不会显著增加测试时间。

与正常的刷新操作相比，采用本发明，DC老化模式期间，在下一字线激活之前以前的字线仍激活。因此，采用本发明，所有的字线顺次地设定为高电平状态(例如顺次地导通)。然后，对于常规的老化操作，一旦所有的字线导通，字线将保持在高电平状态一常规的周期(例如，10s)，以允许足够的应力施加在字线上，由此可以检测缺陷的器件。

图4示出了图3中的电路内信号的时序图。对于图2中所示的信号，图3示出了行地址选通(RAS)信号、列地址信号(CAS)、写使能信号(WE)、地址信号(ADR-可以为XA₀...XA_n的任何地址)，字线信号(WL₀，WL...WL_X)以及字线电源网络电压信号(Vpp)。

然而，与图2所示的情况不同，图4中字线(WL0，WL...WL_X)的激活是顺次的。每个字线信号(WL0，WL...WL_X)在时间上它自己唯一的点处激活，由此图2所示的电压信号Vpp的压降不会发生在图4中。取而代之，沿图4中相反箭头显示的区域中沿电压信号Vpp仅发生了很小的不显著变化。

在本发明的另一实施例中，除了包括多路转换器59，图5示出了图3所示的类似结构。具体地，图5示出的电路包括接收地址55的地址接收器50、控制信号接收器54、测试模式译码器51、提供字线电源网络电压57(Vpp)的字线译码系统52、存储器阵列53和接收来自测试模式译码器51的DC老化信号56的自刷新计数器58。

显示在图5中的所述系统译码地址55送到地址接收器50的字线。DC老化期间，适当的地址/控制组合送到芯片，由此输入DC老化测试模式。这样激活了来自测试译码器51的DC老化信号(DCBI)。DC老化信号56使多路转换器59将地址由自刷新系统58送到地址总线，同时忽略来自地址接收器50的地址55。多路转换器允许灵活地放置自刷新控制电路块。图3中显示的实施例的实现需要输入老化测试模式之后，地址接收器无效。没有多路转换器，需要附加的逻辑控制使地址接收器50无效。通过插入多路转换器59，不需要对地址接收器50的其它控制。

多路转换器59为“通用”，优选包括，对于本领域中普通技术人员公知的，控制为相互反相的全CMOS通门。

进行下面的逻辑操作，执行本发明的DC老化过程。DC老化(BURNINDC IPL)码提供到自刷新控制电路54，行地址0作为起始值。DC老化(BURNINDC)信号显示出行无效，并以常规DC老化模式中相同的方式设定其它的阵列功能。

当达到自刷新计数器中最高的行地址时，DC老化信号可用于关断自刷新控制电路54。如果已激活的行的激活不存在冲突，或如果需要保持字线高电平很长的老化时间，那么优选不使用所述关断。

DC老化信号，和IPL清除信号一起，关断所有的字线。此外，如上所述本发明对地网的影响最小化。

在本发明的另一实施例中，DC老化计数器优选包括DC老化模式中仅有偶数或仅有奇数行地址，以感应出WL-WL应力。如本领域中普通技术人员公知的，如果例如DC老化使能自刷新计数器计数之后接触地行地址，可以单独地选择偶数或奇数地址。

在DC老化模式中需要导通所有字线的电流基本上类似于在正常的刷新模式中需要的电流。电流将由内部的Vpp发生器的最大电流限制，Vpp网中的电阻或Vpp受力焊盘到内部的Vpp网的导线的电阻本领域中普通技术人员公知的。

带一些裕度地设计Vpp系统提供正常字线激活期间的电流要求。尝试设计Vpp系统处理2k到8k，正常的电流是不实用的。

\frac{C_{vpp}}{C_{wl}}

的比值≤1表示在Vpp上常规地同时选择所有的字线的负效应。同时选择所有的字线需要的电荷量远大于存储在Vpp电容上的电荷量。这通常导致Vpp上的大压降。Vpp系统的带宽很小，不能补偿所述常规的大压降。如果比值远大于1，那么压降的效果将最小化。然而，使Vpp系统更大需要越多的芯片面积，这是不实际的。在特定的时间内上电Vpp的能力同样也是本发明具有的优点。因此Vpp网中的初始压降由Vpp缓冲器电容值与字线电容值的比值决定，该比值远小于1。

如上所述，使用自刷新震荡器顺次地导通字线减少Vpp网上负载与正常刷新操作值。此外，需要附加的芯片面积减小，是由于震荡器已经提供到芯片上进行刷新操作，并且已连接到电路导通字线。此外，如上所述，添加到约10s的应力时间的64ms到512ms的附加时间不会显著增加测试时间。本发明其它的优点包括更好地控制和限定Vpp电压。对于常规的方法，Vpp中的变化很大，很难确定。通过仅将很小的电路添加到现有的电路，不需要相当大的芯片面积。此外，芯片上电源高压线与汇流排的连接(Vpp)不会影响本发明。虽然其它的方法需要将电源添加到老化室中，但本发明不需要附加的电源，有助于减少老化成本。此外通过使用芯片上电路开始老化，可以减少老化测试的复杂性。

虽然参考优选的实施例介绍了本发明，本领域的技术人员将发现可以在落入附带权利要求书的精神和范围内修改实施本发明。

Claims

1.一种测试电路的方法，所述电路包括线和在非测试模式期间刷新所述线的自刷新单元，所述方法包括：

将测试模式信号提供到所述电路；

使用所述的自刷新单元顺次地激活所述线；

将所述线保持在激活的状态中事先确定的时间周期；以及

使所述线无效。

2.根据权利要求1的方法，其中在所述非测试模式中，所述自刷新单元顺次地激活和无效所述线，顺次地激活的所述步骤包括修改所述自刷新单元的操作顺次地激活所述线并将所述线保持在激活的状态中的步骤。

3.根据权利要求1的方法，其中所述电路还包括连接到所述线的地址译码器和连接到所述地址接收器的多路转换器，所述方法还包括使用所述多路转换器在所述测试模式期间将所述地址接收器从所述线上断开的步骤。

4.根据权利要求1的方法，其中所述电路还包括测试模式译码器，将测试模式信号提供到所述电路的所述步骤包括将所述测试模式信号提供到所述测试模式译码器，所述方法还包括当所述测试模式译码器接收所述测试模式信号时激活所述自刷新单元的测试模式的步骤。

5.根据权利要求1的方法，其中所述线包括字线，顺次地激活所述线的所述步骤包括顺次地激活所述字线的步骤。

6.一种测试半导体电路的方法，所述半导体电路包括连接到存储器件的字线、接收地址的地址接收器、译码所述地址并选择一个所述字线的地址译码器、在非测试模式和测试模式期间刷新所述字线的自刷新单元，在测试模式中期间控制半导体电路的测试模式器件，所述方法包括：

将测试模式信号提供到所述测试模式器件；

激活所述自刷新单元的测试模式操作；

使用自刷新单元顺次地激活所述字线；以及

将所述字线保持在激活状态中事先确定的时间周期；以及

使所述字线失效。

7.根据权利要求6的方法，其中在所述非测试模式中，所述自刷新单元顺次地激活和无效所述字线，顺次地激活的步骤包括修改所述自刷新单元的操作顺次地激活所述字线并将所述字线保持在激活的状态中的步骤。

8.根据权利要求6的方法，其中所述电路还包括连接到所述多路转换器，所述方法还包括使用所述多路转换器在所述测试模式期间将所述地址接收器从所述字线上断开的步骤。