JPH06223599A

JPH06223599A - メモリの一括書込み方法および装置

Info

Publication number: JPH06223599A
Application number: JP5138645A
Authority: JP
Inventors: Jr John E Barth; ジョン・エドワード・バース; Howard L Kalter; ハワード・レオ・カルター
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-07-29
Filing date: 1993-06-10
Publication date: 1994-08-12
Anticipated expiration: 2012-03-05
Also published as: US5241500A; JP2587186B2

Abstract

(57)【要約】【目的】本発明の目的は、試験およびストレス印加を
目的とする、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）などのメモリ・デバイスの複数のメモリ
・セルへの一括書込みを提供することである。【構成】まず、それぞれビット線対（３９Ｔ、３９
Ｃ）の第１ビット線への第１組のメモリ・セルのメモリ
・セルの接続を制御する、第１組のワード線（Ｗ１、Ｗ
３）をオンにする。その後、ビット線対の２本のビット
線の間の電圧を等化（２４）して、ビット線対の第１ビ
ット線の電荷が、ビット線対の第２ビット線の電荷より
高くなるようにする。次に、ビット線対に接続されたセ
ンス増幅器（２３）をオンにして、ビット線対の間の電
荷の差を感知し、第１組のメモリ・セルを充電する。そ
の後、それぞれ第２ビット線への第２組のメモリ・セル
のメモリ・セルの接続を制御する第２組のワード線（Ｗ
０、Ｗ２）を、オンにする。最後に、前にオンになった
ワード線をオフにし、その後、センス増幅器をオフにす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には集積回路メ
モリ・デバイスの分野に関し、具体的には、試験および
ストレス印加を目的とする、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）などのメモリ・デバイス
の複数のメモリ・セルへの一括書込みの方法および装置
に関する。

【０００２】

【従来の技術】半導体メモリ・デバイス、特にＤＲＡＭ
の記憶キャパシタンスが増加し、集積度が高まるにつれ
て、デバイスを迅速かつ効率的に試験することの必要性
が、その設計および製造においてますます重要な考慮点
となってきている。

【０００３】半導体メモリ・デバイス、特にＤＲＡＭの
記憶キャパシタンスは、平均して３〜４年ごとに４倍に
なる傾向がある。ＤＲＡＭのメモリ・キャパシタンスは
不断に増加してきたが、ＤＲＡＭが占める半導体ウエハ
上の実際の面積は、比較的安定したままである。その結
果、ＤＲＡＭを構成する諸要素は、数年にわたってかな
り寸法が縮小されてきた。

【０００４】これらの開発に伴って、複数の問題が生じ
た。ＤＲＡＭを構成する要素の寸法が縮小されたので、
最終製品に欠陥が生じる可能性が増加した。また、ＤＲ
ＡＭのキャパシタンスが増大したので、従来の方法によ
ってＤＲＡＭの欠陥を検査するのに必要な時間が増加し
た。このような試験を実行するのに必要な時間は、適用
される試験パターンに応じて、記憶サイズがＮ倍に増加
するとき少なくとも２^N倍に増加することが知られてい
る。

【０００５】試験を行うには、多数のメモリ・セルに同
一の情報をロードすることが非常にしばしば必要とな
る。たとえば、製造時にメモリ・デバイスに対して行わ
れる標準的な試験であるバーンイン試験では、試験中の
ある時点で、すべてのメモリ・セルにすべてハイまたは
すべてローのデータを書き込むことが必要である。バー
ンイン試験は、ａ）ＤＲＡＭのメモリ・セル内の電圧
を、そのＤＲＡＭが通常動作中に経験するはずの通常電
圧より少なくとも１Ｖまたは２Ｖ高い電位に上げるこ
と、ｂ）ＤＲＡＭを、通常経験するはずの温度より高い
周囲温度に置くこと、およびｃ）指定された時間の間こ
れらの条件を維持することからなる。バーンイン試験
は、ＤＲＡＭ全体に見られる様々な酸化物または誘電体
の接続のストレス試験を行うように設計されている。酸
化物層を含めてＤＲＡＭ上の様々な要素および層の寸法
は、メモリ・キャパシタンスが増大するごとに縮小され
てきたので、酸化物層および誘電体層の品質保証がます
ます重要になっている。

【０００６】通常のＤＲＡＭ動作では、一時にアクセス
できるメモリ・セルの数が比較的少数であるので、通常
のデータ経路を使用して試験を行う従来の試験では、一
時に少数のメモリ・セルしか試験できない。半導体メモ
リ・デバイスの容量が１Ｋ、４Ｋ、１６Ｋなどしかなか
った時には、試験を完了するのに必要な時間はさほど問
題にはならなかった。しかし、現在、メモリ・デバイス
のキャパシタンスは４ＭＢ、１６ＭＢなどになってお
り、従来の試験方法では、費用がかさみ時間を浪費す
る。

【０００７】一括書き込みとして知られる、複数のメモ
リ・セルに同時に書き込むための様々な方法が、何年も
前から開発されてきた。ＤＲＡＭ試験の問題に対する解
決法のあるものは、メモリ・アレイのビット線に追加デ
ータ経路を組み込んで、一括書込み用のメモリ・セルへ
の代替経路を設けるものであった。英国特許出願第２２
３２７４４号がこの手法の１例である。しかし、メモリ
・アレイ内に多数のビット線があると、余分の回路が必
要なために回路がさらに複雑になって望ましくなく、Ｄ
ＲＡＭ上の空間が過度に消費される。提案されたもう１
つの代替案は、メモリ・アレイの列復号器に追加の回路
を加えるものである。このような追加回路は、列復号器
の能力を増補し、その結果、通常のデータ経路が、複数
のメモリ・セルへの同時書込み用のチャネルを提供でき
るようになる。米国特許第４９９１１３９号明細書がこ
の手法の１例である。しかし、増補された列復号器と通
常のデータ経路を使用することには、ビット線への別々
のデータ経路を使用するのと同じ欠点がある。この回路
が必要なために、ＤＲＡＭがかなり複雑になり、チップ
上の乏しい追加空間がかなり犠牲になる。

【０００８】したがって、余分の回路とＤＲＡＭの構造
の複雑さを最小限しか追加しない、試験目的のためにＤ
ＲＡＭに一括書き込みする方法を提供するという課題が
残されている。

【０００９】

【発明が解決しようとする課題】本発明は、追加のデー
タ経路を必要とせず、追加の回路の量が最小限の、メモ
リ・セル・アレイの複数のメモリ・セルに同時に書き込
む方法を提供する。さらに、この追加回路は、製造工程
や結果として得られるＤＲＡＭの構造を余り複雑にしな
い。

【００１０】

【課題を解決するための手段】本発明の原理によれば、
集積回路メモリ・モジュールの複数のメモリ・セルの電
圧を同時に設定する方法が提供される。この方法は、各
ワード線がビット線対の第１ビット線への第１組のメモ
リ・セルの接続を制御する、第１組のワード線をオンに
するステップと、ビット線対の第１ビット線上の電荷が
ビット線対の第２ビット線上の電荷より高くなるように
ビット線対の２つのビット線の間の電圧を等化するステ
ップと、ビット線対の間のこの電荷の差を感知し、第１
組のメモリ・セルを充電するために、ビット線対に接続
されたセンス増幅器をオンにするステップとを含む。第
１組のメモリ・セルが充電された後に、第１組のワード
線をオフにする。

【００１１】本発明のもう１つの態様では、第１組のメ
モリ・セルが充電された後、第１組のワード線をオフに
する前に、それぞれ第２組のメモリ・セルの１セルを介
してビット線対の第２ビット線に接続された、第２組の
ワード線をオンにする。第２組と第１組のワード線を一
緒にオフにすることができ、その後、センス増幅器をオ
フにすると、メモリ・セル内に誘導された電荷が保持さ
れる。

【００１２】本発明のもう１つの態様では、第１組のワ
ード線をオンにした後、センス増幅器をオンにする前
に、等化ステップを打ち切って、第１ビット線に沿った
メモリ・セル内の電荷の保持を保証する。

【００１３】本発明のもう１つの態様では、半導体メモ
リ・デバイスの複数のメモリ・セルに一括書き込みする
ための装置が提供される。この装置は、ビット線対を含
み、そのビット線対の第１ビット線と第２ビット線がセ
ンス増幅器および等化器に接続される。第１組のワード
線が、第１の複数のメモリ・セルを介して第１ビット線
に接続され、第２組のワード線が、第２の複数のメモリ
・セルを介して第２ビット線に接続される。第２組のワ
ード線をオフに保ちながら第１組のワード線をオンに
し、第１組のワード線がオンになる間等化器をオンに保
ち、その後、等化器をオフにし、等化器がオフになった
後にセンス増幅器をオンにし、第１ワード線をオフにす
るための回路が設けられる。

【００１４】本発明のもう１つの態様では、センス増幅
器がオンになった後、第１組のワード線がオフになる前
に、第２組のワード線をオンにし、その後、第１組と第
２組のワード線をオフにするための回路が設けられる。

【００１５】

【実施例】まず、図中で使用する記号を定義する。

【００１６】

【数１】は以降ＢＬ０バーと記載する。

【００１７】

【数２】は以降ＢＬ１バーと記載する。

【００１８】

【数３】は以降ＢＬバーと記載する。

【００１９】

【数４】は以降ＣＥバーと記載する。

【００２０】

【数５】は以降ＷＥバーと記載する。

【００２１】

【数６】は以降ＲＥバーと記載する。

【００２２】序論本発明は、個々のビット線への余分のデータ経路または
列復号用の追加回路を必要とせずに、ＤＲＡＭの複数の
メモリ・セルへの一括書込みを簡単にする。ＤＲＡＭの
内部構造に基づいてＤＲＡＭがそれ自体を充電するとい
う固有の能力を利用する。その実施には、ＤＲＡＭの内
部回路に対する幾つかの簡単な変更および追加が必要で
あるが、これらは、設計中に簡単に達成できる。

【００２３】本明細書に記載の例は、センス増幅器に接
続される折り畳まれたビット線対を有するＤＲＡＭを用
いる。センス増幅器に結合された折り畳まれたビット線
からなるメモリ・アレイを有するＤＲＡＭは、現在広く
使用されているアレイ構造の１つである。しかし、当業
者なら、本発明の方法を他のメモリ構造に適用できるこ
とを簡単に理解するであろう。

【００２４】図１は、本発明の原理に従って製造したＤ
ＲＡＭ２０の全体的概略図である。本発明でも変更され
ないこのＤＲＡＭの主要機能部分は、メモリ・アレイ２
１、センス増幅器バンク２３、等化器バンク２４、標準
の列復号回路２２、および通常制御信号回路２８であ
る。本発明の好ましい実施例を実施するために、従来の
ＤＲＡＭの諸要素が、行復号回路２５が複数のワード線
を同時に選択でき、制御回路２６が等化器バンク２４と
センス増幅器バンク２３のタイミングを制御し変更で
き、試験回路２７が本発明の一括書込みを制御し調節で
きるように変更されている。

【００２５】折り畳まれたビット線の対に接続されたメ
モリ・セルは、当業者によく知られた標準的な方式でメ
モリ・アレイ２１を構成する。メモリ・アレイのセル
は、複数のビット線対を有するマトリックスを形成す
る。各ビット線対は真ビット線と補ビット線からなり、
それぞれの長さに沿って多数のメモリ・セルがそれに接
続されている。またビット線対は、センス増幅器バンク
２３内の特定のセンス増幅器、および等化器バンク２４
内の特定の等化器に通常の方式で接続される。複数のワ
ード線が、ビット線を横切り、メモリ・セル内の制御ト
ランジスタのゲートに周期的に接続される。

【００２６】ビット線対の真ビット線に沿ったメモリ・
セルに書き込まれる情報は、ＤＲＡＭから反転なしに出
力される。したがって、真メモリ・セルに記憶された１
は、１として出力され、０の場合も同様である。しか
し、ビット線対の構成とその動作の方式は当技術分野で
周知のようになっているので、補ビット線に沿ったセル
に記憶された１は、０すなわちローとして読み出され、
補ビット線に沿ったメモリ・セルに記憶された０すなわ
ちローは、１すなわちハイとして読み出される。

【００２７】ＤＲＡＭの構造は、当業者には常識であ
り、１つのビット線対とそれに接続されたデバイスのう
ちで本発明を説明するのに必要な部分だけを図２に示
す。図２は、共用されるセンス増幅器３５および共用さ
れる等化器３６に接続された真ビット線３９Ｔおよび補
ビット線３９Ｃからなる１つの折り畳まれたビット線対
の一部分を示す図である。真ビット線３９Ｔの長さに沿
ってそれに接続された多数のメモリ・セルのうち、メモ
リ・セル３０は偶数ワード線Ｗ０に、メモリ・セル３２
は偶数ワード線Ｗ２に、それぞれ標準的な方式で接続さ
れる。真ビット線３９Ｔに接続された各メモリ・セル
は、偶数ワード線がそれに接続されている。補ビット線
３９Ｃの長さに沿ってそれに接続された多数のメモリ・
セルのうち、メモリ・セル３１および３３も、それぞれ
奇数ワード線Ｗ１およびＷ３に標準的な方式で接続され
ている。補ビット線３９Ｃに接続された各メモリ・セル
は、奇数ワード線がそれに接続されている。図示の構造
では、奇数ワード線が、補ビット線３９Ｃに接続された
メモリ・セルを制御し、偶数ワード線が、真ビット線３
９Ｔに接続されたメモリ・セルを制御する。

【００２８】ＤＲＡＭの通常の読取りサイクルまたは書
込みサイクルの間、試験回路２７は使用されない。制御
回路２６に印加される、概略的に符号２８で示した通常
制御信号と、行復号回路２５に接続されたアドレス線２
９が、ＤＲＡＭの動作を制御する。図３のタイミング図
は、読取り動作などの通常動作の開始時に、時刻Ｔ₀で
の関係信号の位置を示す図である。サイクルのこの点で
は、活動状態でハイの等化信号ＥＱＵが、等化器をオン
にしている。等化器は、当技術分野で周知の方式で動作
して、両方のビット線の電位を等しい電圧レベルに等化
する。その結果、時刻Ｔ₀に、読み取ろうとするセルが
論理０の時にはビット線がＢＬ０およびＢＬ０バー、ま
た読み取ろうとするセルが論理１の時にはビット線ＢＬ
１およびＢＬ１バーが、ビット線上で通常読み取られる
ハイ状態とロー状態の中間の電位ＶＥＱで等化される。

【００２９】図２に戻って、これから等化処理について
詳細に説明する。真ビット線３９Ｔと補ビット線３９Ｃ
の等化が行われるのは、等化器３６がハイの等化信号Ｅ
ＱＵを受け取ってオンになる時である。これによって、
等化器３６の３つのトランジスタ３６Ａ、３６Ｂ、３６
Ｃがオンになる。等化器のトランジスタがオンになる
と、ビット線が、トランジスタ３６Ａを介して閉路で直
接接続される。また、線４１上の電圧等化信号ＶＥＱ
が、トランジスタ３６Ｂを介して真ビット線３９Ｔに、
トランジスタ３６Ｃを介して補ビット線３９Ｃにそれぞ
れ接続され、真ビット線３９Ｔと補ビット線３９Ｃの電
位を所望の電位ＶＥＱに設定する。この例では、ビット
線が、このシステムのハイとローの中間の電位で等化さ
れる。使用されるシステムのうちにはハイまたはローの
レベルで等化するものもあるが、本発明の方法は、これ
らのシステム上でも同様に簡単に動作できる。

【００３０】図３に戻って、時刻Ｔ₁に、他の処置が何
も行われないうちに等化器がオフになる。等化器がオフ
になる時、２本のビット線、真ビット線３９Ｔと補ビッ
ト線３９Ｃは、互いに接続を断たれるが、変更されない
限り同一の電位に留まる。時刻Ｔ₂に、行復号回路２５
が受け取る適当なアドレスによって、選択されたワード
線がオンにされる。図３に示す例では、偶数ワード線Ｗ
０がオンになり、メモリ・セル３０（図２）のトランジ
スタ・ゲート３０Ａに電位を生じ、したがって、メモリ
・セル３０内のコンデンサ３０Ｃと真ビット線３９Ｔの
間で接続を確立する。０すなわちローの電圧の読みがコ
ンデンサ３０Ｃに記憶されている場合、これによって、
時刻Ｔ₃（図３）に、線ＢＬ０上に示されるように、真
ビット線３９Ｔの電位がわずかに低下する。一方、１す
なわちハイの電圧がコンデンサ３０Ｃに記憶されている
場合、時刻Ｔ₃（図３）に、線ＢＬ１上に示されるよう
に、真ビット線３９Ｔの電位または電荷がわずかに増加
する。

【００３１】時刻Ｔ₄に、センス増幅器がオンになり、
信号ＮＳＥＴが等化状態からローすなわち０に低下し、
信号ＰＳＥＴが、等化状態からハイすなわち１になる。
その後、センス増幅器は、コンデンサ３０Ｃから真ビッ
ト線３９Ｔに移された電荷を感知する。これは、時刻Ｔ
₄またはその直後に発生する。コンデンサ３０Ｃに０が
記憶されている場合、真ビット線は、図３の線ＢＬ０に
示されるように、０に低下する。一方、コンデンサ３０
Ｃにハイの電荷すなわち１が存在する場合、真ビット線
は、時刻Ｔ₄に、線ＢＬ１に示されるように、完全な１
すなわちハイの電位に上昇する。その後、時刻Ｔ₄と時
刻Ｔ₆の間のある時点で、そこに含まれる情報を得るた
めに真ビット線の適切な読取りが行われる。センス増幅
器の構造および機能は、当技術分野で周知であり、した
がって、本明細書ではこれ以上詳細に説明しない。

【００３２】時刻Ｔ₅までに、センス増幅器は、コンデ
ンサ３０Ｃをハイである１の状態に再充電しまたはロー
である０の状態に戻し、その後、時刻Ｔ₅に、偶数ワー
ド線Ｗ０が、図３に示すようにオフになる。この時点
で、メモリ・セルの復元によって、メモリ・セルがその
元の状態に戻っている。時刻Ｔ₆に、等化信号ＥＱＵが
ハイになり、等化器をオンにする。等化器は、ビット線
を等化電位に戻し、場合に応じて次の読取りサイクルま
たは書込みサイクルのためにビット線を準備する。時刻
Ｔ₇に、信号ＮＳＥＴと信号ＰＳＥＴがオフになり、等
化状態の電位ＶＥＱに戻る。

【００３３】外部試験パッドを使用する本発明の実施態
様まだウェハの形であるうちにＤＲＡＭ上の試験端子ま
たは試験パッドを使用する本発明の実施態様についてこ
れから説明する。

【００３４】本発明では、ＤＲＡＭの動作中に見られる
信号の一部の通常のシーケンスを変更して、複数のワー
ド線をオンにする目的で、４つの新規の制御信号を追加
する。図２に、試験回路２７から行復号回路２５に走る
信号ＥＳと信号ＯＳが示されている。信号ＥＳまたは偶
数ワード線選択は、すべての偶数ワード線を同時にオン
にする。信号ＯＳまたは奇数ワード線選択は、すべての
奇数ワード線を同時にオンにする。図２にＷ０およびＷ
２として示す偶数ワード線は、真ビット線３９Ｔなどの
真ビット線にも接続されたすべてのメモリ・セルに接続
され、これらをオンにする。図２にＷ１およびＷ３とし
て示す奇数ワード線は、補ビット線３９Ｃなどの補ビッ
ト線に接続されたすべてのメモリ・セルに接続され、こ
れらをオンにする。

【００３５】試験回路２７によって生成される信号ＥＯ
ＦＦは、制御回路２６に送られる。信号ＥＯＦＦは、等
化信号ＥＱＵのタイミングを変更し、この等化信号ＥＱ
Ｕが等化器を活動化する。信号ＥＯＦＦは、信号ＥＳが
偶数ワード線を活動化しオンにするか、または信号ＯＳ
が奇数ワード線を活動化しオンにするまで、等化信号Ｅ
ＱＵをオンに保ち、したがって等化器をオンに保つ。奇
数ワード線または偶数ワード線がオンになると、信号Ｅ
ＯＦＦはオフになって、等化信号ＥＱＵを非活動化し、
したがって等化器をオフにする。等化器がオフになるの
は、セットオン信号ＳＯＮによってセンス増幅器がオン
になる前である。さらに、試験回路によって生成された
信号ＳＯＮは、センス増幅器がオンになるのを遅延さ
せ、また信号ＰＳＥＴがオンになる前に信号ＮＳＥＴを
オンにする。図３から、通常動作中は、信号ＮＳＥＴと
信号ＰＳＥＴが同時にオンになることに留意されたい。
しかし、本発明では、センス増幅器内に不平衡を引き起
こすために、信号ＮＳＥＴを信号ＰＳＥＴより前にオン
にする。信号ＮＳＥＴは、ビット線から電荷を抜くトラ
ンジスタを活動化し、信号ＰＳＥＴは、ビット線を充電
するトランジスタを活動化する。センス増幅器とその動
作は、当技術分野で周知である。

【００３６】手短かにいうと、本発明の一括書き込み処
理では、まず図２の等化器３６をオンにして、真ビット
線３９Ｔと補ビット線３９Ｃを、ＤＲＡＭのハイ電圧と
ロー電圧の中間の共通電位に等化する。等化回路がオン
のままである間、偶数ワード線はすべてオンになる。こ
れによって結局、偶数ワード線によって制御される、真
ビット線に沿ったメモリ・セル内のコンデンサが真ビッ
ト線に接続される。適当な時間が経過し、真ビット線上
のコンデンサを充電させた後に、等化器３６がオフにな
る。その後、センス増幅器３５がオンになる。センス増
幅器は、メモリ・セル・コンデンサがすべて接続され充
電されているために大きなキャパシタンスを有する偶数
ビット線である真ビット線３９Ｔと、メモリ・セル・コ
ンデンサがどれも接続されていないためにかなりのキャ
パシタンスを有さない補ビット線３９Ｃの間のキャパシ
タンス差を感知する。その結果、センス増幅器は、真ビ
ット線３９Ｔに接続されたすべてのコンデンサにハイす
なわち１の電荷があることを保証する。

【００３７】センス増幅器は、図示の例では、信号ＰＳ
ＥＴより前に信号ＮＳＥＴが活動化された結果として、
最終的に、真ビット線３９Ｔに沿ったすべてのメモリ・
セルを充電する。信号ＮＳＥＴは、活動化された時、真
ビット線３９Ｔと補ビット線３９Ｃの両方からの電荷の
抜き取りを開始する。最初は、両方のビット線が等しい
電位を有するが、真ビット線３９Ｔに沿ったキャパシタ
ンスの方が高いので、補ビット線３９Ｃ上の電荷は、真
ビット線３９Ｔの電荷よりはるかにすばやく使い果たさ
れる。その結果、真ビット線３９Ｔと補ビット線３９Ｃ
の間に電位差が生じる。この電位差のために、センス増
幅器は、真ビット線３９Ｔとそのメモリ・セルをハイに
充電し、補ビット線をローに充電する。センス増幅器が
電位差を感知した後、補ビット線に沿ったメモリ・セル
を制御する奇数ワード線がオンになっている場合、補ビ
ット線に沿ったメモリ・セルが、センス増幅器によって
ローすなわち０に充電される。補ビット線に沿ったすべ
てのメモリ・セルがハイすなわち１に充電され、真ビッ
ト線に沿ったすべてのメモリ・セルがローすなわち０に
充電されるという反対の効果は、等化段階の間に奇数ワ
ード線をオンにし、センス増幅器が完全に機能するまで
偶数ワード線をオンにしないことによって達成できる。

【００３８】本発明の方法について以下でさらに詳細に
説明する。図４は、論理１をメモリ・アレイ全体に同時
に一括書き込みするのに使用される信号のシーケンスを
示す図である。その結果、真ビット線に接続されたすべ
てのメモリ・セルに実際の１すなわちハイが書き込ま
れ、補ビット線に接続されたすべてのメモリ・セルに実
際のローすなわち０が書き込まれる。時刻Ｔ₀に示され
る最初のステップで、ハイの等化信号ＥＱＵで示される
ように、等化回路がオンになる。新しい信号ＥＯＦＦま
たは等化オフが、オンすなわちハイ状態になり、時刻Ｔ
₄になるまで等化信号ＥＱＵをハイに保つ。時刻Ｔ₁に、
信号ＥＳすなわち偶数ワード線選択信号がオンになる。
これによって、Ｗ０やＷ２などの偶数ワード線がすべて
活動化され、これらは時刻Ｔ₂にハイになる。偶数ワー
ド線は、真ビット線に接続されたメモリ・セルへのアク
セスを制御するトランジスタのゲートを活動化する。こ
れによって、これらのメモリ・セルのコンデンサが、真
ビット線に接続される。その結果、等化回路はまだオン
であるので、２本のビット線の等化の影響で、真ビット
線に接続された各メモリ・セルのコンデンサが、両方の
ビット線と同じ電位に充電される。等化信号ＥＱＵは、
真ビット線に接続されたメモリ・セルのコンデンサをす
べて完全に充電させるのに十分な時間オンのままにな
る。その後、時刻Ｔ₄に、等化信号ＥＱＵがローにな
り、等化回路をオフにする。等化信号ＥＱＵは、信号Ｅ
ＯＦＦが時刻Ｔ₃にハイになるのに応答してローにな
る。

【００３９】その後、時刻Ｔ₅に、信号ＳＯＮがハイに
なり、センス増幅器を活動化する。しかし、信号ＳＯＮ
は、まず時刻Ｔ₆に信号ＮＳＥＴだけをオンにする。信
号ＮＳＥＴは、時刻Ｔ₆にローになると、センス増幅器
のうちでビット線から電荷を抜く部分だけを活動化す
る。その後、信号ＳＯＮは、適当な遅延を介して、信号
ＮＳＥＴが時刻Ｔ₇に完全に活動状態になった後に、信
号ＰＳＥＴを時刻Ｔ₈にオンにする。上述のように、こ
の信号ＮＳＥＴと信号ＰＳＥＴの間の遅延の効果として
は、ビット線同士がわずかに不平衡になり、センス増幅
器が、キャパシタンスが大きい方のビット線、すなわち
この例では真ビット線をハイ状態に変化させる。上述の
ように、信号ＮＳＥＴは、センス増幅器のうちで真ビッ
ト線と補ビット線の両方から電荷を抜く部分を開始させ
る。真ビット線に沿ったキャパシタンスの方がはるかに
大きいので、真ビット線は、放電にはるかに長い時間が
かかる。その結果、時刻Ｔ₈に信号ＰＳＥＴがオンにな
る時、センス増幅器は、真ビット線と補ビット線の間に
生じた電位差を感知する。これは、補ビット線からほと
んどまたはすべての電荷が抜き取られているが、過大な
キャパシタンスのために真ビット線がまだ比較的高い電
位に留まっているからである。その後、センス増幅器
は、通常の動作を進め、真ビット線に接続されたメモリ
・セルをすべてハイである１に充電する。

【００４０】補ビット線に沿ったメモリ・セルがすべて
ローすなわち０の状態に充電されることを保証にするた
め、時刻Ｔ₉に示されるように、信号ＯＳまたは奇数ワ
ード線選択信号がハイになる。これによって、通常の遅
延の後に、Ｗ１やＷ３などの奇数ワード線がすべて、時
刻Ｔ₁₀にオンになる。しかし、センス増幅器は、すで
に、キャパシタンスがより大きいために真ビット線に有
利にバイアスされているので、真ビット線とそのメモリ
・セル・コンデンサが、信号ＢＬで示されるように、セ
ンス増幅器によってハイ状態に充電され、補ビット線と
そのメモリ・セル・コンデンサは、信号ＢＬバーで示さ
れるように、ローすなわち０に充電される。

【００４１】その後、時刻Ｔ₁₁に、奇数ワード線選択信
号と偶数ワード線選択信号の両方がオフになる。したが
って、時刻Ｔ₁₂には、ワード線がすべてオフになる。し
かし、通常の動作の過程では、両方の組が同時にオフに
なるが、これらをすべて同時にオフにする必要はないこ
とに留意されたい。

【００４２】この時点で、真ビット線に接続されたメモ
リ・セルがすべてハイ電荷すなわち１を有し、補ビット
線に接続されたメモリ・セルがすべてロー電荷すなわち
０を有する。その後、時刻Ｔ₁₃に、信号ＳＯＮがオフに
なり、これに対応して、時刻Ｔ₁₄に信号ＮＳＥＴと信号
ＰＳＥＴの両方がオフになる。したがって、センス増幅
器がオフになる。その後、時刻Ｔ₁₅に、等化器オフ信号
ＥＯＦＦがローになり、時刻Ｔ₁₆に等化信号ＥＱＵがオ
ンになる。したがって、ビット線は、その後、等電位状
態に戻り、次のサイクルを開始することができる。

【００４３】上記に非常に類似した処理を使用して、メ
モリ・アレイのメモリ・セルをすべて論理０に充電する
ことができる。これによって結局、真ビット線に接続さ
れたメモリ・セルのすべてにローすなわち０が置かれ、
補ビット線に接続されたメモリ・セルのすべてにハイす
なわち１が置かれることになる。図５は、メモリ・アレ
イのメモリ・セルをすべて論理０に充電するのに必要な
信号のシーケンスを示す図である。図５は、図４と比較
して、セルを論理０に充電するのに必要な信号のシーケ
ンスの相違を示す図である。相違は、時刻Ｔ₁に、信号
ＥＳまたは偶数ワード線選択信号がハイになる代わり
に、信号ＯＳまたは奇数ワード線選択信号がハイになる
ことである。これによって、メモリ・アレイの補ビット
線に接続されたメモリ・セルに接続された奇数ワード線
がすべてオンになる。他の信号は、信号ＥＳを除いてす
べて同様である。信号ＥＳは、時刻Ｔ₉にオンになり、
時刻Ｔ₁₀に偶数ワード線をオンにする。明らかに、奇数
ワード線を最初にオンにすることによって、補ビット線
に沿ったメモリ・セルのすべてのコンデンサが、補ビッ
ト線に接続され、等化段階の間に充電される。補ビット
線に接続されたメモリ・セルのコンデンサは、両方のビ
ット線と同じ電位に充電される。その後、補ビット線に
沿ったこの過剰キャパシタンスのために、センス増幅器
が補ビット線に沿ったより大きなキャパシタンスを感知
し、その後、補ビット線上のこれらのメモリ・セルをハ
イすなわち１に充電する処理が進行し、最終的に、真ビ
ット線に沿ったセルがローすなわち０に充電される。

【００４４】当業者なら、信号ＯＳ、ＥＳ、ＥＯＦＦお
よびＳＯＮが多数の異なる方法で提供できることを容易
に理解するであろう。モジュール内にウェハを格納する
前に、ＤＲＡＭを構成するウェハ上のパッドまたは試験
端子を使用する直接配線方式が、１つの可能性をもたら
す。直接配線方式で信号ＥＳおよびＯＳを実施する方法
の１つでは、１つのパッドをすべての偶数ワード線に直
接配線し、もう１つのパッドをすべての奇数ワード線に
直接配線した、パッドまたは試験端子を提供する。信号
ＥＳおよびＯＳの生成は、ＤＲＡＭの外部で行われ、お
そらくは当技術分野で周知の適当な試験装置によって行
われる。信号ＯＳまたは信号ＥＳは、それぞれのパッド
を介して適当な時刻に導入される。同様に、等化器を別
個のパッドまたは試験端子に接続すると、等化器に接続
されたパッドを介して適当な時刻に信号ＥＯＦＦを導入
することによって、等化器が直接制御できるようにな
る。また、パッドからの線を２本の線に分けて、一方の
線でＮＳＥＴ線を制御し、他方の線で遅延を介した後に
ＰＳＥＴ線を制御するならば、専用のパッドまたは試験
端子からの直接線によってセンス増幅器を制御すること
も可能である。したがって、信号ＳＯＮは、適切な時刻
に指定されたパッドを介して入力されることになる。

【００４５】製造時だけに一括書き込み手順を使用し
て、まだ露出したパッドまたは試験端子を有するウエハ
の形である間にメモリ・デバイスを試験するのが、この
配線方式の使用が可能な１つの状況である。パッドにプ
ローブをあてて試験を行った後に、その試験に合格した
ウェハを格納する。製造工程が完了すると、奇数ワード
線と偶数ワード線に接続されたパッドが密封されること
になる。しかし、ウエハを格納するモジュール上で余分
のピンが使用できる場合には、将来の使用のためこれら
のパッドを使って外界に接続することができる。上記方
式の長所は、製造工程の完了前に試験が行えることであ
り、したがってモジュールに格納する前に欠陥ウエハが
除去できるので、コストが大幅に削減される。

【００４６】タイミングをメモリ・デバイス内に組み込
んだ論理回路を使用する、本発明の実施態様以下で説明するように、本発明のもう１つの態様は、必
要な論理回路とタイミング回路を製造時に組み込んだＤ
ＲＡＭを提供するものである。

【００４７】モジュール上の余分のピンを使用せずに本
発明の方法を実施する方法が、いくつか存在する。これ
ら複数の可能な方式は、電子素子技術連合評議会（ＪＥ
ＤＥＣ）によって１９８７年４月２２日頃に論文“Opti
mal Special Modes for Address Multiplexed DRAM,”
Ltr. BJC-42.3-86-95A（参照によって本明細書に組み込
む）で公布された標準を利用したものとなる可能性が非
常に高い。しかし、本発明を実施するためには、信号Ｅ
Ｓと信号ＯＳの機能を実施し、かつ信号ＳＯＮと信号Ｅ
ＯＦＦを実施するための追加回路を追加しなければなら
ない。ＪＥＤＥＣ標準による本発明の実施態様では、モ
ジュール上の余分のピンが不要になる。ＪＥＤＥＣ標準
に基づく特殊モード回路を、本発明を実施するための回
路と共にチップ内に組み込んだ後は、一括書き込み処理
の活動化は、行選択信号、列選択信号および適当な行ア
ドレスを含む書込み選択信号の通常のシーケンスの変更
によって行われる。

【００４８】図６は、ＪＥＤＥＣ標準を使用する代替方
式を実施するために、図２に示した回路に加える必要の
ある変更を示す図である。図６では、信号ＥＳと信号Ｏ
Ｓが削除され、その代りに試験モード（ＴＭ）信号が使
用される。試験モード信号ＴＭが、試験回路２７によっ
て行復号回路２５と制御回路２６の両方に供給される。
また、信号ＳＯＮも、行復号回路２５ならびに制御回路
２６に供給される。通常制御信号回路２８も、試験回路
２７ならびに制御回路２６に接続される。

【００４９】図７は、本発明の方法を実施するのに使用
できる、図６の試験回路２７を示す図である。ＪＥＤＥ
Ｃ標準に従って製造された標準試験モード回路５１を、
破線の輪郭で囲んで示す。列選択信号ＣＥバー、書込み
信号ＷＥバーおよび行選択信号ＲＥバーの正しいシーケ
ンスが、適切なアドレス番号Ａ０−Ｘと共に、試験モー
ド復号器５２を活動化する。復号器５２は、試験モード
信号ＴＭを生成する。試験モード信号ＴＭは、図示の通
り、分岐して、ＡＮＤゲート５４ならびに下記で説明す
る他の回路に供給される。試験モード信号ＴＭは、ＡＮ
Ｄゲート５４で行選択信号ＲＥバーと組み合わされて、
第１遅延回路Ｄ１およびインバータ５３を通る信号を生
成する。インバータ５３を出る際に、この信号は、２つ
の異なる経路５６および５７に分岐する。経路５６で
は、この信号が信号ＥＯＦＦになる。第２の経路５７で
は、信号経路が再度分岐する。経路５８では、信号がＡ
ＮＤゲート５５の第１入力に供給される。経路５９で
は、この信号は、遅延回路Ｄ２を通過してからＡＮＤゲ
ート５５に入る。ＡＮＤゲート５５の出力は、信号ＳＯ
Ｎとなる。図６に示すように、信号ＥＯＦＦは、制御回
路２６に送られる。信号ＳＯＮは、制御回路２６と行復
号回路２５の両方に送られる。試験モード信号ＴＭは、
行復号回路２５と制御回路２６の両方に送られる。遅延
回路の効果と目的について、タイミングを検討しながら
下記で論じる。

【００５０】図８は、図６の行復号回路２５を構成す
る、多少変更を加えた標準回路の一部を示す図である。
復号器６１は、最下位アドレス・ビットＡ０を復号す
る。復号器６２は、アドレス・ビットＡ１ないしＡＮを
復号する。ワード線の実際の選択が行われるのは、行選
択信号ＲＥバーが、インバータ６７を通過した後に、Ａ
ＮＤゲート６４および６５で復号器６１からの信号出力
と組み合わされる時である。適当な信号によってＡＮＤ
ゲート６４が活動化されると、偶数ワード線Ｗ０、Ｗ２
などすべての偶数ワード線が選択される。適当な信号に
よってＡＮＤゲート６５が活動化されると、奇数ワード
線Ｗ１、Ｗ３などすべての奇数ワード線が選択される。
通常動作中は、奇数ワード線と偶数ワード線の両方が一
緒に選択されることはない。また、通常動作の間、復号
器６２は、活動化された実際のワード線すなわちＷ０な
いしＷ２ⁿ⁺¹−１を選択する。活動化は、線ＰＤ０ない
しＰＤ２ⁿのうちの１つを介する信号の伝送によって行
われる。

【００５１】本発明を実施するために図８の回路に加え
る必要のある変更としては、信号ＳＯＮを遅延回路Ｄ４
を介して復号器６１に導入することが含まれる。復号器
６１は、信号線Ａ０を介してハイまたはローのビットを
受け取った時、すべての奇数ワード線またはすべての偶
数ワード線を選択する。信号ＳＯＮの線から遅延回路Ｄ
４を介して遅延信号が来ると、適当な時刻に未選択の奇
数ワード線または偶数ワード線が選択される。さらに、
試験モード信号ＴＭは、復号器６２内の適当な回路に、
ワード線ＰＤ０ないしＰＤ２ⁿのすべてを選択させ、し
たがってすべての奇数ワード線またはすべての偶数ワー
ド線が一緒にオンになる。その後、遅延回路Ｄ４によっ
て遅延された信号ＳＯＮが、場合に応じて前にオンにさ
れていないすべての奇数ワード線またはすべての偶数ワ
ード線を活動化する。

【００５２】図９は、図６の制御回路２６を構成する、
本発明を実施するために必要な変更を含む回路を示す図
である。ＤＲＡＭの通常動作の間、試験モード信号ＴＭ
は、活動状態にならず、したがって図９のマルチプレク
サ７３は通常のタイミング信号に制御を行わせる。した
がって、マルチプレクサ７３からの反転信号によって生
成される等化信号ＥＱＵが、通常の時刻に等化器をオン
にし、通常の時刻に等化器をオフにする。したがって、
等化器は、通常の読取り動作または書込み動作中は、ワ
ード線が選択される前にオフになる。しかし、本発明の
一括書込み方法の実施中は、試験モード信号ＴＭによ
り、信号ＥＯＦＦがマルチプレクサ７３によって選択さ
れ、等化信号ＥＱＵにより等化器のオン、オフを制御す
る。

【００５３】図９には、信号ＰＳＥＴと信号ＮＳＥＴを
制御する回路も示されている。通常動作中、マルチプレ
クサ７１は、通常タイミング信号に制御を行わせる。こ
の信号は、インバータ７９を通過し、ＰＦＥＴトランジ
スタ７５をオンにし、ハイの信号ＰＳＥＴを送る。次に
マルチプレクサ７２は、通常タイミング信号にＮＦＥＴ
トランジスタ７６をオンにさせ、ＮＦＥＴトランジスタ
７６が、適当な時刻にローの信号ＮＳＥＴを送る。しか
し、一括書込みモードの使用中は、試験モード信号ＴＭ
により、マルチプレクサ７１および７２が信号ＳＯＮを
受け入れる。信号ＳＯＮは、信号ＰＳＥＴおよびＮＳＥ
Ｔのオン、オフを制御する。信号ＳＯＮは、ＰＳＥＴ線
に向う途中で遅延回路Ｄ３とＡＮＤゲート８０を通過す
る。この配置は、信号ＮＳＥＴがローになった後に信号
ＰＳＥＴがハイになる際に必要な遅延をもたらす。

【００５４】図１０は、大部分の点で図４と非常に類似
しているが、本発明の方法で図６、図７、図８および図
９の回路を使用するメモリ・アレイのメモリ・セルに論
理１を一括書き込みできるようにする信号のタイミング
図である。時刻Ｔ₀に、信号ＥＯＦＦを受け取った時、
等化回路と等化信号ＥＱＵが活動化された後、行選択信
号ＲＥバーと試験モード信号ＴＭが活動化される。この
場合、図８の復号器６１に入る論理１が、すべての偶数
ワード線を選択することになる。これが、復号器６２に
入る試験モード信号ＴＭとあいまって、すべての偶数ワ
ード線の選択を可能にする。これらの偶数ワード線は、
その後、時刻Ｔ₁（図１０）に活動化される。しかし、
第１遅延回路Ｄ１（図７）があるので、信号ＥＯＦＦ
は、ワード線がオンになった後の時刻Ｔ₂まで活動化さ
れない。その後、時刻Ｔ₃に、等化信号がローになっ
て、等化器をオフにする。したがって、本発明の方法で
必要とされるとおり、等化器がオフになる前に偶数ワー
ド線がオンになる。

【００５５】その後、時刻Ｔ₄に、遅延回路Ｄ２の結果
として、信号ＳＯＮ（図１０）がハイになる。その後、
信号ＳＯＮは、図９に示した回路によって、まず信号Ｎ
ＳＥＴをローにし、その後、遅延回路Ｄ３（図９）の結
果として、本発明の方法で必要とされるとおり、信号Ｎ
ＳＥＴがローになった後、時刻Ｔ₇に、信号ＰＳＥＴが
ハイになる。

【００５６】図１０を参照すると、遅延回路Ｄ４（図
８）の結果として、時刻Ｔ₄に活動化された信号ＳＯＮ
は、最終的に時刻Ｔ₈またはその前後に図８の復号器６
１に入り、奇数ワード線を活動化する。その後、時刻Ｔ
₉に、行選択信号ＲＥバーがハイになり、その結果とし
て時刻Ｔ₁₀にすべてのワード線がオフになる。この時点
で、このメモリ・アレイのセルは論理１に充電されてい
る。真ビット線のセルはハイすなわち１に充電され、補
ビット線のセルはローすなわち０に充電される。

【００５７】時刻Ｔ₁₁に、信号ＳＯＮがローになり、そ
の結果、信号ＮＳＥＴと信号ＰＳＥＴが等化状態に戻
る。時刻Ｔ₁₂に、信号ＥＯＦＦがローになり、時刻Ｔ₁₃
に等化信号をオンにし、それによってビット線ＢＬとＢ
Ｌバーが等化状態に戻る。

【００５８】図１１は、メモリ・アレイのすべてのメモ
リ・セルに論理０を書き込むのに必要な信号のシーケン
スを示す図である。図１１と図１０を比較すると、２つ
の例外だけを除いて同じであることがわかる。第１に、
奇数ワード線が時刻Ｔ₁に活動化され、第２に、偶数ワ
ード線が時刻Ｔ₈に活動化される。これは、復号器６１
（図８）が線Ａ０を介して１ではなく０を受け取ること
によるものである。その結果、すべての奇数ワード線が
最初にオンになる。したがって、偶数ワード線は、信号
ＳＯＮが遅延回路Ｄ４を通過した後に復号器６１に入る
まで、オンにならない。

【図面の簡単な説明】

【図１】本発明の試験装置を利用する、ＤＲＡＭの主要
構成要素の全体的概略図である。

【図２】本発明の１態様を実施したＤＲＡＭの回路の関
連部分を示す図である。

【図３】通常動作中のＤＲＡＭの主な信号の一部を示す
タイミング図である。

【図４】本発明の装置がメモリ・アレイのすべてのセル
を論理１で充電する時の、関連信号のシーケンスを示す
タイミング図である。

【図５】本発明の装置がメモリ・アレイのすべてのセル
を論理０で充電する時の、関連信号のシーケンスを示す
タイミング図である。

【図６】本発明の代替実施態様を実施したＤＲＡＭの回
路の関連部分を示す図である。

【図７】図６に示した試験制御回路の一部分の可能な構
成の１つを示す図である。

【図８】図６の行制御回路の一部分の可能な構成の１つ
を示す図である。

【図９】図６の制御回路のうち、等化信号とＰＳＥＴ信
号およびＮＳＥＴ信号を制御する部分の可能な構成の１
つを示す図である。

【図１０】本発明の実施中に図６、図７、図８および図
９に示した回路を使用して生成される、メモリ・アレイ
のメモリ・セルを論理１で充電するための信号のシーケ
ンスを示すタイミング図である。

【図１１】本発明の実施中、図６、図７、図８および図
９に示した回路を使用して生成される、メモリ・アレイ
のメモリ・セルを論理０で充電するための信号のシーケ
ンスを示すタイミング図である。

【符号の説明】

２０ＤＲＡＭ２１メモリ・アレイ２２列復号回路２３センス増幅器バンク２４等化器バンク２５行復号回路２６制御回路２７試験回路２８通常制御信号回路３０メモリ・セル３１メモリ・セル３２メモリ・セル３３メモリ・セル３５センス増幅器３６等化器３９Ｔ真ビット線３９Ｃ補ビット線５１標準試験モード回路５２試験モード復号器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハワード・レオ・カルターアメリカ合衆国 05446 バーモント州コルチェスターヴィレッジ・ドライブ 14

Claims

【特許請求の範囲】

【請求項１】それぞれビット線対の第１ビット線への第
１組のメモリ・セルのセルの接続を制御する、第１組の
ワード線をオンにするステップと、ビット線対の第１ビット線上の電荷がビット線対の第２
ビット線上の電荷より高くなるようにするために、ビッ
ト線対のビット線の間の電圧を等化するステップと、ビット線対の間の電荷の差を感知し、第１組のメモリ・
セルを充電するために、ビット線対に接続されたセンス
増幅器をオンにするステップとを含む、集積回路メモリ
・モジュールの複数のメモリ・セル内の電圧を同時に設
定する方法。
【請求項２】さらに、第１組のメモリ・セルを充電した
後に、第１組のワード線をオフにするステップを含む、
請求項１の方法。
【請求項３】センス増幅器および等化手段に接続され
た、対になった第１ビット線および第２ビット線と、第１の複数のメモリ・セルへの第１ビット線の接続を制
御する、第１組のワード線と、第２の複数のメモリ・セルへの第２ビット線の接続を制
御する、第２組のワード線と、第２組のワード線をオフに保ちながら第１組のワード線
をオンにする手段と、第１組のワード線がオンになる間等化手段をオンに保
ち、その後、等化手段をオフにする手段と、等化手段がオフになった後に、センス増幅器をオンにす
る手段と、その後、第１組のワード線をオフにする手段とを具備す
る、半導体メモリ・デバイスの複数のメモリ・セルに一
括書込みするための装置。
【請求項４】さらに、センス増幅器がオンになった後に
第２組のワード線をオンにする手段と、第２組のワード
線と第１組のワード線とを同時にオフにする手段とを具
備する、請求項３の装置。