JPS63241799A - 半導体メモリへのデータの並列書込み回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリの多数のメモリセルから成るブ
ロックに検査パターンの形態でデータを書込むための方
法と、この方法を実施するための回路装置とに関する。

（従来の技術］ 半導体メモリ、特にＲＡＭ形式（ＤＲＡＭ、ＳＲＡＭ）
の集積された半導体メモリは現在大きなメモリ容量を有
する（たとえばＩＭＢＸＩ）、これまで実現可能なメモ
リ容量は３ないし４年毎に４倍になっている。このよう
な半導体メモリの検査の際に周知のように検査に要する
時間は、半導体メモリに与えるべき検査パターンに関係
して、メモリの大きさが係数Ｎだけ増大すると少なくと
も係数２Ｎだけ増大する。

検査時間を節減するため、ヨーロッパ特許第４０１８６
０４０号明細書には、１つの半導体メモリを内部で多数
の同一のブロックに分割し、これらを検査作動中に並列
に作動させ、また１つの評価回路を介しであるいは生ず
るエラーのほとんど大部分を検出することが提案されて
いる。実際に、１つの半導体メモリをこの意味で４つま
たは８つの同一のブロックに分割することは、そのため
に必要な配線追加費用および回路追加費用をほとんど高
めることなしに可能である。しかし、もっと多数のブロ
ックに分割することは、高められた回路および配線追加
費用を必要とし、このことは集積半導体メモリでは特に
占有場所の点で不利である（チップ面積）。

米国特許第Ａ４．０５５，７５４号明細書から、続出す
べきワード線のすべてのメモリセルが同一の情報を含ん
でいるかぎり、単一のワード線へのすべてのメモリセル
の列並列な読出しを許す検査回路が公知である。しかし
、メモリセルへの情報の書込みは従来の仕方で行われる
。

（発明が解決しようとする課題〕 本発明の課題は、半導体メモリのメモリセルの書込みを
公知の半導体メモリにくらべてできるかぎりわずかな回
路および場所追加費用でできるかぎり短い時間で可能に
する方法を見出すことである。さらに、この方法の実施
を可能にする回路装置を提供することも本発明の課題で
ある。

〔課題を解決するための手段〕

この課題は、本発明によれば、請求項１の特徴部分およ
び請求項６の特徴部分に記載の手段により解決される。

〔実施例〕

以下、図面により本発明を一層詳細に説明する。

第１図には半導体メモリの１つのブロックＢが示されて
おり、このブロックは２）Ｌ＋Ｎ個の通常のメモリセル
ＳＺを含んでいる。半導体メモリとしてのＤＲＡＭが使
用される場合には、これらのメモリセルは一般にいわゆ
るｌトランジスターメモリセルである。メモリセルＳＺ
は、一般に通常のように、行および列から成るマトリッ
クスの形態に配置されている。列ごとのアドレス指定は
ワード線ＷＬ＋を介して、また行ごとのアドレス指定は
ビット線Ｂｊ、Ｂｊを介して行われる。メモリセルＳＺ
から読出された情報は内部評価回路のなかで評価されか
つ予め増幅される。メモリセルＳＺの各行に対して内部
評価回路ＢＷＳｉｎｔが設けられている。

ビット線の導き方には原理的に２種類のコンセプトが知
られている。一方は歴史的に古いほうの、いわゆるオー
ブン−ビット線コンセプトであり、他方はいわゆるフォ
ールデッド−ピット線コンセプトである０両ビット線コ
ンセプトは米国特許第４．０４４，３４０号明細書に説
明かつ図示されている。

本発明は両ビット線コンセプトに応用可能である。

しかし、図示をより簿単にするため、フォールデッド−
ビット線コンセプトによってのみ本発明を説明する。

一般に各ビット線に１つの内部評価回路ＢＷＳｉｎｔが
対応付けられている。このことは、フォールデッド−ビ
ット線コンセプトでは各内部評価回路ＢＷＳ　ｉ　ｎ　
ｔに２つの平行に並び合うて延びているビット線半部Ｂ
ｊ、Ｂｊが全体として１つの単一のビット線として接続
されていることを意味する。この配置にオープン−ビッ
ト線コンセプトにおけるそれぞれ１つの左ビット線半部
および１つの右ビット線半部およびこれらの間に配置さ
れた１つの評価回路が相当する。以下では両ビット線半
部は全体として“内部ビット線Ｂｊ、Ｂｊ”と呼ばれる
。

有利な回路装置はさらに、第１の集合ビット線半部（Ｘ
Ｂ）および第２の集合ビット線半部（又百）を有する外
部集合ビット線が接続されている外部評価回路ＢＷＳ　
ｅ　ｘ　ｔを有する。外部集合ビット線ＸＢ、ＸＢはそ
れぞれトランスファトランジスタＴＴｊを介して各内部
ビット線Ｂｊ、Ｂｊおよび付属の内部評価回路ＢＷＳ　
ｉ　ｎ　ｔと接続されている。外部評価回路１３Ｗｓ　
ｅ　ｘ　ｔは半導体メモリからのデータの読出しの場合
には、半導体メモリから読出され内部評価回路ＢＷＳ　
ｉ　ｎ　ｔの１つにより評価されかつ予め増幅されたデ
ータを増幅し、またこのデータＤＯをたとえば（図示さ
れていない）データ出力バッフプ回路へ伝達する役割を
する。

しかし、外部評価回路ＢＷＳｅｘｔは半導体メモリへの
データＤＩの書込みの場合には、書込むべきデータＤＩ
を外部評価回路ＢＷＳｅｘｔと接続されているデータ入
力回路ＤＩＮから受けて、外部集合ビット線ＸＢ、ＸＢ
へ伝達する役割をもし、そこから相応に能動化された内
部ビット線Ｂｊ、Ｂｊを介してアドレス指定されたメモ
リセルＳＺへの書込みが行われる。

通常のように、ワード線ＷＬｉはワード線デコーダＷＬ
ＤＥＣにより、また内部ビット線Ｂｊ。

Ｂｊはビット線デコーダＢＬＤＥＣおよび前記のトラン
スファトランジスタ対ＴＴｊにより能動化可能、すなわ
ち選択可能である。さらにデータ入力回路ＤＩＮが、書
込むべきデータＤＩの可能な信号値に相応する２つの互
いに相補性の論理レベルＤ、Ｄに対応付けられている値
を有する２つの電位ＰＯＴ１、ＰＯＴ２と接続されてい
ることは有利である。一般に電位ＰＯＴ１、ＰＯＴ２の
値はデータＤＩの可能な信号値に等しく、また半導体メ
モリ自体の供給電圧ｖｃｃＳｖｓｓに等しい。

しかし、このことは本発明の実施に不可欠ではない。両
電位ＰＯＴ１、ＰＯＴ２とデータ入力回路ＤＩＮとの接
続はそれぞれスイッチングトランジスタＳＴを介して行
われる。

さらに本発明による回路装置は制御回路ＳＳを有する。

この制御回路ＳＳは入力側で制御信号Ｐ１ないしＰｋと
接続されている。回路装置の実際の作動中、制御信号Ｐ
１ないしＰｋは、並列書込みが行われるべきか否か、ま
たどの検査パターンを並列書込みの際に使用すべきかに
関する情報を含んでいる。制御回路ＳＳの第１の出力信
号Ｔ１はスイッチングトランジスタＳＴをそのゲートに
より駆動する。第１の出力信号Ｔ１によるスイッチング
トランジスタＳＴの導通は、駆動されたブロックＢのメ
モリセルＳＺが互いに並列に書込まれるべきときにのみ
行われる。

第２の出力信号Ｔ２はデータ入力回路ＤＩＮと接続され
ている。第２の出力信号Ｔ２は並列書込みの場合にデー
タ入力回路ＤＩＮのなかで、スイッチングトランジスタ
ＳＴを介して与えられた電位ＰＯＴ１、ＰＯＴ２のどち
らを論理レベルＤとして外部評価回路ＢＷＳｅｘｔを介
して外部集合ビット線ＸＢ、ＸＢの第１の半部ＸＢに与
えるべきか、またスイッチングトランジスタＳＴを介し
て与えられた電位ＰＯＴ１、ＰＯＴ２のどちらを論理レ
ベルＤとして外部評価回路ＢＷＳｅｘｔを介して外部集
合ビット線ＸＢ、￥Ｂの第２の半部ＸＢに与えるべきか
を制御する。論理レベルＤおよび凸の値はメモリ内に書
込むべき検査パターンおよびメモリセルＳＺの目下のア
ドレス指定により決定されている。

切換装置ＵＳは付属のトランスファトランジスタ対ＴＴ
ｊを介しての多数または全部の内部ビット線Ｂｊ、Ｂｊ
の同時駆動を可能にする。切換袋ＷＵＳは本発明により
たとえばビット線デコーダＢＬＤＥＣの出力端ごとに、
すなわち内部ビット線Ｂｊ、Ｂｊごとに別のトランスフ
ァトランジスタＷＴＴＪの１つの対を含んでいる。この
ような対ＷＴＴｊの一方のトランスファトランジスタは
たとえばｎチャネルトランジスタとして構成されている
。このトランスファトランジスタはソースおよびドレイ
ンでビット線デコーダＢＬＤＥＣの対応付けられている
デコーダ出力端とそのつどのビット線Ｂ」、口に対応付
けられているトランスファトランジスタ対ＴＴｊのゲー
トとの間に接続されている。このような対ＷＴＴｊの他
方の別のトランスファトランジスタは相応にたとえばρ
チャネルトランジスタとして構成されている。このトラ
ンスファトランジスタはソースで半導体メモリの供給電
位ｖＣＣと、またドレインで相応のトランスファトラン
ジスタ対ＴＴｊのゲートと接続されている。前記別のト
ランスファトランジスタ対ＷＴＴＪの両トランジスタは
それらのゲートで制御回路ＳＳの第３の出力信号Ｔ３と
接続されている。第１図中に示されている切換装置ＵＳ
の第１の実施例では、すべての前記別のトランスファト
ランジスタ対ＷＴＴｊのゲートは制御回路ＳＳの単一の
出力信号Ｔ３と接続されている。正常作動中は第３の出
力信号Ｔ３が能動化されており、従ってすべての前記別
のトランスファトランジスタ対ＷＴＴＪのｎチャネルト
ランジスタは導通させられている。すなわち、トランス
ファトランジスタ対ＴＴｊのゲートは、ビット線デコー
ダＢＬＤＥＣの出力を存する信号により駆動される。

検査作動中、少なくとも１つのワード線ＷＬｉにおける
多数のメモリセルＳｚにデータを並列に書込むため第３
の出力信号Ｔ３が非能動化され、従って前記別のトラン
スファトランジスタ対ＷＴＴｊのすべてのｎチャネルト
ランジスタが遮断状態となる。しかし相応のｐチャネル
トランジスタは導通ずる。すべてのトランスファトラン
ジスタＴＴｊのゲートは電位■ＣＣを受ける。すなわち
すべてのトランスファトランジスタＴＴｊは導通する。

こうして、１つの能動化されたワード線ＷＬｉと接続さ
れているすべてのメモリセルＳＺのなかに、外部集合ビ
ット線ＸＢ、ＸＢを介して与えられているデータＤ、Ｄ
が書込まれ得る。それによって“すべて０′°、“すべ
て１”、“半部０および半部１″のような簡単な検査パ
ターンが半導体メモリのブロックＢのなかに非常に迅速
にかつ著しい面積追加費用なしに書込まれ得る。

切換装置ＵＳの別の有利な実施例（第３図参照）では、
前記別のトランスファトランジスタ対ＷＴＴｊのゲート
は全部が制御回路ＳＳの第３の出力信号Ｔ３と接続され
ていない、その代わりに制御回路ＳＳは多数の、すなわ
ち少な（とも２つの互いに無関係な第３の出力信号を有
する（図示されている例では３つの信号Ｔ３’、Ｔ３’
、Ｔ３”）。さらに前記別のトランスファトランジスタ
対ＷＴＴＪのゲートは多数の、すなわち少なくとも２つ
の互いに無関係な群にまとめられており（第３図では３
つの群）、その際に各群は第３の出力信号（第３図では
Ｔ３’、Ｔ３”、Ｔ３”）の１つと接続されている。そ
れによって、たとえばチェッカーボードのような複雑な
検査パターンも現在のワード線ＷＬ＋のメモリセルのな
かに書込まれ得る。

これに関しては本件特許出願人の同日付堤出特許願（Ｄ
）および（６）の明細書を参照されたい。そこに提寓さ
れているビット線デコーダは本発明のビット線デコーダ
ＢＬＤＥＣおよび切換装置ＵＳと有利に置換することが
でき、また簡単な仕方で種々のビットパターンをワード
線ＷＬのメモリセルＳＺのなかに書込むことを可能にす
る。

本発明による回路装置により本発明方法を以下簡単に説
明する。

半導体メモリの１つのブロックＢのなかに検査目的で１
つの検査パターン、たとえば“すべてＯ”が書込まれる
べきであれば、本発明による方法は下記のように行われ
る。

最初にすべての内部評価回路１３Ｗｓｉｎｔが非能動状
態に切換えられる。これは、交叉結合されたトランジス
タから成る現在通常使用されている内部評価回路ＢＷＳ
ｉｎｔ（第２図参照）では、各内部評価回路ＢＷＳｉｎ
ｔの共通の脚点ＦＰが先ず高電位に保たれることにより
行われる（たとえばＣＭＯ３またはｎチャネルテクノロ
ジーの場合には正論理）、続いて、一般に通常のように
、すべての内部ビット線Ｂｊ、Ｂｊが、使用される読出
し原理により定められている予充電電位に予め充電され
る。供給電位ｖＳＳまたはｖＣＣに予め充電するのが以
前は通常であったが、現在はまスマス、平均供給電圧（
ＶＳＳ＋ＶＣＣ）／２に予め充電されるいわゆるミッド
ーレベルーコンセプトが使用される。第１図中でたとえ
ばミッドーレベルーコンセプトに従って行われるべき予
充電は予充電パルスＰＣにより予充電トランジスタＴＰ
を介して行われる。これ以上詳細な説明は、予充電が従
来の技術に従って行われるで、省略する。

遅くとも予充電の終了後に、後で一層詳細に説明する制
御回路ＳＳに制御信号Ｐ１ないしＰｋが与えられる。こ
れらは制御回路ＳＳにより、１つのワード線ＷＬ＋の多
数のメモリセルＳＺへのデータの並列書込みが同時に望
まれているか否か、また、もし望まれているならば、ど
の検査パターンを使用すべきかを決定する。いまの場合
には、スイッチングトランジスタＳＴを導通させて電位
ＰＯＴＩおよびＰＯＴ２をデータ入力回路ＤＩＮに与え
る第１の出力信号Ｔ１が能動化される。制御回路ＳＳの
第２の出力信号Ｔ２はデータ入力回路ＤＩＨに与えられ
る。データ入力回路ＤＩＮは電位ＰＯＴＩおよびＰＯＴ
２により外部評価回路ＢＷＳ　ｅ　ｘ　ｔを介して外部
集合ビット線ＸＢ、又Ｂの第１の半部ＸＢに特定の論理
レベルＤを、また外部集合ビット線ＸＢ、ＸＢの第２の
半部７１にこの特定の論理レベルＤに対して相補性の論
理レベルｂを与える。どの論理状ｕ（Ｏまたは１）が論
理レベルＤとして外部集合ビット線ＸＢ、又Ｂの第１の
半部ＸＢに与えられるか、またどの論理レベル百が相応
に第２の半部ｒ１に与えられるかは、第２の出力信号Ｔ
２の状態が決定する。これは制御回路ＳＳを介して制御
信号Ｐ１ないしＰｋにより決定される。なぜならば、制
御信号Ｐ１ないしＰｋを介して、どの検査ビットパター
ンを半導体メモリに書込むべきかが定められているから
である。半導体メモリは検査パターンの関係のためにワ
ード線デコーダＷ、Ｌ　Ｄ　Ｅ　Ｃを介してのワード線
ＷＬｉの能動化に関係している。

いまの例では外部集合ビット線ＸＢ、Ｔ′ｒ３の第１の
半部ＸＢに論理“１”が与えられる。それに続いて外部
集合ビット線ＸＢ、ＸＢの第２の半部ＸＢに論理“Ｏ″
が与えられる。続いて、少なくとも２つの内部評価回路
ＢＷＳｉｎＬおよび最大すべての内部評価回路ＢＷＳｉ
ｎｔに対する切換装ｆｆＵｓの別のトランスファトラン
ジスタＷＴＴｊにより制御されて、これらの内部評価回
路に対応付けられているトランスファトランジスタ対Ｔ
Ｔｊが導通状態に切換えられる。それにより、外部集合
ビット線ＸＢ、ＸＢに与えられている書込むべきデータ
Ｄ、Ｄが論理レベルの形態で、導通状態に切換えられト
ランスファトランジスタ対ＴＴｊと接続されている内部
ビット線Ｂｊ、Ｂｊおよび（非能動状態に切換えられた
）内部評価回路ＢＷＳｉｎｔに到達する。いま１つのワ
ード線ＷＬｉが能動化される。それにより、一方では能
動化されたワード線ＷＬｉと接続されており、他方では
付属のトランスファトランジスタ対ＴＴｊが導通状態に
切換えられている内部ビット線Ｂｊ、Ｂｊと接続されて
いるすべてのメモリセルＳｚへのデータＤ、Ｄの書込み
が行われる。その後にワード線ＷＬｉは再び非能動化さ
れる。

外部集合ビット線ＸＢ、ＸＢ上に存在するデータＤ、Ｄ
が、既に能動化されたワード線ＷＬｉとは別のワード線
と接続されているメモリセルｓＺに書込まれるべきであ
れば、これらの別のワード線ＷＬｉが次々と能動化され
また再び非能動化され、それにより書込みが行われる。

半導体メモリのブロックＢが２つ以上のワードｔ！ＷＬ
Ｉを同時に能動化するワード線デコード装置を存するな
らば（第４図参照）、ワード線デコーダＷＬＤＥＣがそ
れを可能にするかぎり、当該のワード線ＷＬｉが同時に
能動化かつ非能動化されることによって、外部集合ビッ
ト線ＸＢ、ＸＢの両半部が有するデータと等しいデータ
を書込むべきであるが種々のワード線ＷＬＩに配置され
ているメモリセルが同時に書込まれる。

理想的な前提条件〔すべてのワード線ＷＬＩがたとえば
切換装置ＵＳと類似の装置により同時に能動化可能であ
る。対応付けられているビット線Ｂｊ、Ｂｊの第１の半
部と接続されているすべてのメモリセルＳｚに論理″１
″　（論理“０″）が書込まれるものとする。対応付け
られているビット線Ｂｊ、Ｂｊの第２の半部と接続され
ているすべてのメモリセルＳＺにそれに対して相補性の
論理“０″　（論理″１″）が書込まれるものとする。

すべてのトランスファトランジスタ対ＴＴＪが同時に導
通状態に切換可能である。〕のもとに、半導体メモリの
ブロックＢのすべてのメモリセルＳＺに同時に書込むた
めには単一サイクルで十分である。しかし、そのために
は大きい電流が必要であり、このことは実際にこの書込
みサイクルが従来の書込みサイクルにくらべて長くなる
ことに通ずる。それにより必要なエネルギー供給がより
長い時間に非臨界的に配分される。

しかし、使用されている検査パターン（すべて′１”）
から意識的に非常に簡単に保たれているいまの例では、
それぞれの内部ビット線の第２の半部口と接続されてい
るメモリセルＳＺは必ずしも書込まれる必要はない、な
ぜならば、この第２の半部は論理“０″の状態を有する
からである。

いまの場合には、それぞれの内部ビット線の第１の半部
Ｂｊと接続されているメモリセルＳＺは同時にまたは次
々と書込まれるが、１つのワード線ＷＬ＋における多数
またはすべてのメモリセルＳＺは常に同時に書込まれる
。

この場合、内部ビット線Ｂｊ、Ｂｊの充電状態が切換え
られなければならない、すなわち内部ビット線はそのそ
れまでの論理状態（Ｂｊ：Ｄ−１：Ｂｊ：Ｄ＝Ｏ）に対
して相補性の論理状！！（Ｂｊ：Ｄ−０：口：Ｄ−１）
に到達しなければならない、そのために先ずすべての内
部ビット線Ｂｊ。

旧が予充電トランジスタＴＰを介して、前記のように、
それらの予充電レベルに予め充電される。

いま外部集合ビット線の第１の半部ＸＢがそのそれまで
の論理レベル（論理゛″１”）に対して相補性の論理レ
ベル“０”に充電され、また相応に外部集合ビット線の
第２の半部ＸＢがそのそれまでの論理レベル（論理“Ｏ
”）に対して相補性の論理レベル″１″に充電される。

これはデータ入力回路ＤＩＮを介して、いまそのそれま
での状態に対して相補性の論理状態を有する制御回路Ｓ
Ｓの第２の出力信号Ｔ２と結び付いて行われる。

この時点から、なお書込むべき残りのメモリセルＳｚに
対して前記と類似の方法で書込みが行われる。先ず少な
くとも２つないし最大すべての内部評価回路ＢＷＳｉｎ
ｔに対して、これらの内部評価回路ＢＷＳｉｎｔに付属
のトランスファトランジスタ対ＴＴｊが導通状態に切換
えられ、従っ′　て外部集合ビット線ＸＢ、ＸＢの論理
レベルＤ、心が導通状態に切換えられたトランスファト
ランジスタ対ＴＴｊを介して内部ビット線Ｂｊ、Ｂｊに
到達する。続いて、接続されているメモリセルＳＺがま
だ書込まれていない（または所望のデータを書込まれて
いない）ワード線ＷＬｉが個々にもしくは群として次々
とまたはすべてが同時に駆動され、従って内部ビット線
Ｂｊ、Ｂｊおよびワード線ＷＬｔを介して駆動されるメ
モリセルＳＺが書込まれる。

こうして、たとえば１つのワード線ＷＬｉにおけるそれ
ぞれすべてのメモリセルｓｚが同時に簡単な規則的に構
成された検査パターンを書込まれることによって、全体
として非常に迅速にかつ大きな回路および場所費用なし
に半導体メモリのすべてのメモリセルが検査時に書込ま
れ得る。たとえば１０２４ワードＸ１０２４列を有する
ＩＭＢ　−ＤＲＡＭのような半導体メモリモジュールと
しての最近のＤＲＡＭでは、先に例としてあげた検査ハ
ターン“すべて１′”を書込むために、各ワード１ＪＩ
ＷＬｉが個々に駆動され、しかしワード線ＷＬｌあたり
それに接続されているそれぞれすべてのメモリセルＳＺ
が書込まれるならば、１０２４Ｘ１０２４−１０４８５
７６書込みサイクルの代わりに１０２４書込みサイクル
しか必要とされない。

本発明の有利な実施例では、少なくとも、付属のトラン
スファトランジスタ対ＴＴｊが導通状態に切換えられる
内部評価回路ＢＷＳ　ｌ　ｎ　ｔは、トランスファトラ
ンジスタ対が導通状態に切換えられた後に能動状態に切
換えられ、従ってそれらは、それらに対応付けられてい
る内部ビット線Ｂｊ１Ｂｊ上の論理信号り、Ｄに間する
（続出し作動中にいずれにせよ通常の）増幅機能を満た
し得る。

それにより相応の内部ビット線Ｂｊ、Ｂｊ上への外部集
合ビット線ＸＢ、ＸＢの論理レベルＤＳ５の授受が加速
される。しかしながら、この実施例では、外部集合ビッ
ト線ＸＢ、ＸＢ上の論理レベルＤ、５の転換前に、内部
ビット線Ｂｊ、Ｂｊの予充電が続いて行われ得るように
、内部評価回路ＢＷＳｉｎｔが先ず非能動化されなけれ
ばならない。

さらに、半導体メモリＳＺが個々の互いに同一のブロッ
クＢに分割されている半導体メモリにおいて本方法がた
とえばヨーロッパ特許第ＡＯ１Ｂ６０４０号の意味でブ
ロックＢごとに行われ、その際に本方法がすべてのブロ
ックＢに対して時間的に並列にヨーロッパ特許第ＡＯ１
８６０４０号の意味で行われることは有利である。それ
によって、たとえば、１つのブロックＢのなかで、１つ
のワード線ＷＬＩに配置されているすべてのメモリセル
ＳＺにデータを書込むこと、また同時に他のブロックＢ
の各々のなかで、それらのブロックＢのなかのアドレス
指定が最初にあげたブロックＢのなかのアドレス指定に
一致するワード線ＷＬｉのすべてのメモリセルＳＺに同
じく書込むことが可能である。

本方法を実施するための有利な装置は先に記載された０
本発明の実施例として、制御回路ＳＳが制御信号Ｐ１な
いしＰｋを評価するデコーダ部ＤＥＣを含んでいること
は有利である。デコーダ部ＤＥＣは一方では、１つのワ
ード線ＷＬｉのメモリセルＳＺへの並列書込みが望まれ
ているか否かを検知する。他方では、デコーダ部ＤＥＣ
は、種々の可能な検査パラメータのどれが望まれている
かを検知する。

制２’Ｂ信号Ｐ１ないしＰｋは、別々の端子を介して半
導体メモリに与えられる信号であってよい。

しかし、それらは、半導体メモリにいずれにせよ既に存
在している端子、たとえばアドレス指定端子を介して導
かれる信号であってもよい、この場合には、デコーダ部
ＤＥＣが、“正常”アドレス信号が半導体メモリに外部
で与えられているか否か、また制御信号Ｐ１ないしＰｋ
が本発明の意味で与えられているか否かを検知し得るよ
うに設計されていることが必要である。この問題を解決
するために当業者は多くの方法を用い得る。一方ではデ
コーダ部ＤＥＣは、外部で半導体メモリに与えられてい
る信号を、そのうちの（少なくとも）１つが半導体メモ
リ内でさもなければ通常の論理レベルにくらべて明らか
に高い信号レベルを存するならば、制御信号Ｐ１ないし
Ｐｋとして検知するように設計されていてよい、これは
たとえば電圧弁別回路により検出され得る（ヨーロッパ
特許第［１００４６２１５号明細書参照）、シかし、半
導体メモリに先ず、デコーダ部ＤＥＣを介して半導体メ
モリを検査作動に切換える特殊な信号組み合わせおよび
信号列を与え、検査作動の間にデータの前記の並列書込
みが行われ得るようにすることも可能である。検査が行
われた後に半導体メモリに、半導体メモリ（従ってまた
制御回路ＳＳ）を再び正常作動に復帰させる別の特殊な
信号組み合わせおよび信号列が与えられる。半導体メモ
リの制御および特殊機能のレリーズのための相応の信号
組み合わせおよび信号列は当業者に既に知られている。

たとえば１９８６年９月９〜１１日にミネアポリス／Ｕ
ＳＡで開催された”ＪＥＤＥＣＭｏｓＭｅｍｏｒｙ　　
Ｍｅｅｔｉｎｇ”で、このような信号組み合わせおよび
信号列に関する将来の規格が協議されている。

制御回路ＳＳの中核がＰＬＡ回路を含んでいることは有
利である。これは主として、半導体メーカーにより用意
されている検査パターンに関する情報を含んでいる。Ｐ
ＬＡ回路は、制御信号Ｐ１ないしＰｋを評価するデコー
ダ部ＤＥＣから作動モード“１つのブロックの多数のセ
ルへの並列書込み′の検知の際に、デコーダ部ＤＥＣか
ら発生される内部制御信号により駆動される。ＰＬＡ回
路はその回路構成および内部制御回路に関係して制御回
路ＳＳの出力信号Ｔ１・・・を発生する。

ＰＬＡ回路の代わりに制御回路Ｓ３はＲＯＭ。

ＦＲＯＭなどの形式の不揮発性メモリ範囲を有していで
もよい、その機能はＰＬＡ回路の機能と相似である。

第４図に示されている本発明の有利な実施例では、ワー
ド線デコーダＷＬＤＥＣの前にワード線アドレス分離回
路ＷＬＴＳが接続されている。この回路は入力側で一方
では制御回路ＳＳの第４の出力信号Ｔ４と接続されてお
り、また他方では通常の仕方でワード線デコーダを介し
てワード線ＷＬｉのアドレス指定の役割をするアドレス
線ＡＯないしＡＭ、、ＡＯないしＡＭと接続されている
。

正常作動中、アドレス線ＡＯないしＡＭ、ＡＯないしＡ
Ｍはワード線デコーダＷＬＤＥＣに接続されており、従
ってワード線デコーダＷＬＤＥＣは外部で半導体メモリ
に与えられるアドレス信号により駆動可能である。少な
くとも１つのワード線ＷＬｉの多数のメモリセルＳＺへ
のデータの並列書込みの場合には、すなわち検査作動中
は、ワード線アドレス分離回路ＷＬＴＳの第１の実施例
中の制御回路ＳＳの第４の出力信号Ｔ４がワード線デコ
ーダＷＬＤＥＣを、ワード線ＷＬｌがデータの書込みの
ために個々に次々と能動化されるように駆動する。第２
の実施例では、ワード線ＷＬｉが群として次々と能動化
される。第３の実施例では、すべてのワードｌＷＬ＋が
データの書込みのために同時に能動化される。その際に
生ずる高いエネルギー需要に基づいて、このような場合
には、一方では半導体メモリの電圧供給が相応に強力に
設計しなければならず、また他方では（単一の）書込み
サイクルが半導体メモリの高められたエネルギー需要に
基づいて通常よりも長く継続することを予期しなければ
ならない。

【図面の簡単な説明】

第１図は本発明による回路装置の回路図、第２図は従来
技術による内部評価回路の回路図、第３図は切換装置の
回路図、第４図は本発明による回路装置の別の実施例の
回路図である。 ＳＺ・・・メモリセル Ｂ・・・メモリセルのブロック Ｍ・・・ワード線の数 Ｎ・・・ピント線の数 ＷＬｉ・・・ワード線 Ｂｊ、Ｂｊ・・・ビット線半部 ＸＢ、、ＸＢ・・・第１および第２の集合ビット線半部
ＴＴＪ・・・トランスファトランジスタ対ＢＷＳｉｎｔ
・・・内部評価回路 ＢＷＳ　ｅ　ｘ　ｔ・・・外部評価回路ＤＯ・・・評価
かつ予め増幅されたデータＤＩ・・・書込みデータ ＤＩＮ・・・データ入力回路 ＷＬＤＥＣ・・・ワード線デコーダ ＢＬＤＥＣ・・・ビット線デコーダ Ｐｏｔ１、Ｐｏｔ２・・・電位 り、　Ｄ・・・互いに相補性の論理レベルｖＣＣ１■Ｓ
Ｓ・・・供給および基準電位ＳＴ・・・スイッチングト
ランジスタ ＳＳ・・・制御回路 Ｐ１〜Ｐｋ・・・制御信号　　゛ Ｔ１〜Ｔ４・・・出力信号 ＵＳ・・・切換装置 ＷＴＴｊ・・・別のトランスファトランジスタ対ＦＰ・
・・脚点 ＰＣ・・・予充電パルス ＴＰ・・・予充電トランジスタ ＤＥＣ・・・デコーダ部 ＷＬＴＳ・・・ワード線アドレス分離回路ＡＯ〜ＡＭ％
ＡＯ−ＡＭ・・・アドレス線ＩＧ１ Ｉ０３ ｔＧ４

Claims (1)

1. 【特許請求の範囲】 １）半導体メモリの多数のメモリセルから成るブロック
   に検査パターンの形態でデータを書込むための方法であ
   って、 ａ）すべての内部評価器回路（ＢＷＳｉｎｔ）が非能動
   状態に切換えられ、 ｂ）すべての内部ビット線（Ｂｊ、＠Ｂｊ＠）が予充電
   レベルに予充電され、 ｃ）外部集合ビット線の第１の半部（ＸＢ）が第１の論
   理レベル（Ｄ）に充電され、ま た外部集合ビット線の第２の半部（＠ＸＢ＠）が第１の
   論理レベル（Ｄ）に対して相補性 の第２の論理レベル（＠Ｄ＠）に充電され、その際に論
   理レベル（Ｄ、＠Ｄ＠）の少なくとも一方は書込むべき
   データに相当しており、 ｄ）少なくとも２つの内部評価器回路（ＢＷＳｉｎｔ）
   および最大すべての２つの内部 評価器回路（ＢＷＳｉｎｔ）に対して、内 部評価器回路（ＢＷＳｉｎｔ）にそれぞれ 付属のトランスファトランジスタ（ＴＴｊ）が導通状態
   に切換えられ、それにより外部 集合ビット線（ＸＢ、＠ＸＢ＠）に存在する論理レベル
   （Ｄ、＠Ｄ＠）が、導通状態に切換えられたトランスフ
   ァトランジスタ（ＴＴｊ）と接続されている内部ビット
   線（Ｂｊ、＠Ｂｊ＠）に到達し、 ｅ）少なくとも１つのワード線（ＷＬｉ）の駆動のもと
   に、駆動されたワード線（ＷＬ ｉ）とも、付属のトランスファトランジス タ（ＴＴｊ）が導通状態に切換えられてい る内部ビット線（Ｂｊ、＠Ｂｊ＠）とも接続されている
   メモリセル（ＳＺ）への所望のデ ータの書込みが行われ、 ｆ）ステップｅ）が、それぞれ少なくとも１つのまだ駆
   動されていないワード線（ＷＬ ｉ）の駆動のもとに、半導体メモリのブロ ック（Ｂ）のメモリセル（ＳＺ）のうちで 外部集合ビット線（ＸＢ、＠ＸＢ＠）と両論理レベル（
   Ｄ、＠Ｄ＠）との間の選択された対応付けに基づいて書
   込みが可能であるすべて のメモリセル（ＳＺ）が書込まれるまで、 何回も行われ、 ｇ）ステップｆ）の最終回の書込みによりまだすべての
   メモリセル（ＳＺ）が所望の検 査パターンを書込まれていない場合には、 外部集合ビット線（ＸＢ、＠ＸＢ＠）と両論理レベル（
   Ｄ、＠Ｄ＠）との間の最初に選択された対応付けの交換
   のもとにステップｂ）以 降のステップが繰り返される ことを特徴とする半導体メモリへのデータの並列書込み
   方法。 ２）メモリセル（ＳＺ）へのデータの書込みを加速する
   ため請求項１のステップｄ）の後に少なくとも付属のト
   ランスファトランジスタ（ＴＴｊ）が導通状態に切換え
   られている内部評価回路（ＢＷＳｉｎｔ）が能動状態に
   切換えられ、また請求項１のステップｇ）の繰り返しが
   既に請求項１のステップａ）から行われることを特徴と
   する請求項１記載の方法。 ３）第１の論理レベル（Ｄ）として本方法の最初の進行
   の際に論理“０”が選択されることを特徴とする請求項
   １又は２記載の方法。 ４）第１の論理レベル（Ｄ）として本方法の最初の進行
   の際に論理“１”が選択されることを特徴とする請求項
   １又は２記載の方法。 ５）多数の互いに等しいメモリブロック（Ｂ）を有する
   半導体メモリにおいて、これらのメモリブロック（Ｂ）
   に同時に並列に適用されることを特徴とする請求項１な
   いし４の１つに記載の方法。 ６）特に請求項１ないし５の１つによる方法を実施する
   ための回路装置であって、 半導体メモリがマトリックスの形態に配置 された２＾Ｎ＾＋＾Ｍ個のメモリセル（ＳＺ）の少なく
   とも１つのブロック（Ｂ）を含んでおり、メモリセル（
   ＳＺ）がワード線（ＷＬｉ） および内部ビット線（Ｂｊ、＠Ｂｊ＠）を介してアドレ
   ス指定可能であり、 各内部ビット線（Ｂｊ、＠Ｂｊ＠）に、内部ビット線（
   Ｂｊ、＠Ｂｊ＠）を２つの半部に分ける内部評価回路（
   ＢＷＳｉｎｔ）が対応付けられており、 各内部評価回路（ＢＷＳｉｎｔ）がトラン スファトランジスタ（ＴＴｊ）を介してすべてのトラン
   スファトランジスタ（ＴＴｊ）に共通の外部集合ビット
   線（ＸＢ、＠ＸＢ＠）と接続されており、 外部集合ビット線（ＸＢ、＠ＸＢ＠）に、半導体メモリ
   からデータを読出す場合に読出されたデータを増幅しか
   つ最終的に増幅されたデータ（ＤＯ）を伝達する役割を
   すると共に半導体メモリに論理レベル（Ｄ、＠Ｄ＠）の
   形態でデータを書込む場合にデータ入力回路（ＤＩＮ）
   から書込むべきデータを受け入れかつ外部集合ビット線
   （ＸＢ、＠ＸＢ＠）に伝達する役割をする外部評価回路
   （ＢＷＳｅｘｔ）が接続されており、 ワード線（ＷＬｉ）がワード線デコーダ（ ＷＬＤＥＣ）により能動化可能であり、また内部ビット
   線（Ｂｊ、＠Ｂｊ＠）がビット線デコーダ（ＢＬＤＥＣ
   ）により能動化可能である回路装置において、 データ入力回路（ＤＩＮ）が各１つのスイ ッチングトランジスタ（ＳＴ）を介して、両論理レベル
   （Ｄ、＠Ｄ＠）に対応付けられている値の電位（ＰＯＴ
   １、ＰＯＴ２）と接続されており、 制御回路（ＳＳ）が入力側で制御信号（Ｐ １、・・・、Ｐｋ）と接続されており、 制御信号（Ｐ１、・・・、Ｐｋ）が、並列書込みが行わ
   れるべきか否か、またその際にどの検査パターンが使用
   されるべきかに関する情報を含んでおり、 制御回路（ＳＳ）がスイッチングトランジ スタ（ＳＴ）を駆動する第１の出力信号（Ｔ１）を有し
   、 制御回路（ＳＳ）が、データ入力回路（Ｄ ＩＮ）と接続されておりかつデータ入力回路（ＤＩＮ）
   の内部で、スイッチングトランジスタ（ＳＴ）を介して
   与えられている電位（ＰＯＴ１、ＰＯＴ２）のどれを第
   １の論理レベル（Ｄ）として外部評価回路（ＢＷＳｅｘ
   ｔ）を介して外部集合ビット線の第１の半部（ＸＢ）に
   与えるべきかを制御し、またさらに、スイッチングトラ
   ンジスタ（ＳＴ）を介して与えられている電位（ＰＯＴ
   １、ＰＯＴ２）のどれを第２の論理レベル（＠Ｄ＠）と
   して外部評価回路（ＢＷＳｅｘｔ）を介して外部集合ビ
   ット線の第２の半部（＠ＸＢ＠）に与えるべきかを制御
   する第２の出力信号（Ｔ２）を有し、 ビット線デコーダ（ＢＬＤＥＣ）が、制御 回路（ＳＳ）の第３の出力信号（Ｔ３）を介して最大す
   べてのトランスファトランジスタ（ＴＴｊ）までの少な
   くとも多数のトランスファトランジスタ（ＴＴｊ）を並
   列に能動化するための切換装置（ＵＳ）を設けられてい
   る ことを特徴とする半導体メモリへのデータの並列書込み
   回路装置。 ７）制御回路（ＳＳ）が、制御信号（Ｐ１、・・・、Ｐ
   ｋ）を評価するデコーダ部分（ＤＥＣ）を含んでいるこ
   とを特徴とする請求項６記載の回路装置。 ８）制御回路（ＳＳ）がＰＬＡ回路を含んでいることを
   特徴とする請求項６又は７記載の回路装置。 ９）制御回路（ＳＳ）が不揮発性のメモリ回路を含んで
   いることを特徴とする請求項６又は７記載の回路装置。 １０）切換装置（ＵＳ）が内部ビット線（Ｂｊ、＠Ｂｊ
   ＠）ごとに２つの互いに相補性のトランジスタを有する
   別のトランスファトランジスタ対（ＷＴＴｊ）を有し、
   このトランスファトランジスタ対（ＷＴＴｊ）ごとに一
   方のトランジスタのソースおよびドレインが１つの内部
   ビット線（Ｂｊ、＠Ｂｊ＠）のトランスファトランジス
   タ（ＴＴｊ）のゲート端子とそのつどの内部ビット線（
   Ｂｊ、＠Ｂｊ＠）に対応付けられているビット線デコー
   ダ（ＢＬＤＥＣ）の出力端との間に配置されており、他
   方のトランジスタが回路装置の供給電位（ＶＣＣ）とト
   ランスファトランジスタ（ＴＴｊ）のゲート端子との間
   に配置されており、また別のトランスファトランジスタ
   対（ＷＴＴｊ）の両トランジスタのゲートが制御回路（
   ＳＳ）の第３の出力信号（Ｔ３）と接続されていること
   を特徴とする請求項６ないし９の１つに記載の回路装置
   。 １１）切換装置（ＵＳ）が内部ビット線（Ｂｊ、＠Ｂｊ
   ＠）ごとに２つの互いに相補性のトランジスタを有する
   別のトランスファトランジスタ対（ＷＴＴｊ）を有し、
   このトランスファトランジスタ対（ＷＴＴｊ）ごとに一
   方のトランジスタのソースおよびドレインが１つの内部
   ビット線（Ｂｊ、＠Ｂｊ＠）のトランスファトランジス
   タ（ＴＴｊ）のゲート端子とそのつどの内部ビット線（
   Ｂｊ、＠Ｂｊ＠）に対応付けられているビット線デコー
   ダ（ＢＬＤＥＣ）の出力端との間に配置されており、他
   方のトランジスタが回路装置の供給電位（ＶＣＣ）とト
   ランスファトランジスタ（ＴＴｊ）のゲート端子との間
   に配置されており、またすべての別のトランスファトラ
   ンジスタ対（ＷＴＴｊ）の両トランジスタのゲートが制
   御回路（ＳＳ）の第３の出力信号（Ｔ３′、Ｔ３″、Ｔ
   ３′″）と接続されていることを特徴とする請求項６な
   いし９の１つに記載の回路装置。 １２）入力側で一方では制御回路（ＳＳ）の第４の出力
   信号（Ｔ４）と接続されており、また他方ではワード線
   （ＷＬｉ）のアドレス指定の役割をするアドレス線（Ａ
   ０ないしＡＭ、＠Ａ０＠ないし＠ＡＭ＠）と接続されて
   いるワード線アドレス分離器回路（ＷＬＴＳ）をも含ん
   でおり、通常作動中にアドレス線（Ａ０ないしＡＭ、＠
   Ａ０＠ないし＠ＡＭ＠）をワード線デコーダ（ＷＬＤＥ
   Ｃ）に通過接続し、また検査作動中に一方ではアドレス
   線（Ａ０ないしＡＭ、＠Ａ０＠ないし＠ＡＭ＠）を遮断
   し、また他方ではワード線デコーダ（ＷＬＤＥＣ）を、
   これらが書込みのために１つのワード線（Ｗｌｉ）また
   はワード線（Ｗｌｉ）の１つの群を次々と駆動するよう
   に、駆動することを特徴とする請求項６ないし１１の１
   つに記載の回路装置。 １３）入力側で一方では制御回路（ＳＳ）の第４の出力
   信号（Ｔ４）と接続されており、また他方ではワード線
   （ＷＬｉ）のアドレス指定の役割をするアドレス線（Ａ
   ０ないしＡＭ、＠Ａ０＠ないし＠ＡＭ＠）と接続されて
   いるワード線アドレス分離器回路（ＷＬＴＳ）をも含ん
   でおり、通常作動中にアドレス線（Ａ０ないしＡＭ、＠
   Ａ０＠ないし＠ＡＭ＠）をワード線デコーダ（ＷＬＤＥ
   Ｃ）に通過接続し、また検査作動中に一方ではアドレス
   線（Ａ０ないしＡＭ、＠Ａ０＠ないし＠ＡＭ＠）を遮断
   し、また他方ではすべてのワード線デコーダ（ＷＬＤＥ
   Ｃ）を、これらが書込みのためにすべてのワード線（Ｗ
   ｌｉ）を同時に駆動するように、並列に駆動することを
   特徴とする請求項６ないし１１の１つに記載の回路装置
   。