KR950006963B1 - 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로 - Google Patents

반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로 Download PDF

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지멘스 악티엔게젤샤프트
드로스트, 후흐스
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Abstract

내용 없음.

Description

반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로
제1도는 본 발명을 실시하기 위해 사용되는 하나의 예시적인 블록다이어그램.
제2도는 종래에 사용되었던 내부평가회로의 부분적인 상세한 블록다이어그램.
제3도는 본 발명의 실시예에서 사용하기 위한 예시적인 스위치 오버장치의 간략한 부분 회로도.
제4도는 본 발명에 따른 회로의 더욱 개선된 실시예를 보이는 예시적인 블록다이어그램.
본 발명은 반도체 기억장치내로 테스트 패턴을 형성하는 데이타를 병렬로 입력시키기 위한 방법 및 이 방법을 구현시키기 위한 회로에 관한 것이다.
반도체 기억장치, 특히 RAM형태(DRAM, SRAM)의 반도체 집적회로는 일반적으로 대용량(예를들어 1MB)의 기억장치로 제조된다. 최근, 얻어질 수 있는 기억용량은 매 3년 또는 4년마다 4배로 증가되고 있다. 이와 같은 반도체 기억장치를 테스트하기 위해서, 알려진 바와 같이 반도체 기억장치로 인가되는 테스트 패턴에 의존하여 테스트를 수행하는데 필요한 시간이 N배로 증가하는 기억용량에 비해 적어도 2N배로 증가하고 있다는 것이다.
테스트 시간을 절약하기위해, 유럽특허공고 EP-A 01 86 040에 의하면, 반도체 기억장치가 내부적으로 다수의 동일한 블록으로 분할되게 하고, 이들이 테스트 동작중에 병렬로 동작하게하며, 발생할 수 있는 대부분의 고장을 검출하기 위해 분석회로가 설치되어 있는 것이 있다. 실제로, 반도체 기억장치를 4개 또는 8개의 동일한 블록으로 분할하는 것이 가능하고 이들 라인을 따로 회로결선에 대한 부가적인 비용이 크게 증가하지 않도록 할 수 있다. 그러나, 실제적으로 많은 블록으로 분할하는 것은 회로결선에 관한 부가적인 비용의 증가를 가져오고, 이것은 특히 반도체 집적회로의 필수조건(칩표면적)에 불리한 영향을 끼칠 수 있다.
미합중국 특허 제4,055,754호에서는 단일 워드라인의 모든 기억셀을 병렬로 독출가능하게 하는 테스트회로를 발표한바 있다. 이 특허에서 독출되어야 할 워드라인의 모든 기억셀은 동일한 정보를 포함한다. 그러나, 정보는 종래의 방식대로 기억셀 내부로 입력된다.
본 발명의 목적은 종래와 비교해볼 때 될수 있는 대로 회로결선 및 칩면적에 대한 부가적인 비용의 발생없이 반도체 기억장치의 기억셀이 가장 짧은 시간내에 기입될 수 있게 하는 방법을 제공하는데 있다. 본 발명의 또 하나의 목적은 위와 같은 방법을 손쉽게 수행하게 만드는 회로장치를 제공하기 위한 것이다.
본 발명의 한 양상에 따르면, 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 방법에 있어서, a) 모든 내부평가회로를 비작동으로 스위칭시키고 ; b) 모든 내부비트라인을 예비충전레벨로 충전시키고 ; c) 외부 공동 비트라인의 제1의 절반부를 제1의 논리레벨로 충전시키고, 외부 공동 비트라인의 제2의 절반부를 제1논리레벨과 상보적인 제2의 논리레벨로 충전시켜서 적어도 어느 하나의 논리레벨이 입력되어질 데이타항목에 해당되게 하고 ; d) 적어도 2개의 내부평가회로 각각 및 필요하다면 모든 내부평가회로에 할당된 전달트랜지스터의 각 쌍을 도통상태로 스위칭시키고, 이에 의해 외부 공동 비트라인에서 발생되는 논리레벨이 도통된 전달트랜지스터쌍에 연결된 내부비트라인으로 공급되게하고 ; e) 소망의 데이타항목을 연관된 전달트랜지스터쌍이 전기적 도통상태로 스위칭된 내부비트라인과 구동워드라인에 연결된 기억셀 내부로 입력되도록 적어도 하나의 워드라인을 구동하고 ; f) 상기 단계 (e)가 수행된후에, 외부 공동 비트라인과 2개의 논리레벨간의 선택적인 할당에 따라 기입될 수 있는 반도체 기억장치의 모든 기억셀 블록내로 데이타가 입력될때까지 예전에 구동되지 않았던 적어도 하나의 워드라인을 구동하고; 그리고 g) 단계(b) 내지 (f)를 반복하고, 단계(f)의 완수후에도 소망의 테스트 패턴이 모든 기억셀로 기입되지 않았을때 외부 공동 비트라인과 2개의 논리레벨 사이에서 원래 선택된 지정 레벨을 교환시키는 단계로 이루어진 방법을 제공한다.
본 발명의 또 다른 양상에 따르면, 상기 방법을 수행하기 위한 회로에 있어서, 매트릭스 형태로 배열된 적어도 하나의 2N+M기억셀 블록을 포함하는 반도체 기억장치와 ; 워드라인과 내부비트라인을 통해 기억셀을 어드레스하기 위한 수단과 ; 내부비트라인 각각이 2개의 절반으로 분할되도록 각 내부비트라인에 할당된 각각의 내부평가회로와 ; 각 내부평가회로를 모든 전달트랜지스터쌍과 공통 연결된 외부 공동 비트라인으로 연결시켜주는 전달트랜지스터쌍과 ; 반도체 기억장치로부터 독출된 데이타를 증폭 및 전송하고, 데이타 입력회로로부터 입력되어질 데이타를 수신하고 이 데이타가 논리레벨형태로 반도체 기억장치내로 입력될때 데이타를 외부 공동 비트라인으로 전송시키기 위해 각 외부 공동 비트라인에 연결된 외부평가회로와 ; 그리고 워드라인을 작동시키기 위한 워드라인 디코더 및 내부비트라인을 작동시키기 위한 비트라인 디코더를 포함하고, 데이타 입력회로를 2개의 논리레벨중에 어느 하나의 값으로 지정된 전위로 연결시켜주기 위한 각각의 스위칭 트랜지스터와 ; 제어신호입력을 구비한 제어회로와 ; 병렬 입력이 발생될 것인가와 어떤 테스트 패턴이 사용될 것인가에 대한 정보를 포함하는 제어신호를 제공하는 수단과 ; 제어회로가 스위칭 트랜지스터를 구동하는 제1의 출력신호를 발생하게 하는 수단과 ; 제어회로가 데이타 입력회로로 공급되어질 제2의 출력신호를 발생하게 하고, 또 데이타 입력회로내에서 스위칭 트랜지스터를 통해 연결된 전위의 어떤것이 제1의 논리레벨로서 외부평가회로를 거쳐 외부 공동 비트라인의 제1의 절반부로 인가될 것인가와 스위칭 트랜지스터를 통해 연결된 어떤것이 제2의 논리레벨로서 외부평가회로를 거쳐 외부 공동 비트라인의 제2의 절반부로 인가될 것인가를 제어하게 만드는 수단과 ; 그리고 제어회로의 제3의 신호출력단을 통해 일부 또는 전부의 전달트랜지스터쌍을 병렬로 작동시키도록 설치된 스위치 오버장치를 구비한 것을 특징으로 하고 있다.
이제 본 발명을 첨부도면을 참고하여 상세히 설명한다.
제1도는 본 발명에 따른 방법을 수행하기위한 회로의 1실시예로서 종래의 2N+M기억셀 SZ을 포함하는 반도체 기억장치의 블록 B를 가지고 있다. 반도체 기억장치로 DRAM을 사용할때, 기억셀은 일반적으로 소위 1-트랜지스터 기억셀의 형태로 된다. 기억셀 SZ는 통상 행과 열의 매트릭스 형태로 배열된다. 열과 열에 의한 어드레싱은 다수의 워드라인 WLi을 통해 수행되고, 행과 행에 의한 어드레싱 이후 설명될 통상적으로 2개의 어레이 Bj 및
Figure kpo00001
로 분할되어 있는 다수의 비트라인을 통해 수행된다. 기억셀 SZ로부터 독출된 정보항목들은 하나의 내부평가회로 BWSint가 기억셀 SZ의 각 행에 대하여 설치되게하는 다수의 내부평가회로 BWSint에서 평가되고 전치증폭된다.
기본적으로 2개의 상이한 비트라인 개념이 알려져 있다. 이것은 시기적으로 일찍 알려져 있는 소위 오픈비트라인 개념과, 또 하나의 소위 폴디드 비트라인 개념이다. 이들 개념은 예를들어 미합중국 특허 제4,044,340호에 설명 및 도시되어 있다. 본 발명은 위에 언급한 2개 모두의 비트라인 개념에 적용할 수 있다. 그러나 설명을 간략화하기 위해 폴디드 비트라인 개념을 참고하여 이에 대해서만 설명한다.
일반적으로 각 비트라인은 내부평가회로 BWSint에 할당되어 있다. 이것은 폴디드 비트라인 개념에서 각 내부평가회로 BSWint가 2개의 병렬비트라인 절반부 Bj 및
Figure kpo00002
와 연결되어 있음을 뜻하며, 이 2개의 병렬비트라인 절반부는 하나의 단일 비트라인을 형성한다. 이러한 배열은 좌측 절반부와 우츠 비트라인 절반부에 해당하고, 오픈 비트라인 개념에서는 그 사이에 평가회로가 배치된다. 이후에 상기 2개의 비트라인 절반부는 전체적으로 “내부비트라인 Bj 및
Figure kpo00003
”로서 간주된다.
도시된 본 발명의 회로는 또한 외부평가회로 BWSext를 포함하며, 이는 제1의 공동 비트라인절반
Figure kpo00004
과 제2의 공동 비트라인절반
Figure kpo00005
으로된 외부 공동 비트라인으로 연결되어 있다. 외부 공동 비트라인, XB 및
Figure kpo00006
는 각각 1쌍의 전달트랜지스터 TTj를 통해 각 내부비트라인 Bj 및
Figure kpo00007
로 연결되고 또한 연관된 내부평가회로 BWSint로 연결된다. 반도체 기억장치로부터 데이타가 독출될때 외부평가회로 BWSext는 어느 하나의 내부평가회로 BWSint에 의해 평가 및 전치 증폭된 독출된 데이타항목을 증폭하도록 작용하고, 또한 이 데이타항목 DO을 예를들자면 데이타 출력 버퍼회로(도시안됨)로 전송한다.
그러나, 데이타항목 DI가 반도체 기억장치내로 입력될때, 외부평가회로 BWSext는 그 자신에 연결된 데이타 입력회로 DIN로부터 입력되어질 데이타항목 DI을 수신하도록 작용하고 이 데이타항목을 외부 공동 비트라인 XB 및
Figure kpo00008
으로 전달하게하며, 이로부터 데이타항목은 적절하게 선택된 내부비트라인 Bj 및
Figure kpo00009
를 통해 어드레스된 기억셀 SZ 내부로 입력된다.
통상적으로, 워드라인 WLi는 워드라인 디코더 WLDEC에 의해 작동, 즉 선택될 수 있으며, 내부비트라인 Bj 및
Figure kpo00010
는 비트라인 디코더 BLDEC와 전술한 1쌍의 전달트랜지스터 TTj에 의해 선택될 수 있다. 바람직하게, 데이타 입력회로 DIN는 또한 2개의 상보적인 논리레벨 D 및
Figure kpo00011
의 값으로 지정되어 있는 2개의 전위 POT1 및 POT2로 연결되어 있으며, 이 2개의 전위는 다시말해 입력될 데이타항목 DI의 있음직한 신호레벨과 대응된다. 일반적으로, 전위 POT1 및 POT2는 데이타항목 DI의 존재가능한 신호값과 크기에 있어 동일하며, 바람직하게 반도체 기억장치 자신의 공급전위 VCC 및 VSS와 동일하다. 그러나, 이것은 본 발명을 수행하는데 있어 필수조건은 아니다. 데이타 입력회로 DIN에 상기 2개의 전위를 연결시키는 것은 각각의 스위칭 트랜지스터 ST를 통해 이루어진다.
본 발명에 따라 구성된 회로는 또한 그 입력이 제어신호 P1-Pk에 연결된 제어회로 SS를 포함한다. 회로의 실제동작에서 제어신호 P1 내지 Pk는 병렬 입력이 발생될 것인가 및 어떤 테스트 패턴이 병렬 입력에 사용될 것인가에 대한 정보를 포함한다. 제어회로 SS의 제1의 출력신호 T1는 스위칭 트랜지스터 ST의 게이트를 통해 이 스위칭 트랜지스터를 구동시킨다. 이 트랜지스터 ST는 구동된 블록 B의 기억셀 SZ이 병렬로 기입되고자 할때만 제1의 출력신호 T1에 의해 도통된다.
제2의 출력신호 T2는 데이타 입력회로 DIN로 연결되어 있다. 데이타 입력회로 DIN에 병렬 입력이 인가될 경우 데이타 입력회로는 스위칭 트랜지스터 ST를 통해 연결된 전위 POT1 및 POT2는 어느것이 논리레벨 D로서 외부평가회로 BWSext를 통해 외부 공동 비트라인 XB 및
Figure kpo00012
의 제1의 절반부 XB로 연결된 것인가, 또 상기 전위 POT1 및 POT2의 어느것이 논리레벨
Figure kpo00013
로서 상기 외부평가회로를 통해 외부 공동 비트라인 XB 및
Figure kpo00014
의 제2의 절반구
Figure kpo00015
로 연결된 것인가를 제어한다. 논리레벨 D 및
Figure kpo00016
의 값은 기억장치내로 입력되어질 테스트 패턴에 의해 그리고 기억셀 SZ을 어드레싱하는 전류에 의해 결정된다.
스위치 오버장치 US는 연관된 전달트랜지스터쌍 TTj을 통해 몇개 또는 전부의 내부비트라인 Bj 및
Figure kpo00017
를 동시에 구동할 수 있게 해준다. 본 발명의 양호한 실시예에 있어서, 상기 스위치 오버장치는 예를들어 비트라인 디코더 BLDEC의 각 출력, 즉 각 내부비트라인 Bj 및
Figure kpo00018
에 대한 한쌍의 또 다른 전달트랜지스터 WTTj를 포함한다. 이와 같은 또 다른 전달트랜지스터 WTTj의 제1의 또 다른 전달트랜지스터는 예를들어 n채널 트랜지스터로 구성된다. 이 n채널 트랜지스터의 소오스와 드레인은 비트라인 디코더 BLDEC의 할당된 디코더 출력과 각각의 비트라인 Bj 및
Figure kpo00019
에 할당된 전달트랜지스터쌍 TTj의 게이트 사이에 연결된다. 위와 같은 전달트랜지스터쌍 WTTj의 다른 또 하나의 전달트랜지스터는 예를들어 p채널 트랜지스터로 구성되고, 그 소오스단자가 기억장치의 공급전위 VCC로 연결되며 그 드레인단자는 대응하는 전달트랜지스터쌍 TTj의 게이트로 연결된다. 전달트랜지스터쌍 WTTj의 양쪽 게이트는 제어회로 SS의 제3의 출력신호 T3에 연결되어 있다. 제1도에 도시한 스위치 오버장치 US의 제1의 실시예에 있어서, 모든 또 하나의 전달트랜지스터쌍 WTTj의 게이트는 제어회로 SS의 단일 출력신호 T3에 연결된다. 정상 동작에서, 제3의 출력신호 T3는 모든 또 하나의 전달트랜지스터쌍 WTTj의 n채널 트랜지스터가 도통되도록, 즉 전달트랜지스터쌍 TTj의 게이트가 비트라인 디코더 BLDEC의 출력에서 발생되는 신호에 의해 구동되도록 작동한다.
테스트 동작에서, 적어도 하나의 워드라인 WLi상에서 다수의 기억셀 SZ 내부로 데이타를 병렬로 입력시키기 위해 제3의 출력신호 T3는 비작동하고, 상기 트랜지스터쌍 WTTj의 모든 n채널 트랜지스터가 차단상태로 있을지라도 대응하는 p채널 트랜지스터는 도통상태로 된다. 모든 전달트랜지스터쌍 TTj의 게이트에는 전위 VCC가 인가되며, 즉 모든 전달트랜지스터쌍 TTj는 도통된다. 따라서 외부 공동 비트라인 XB 및
Figure kpo00020
를 통해 공급되는 데이타항목 D 및
Figure kpo00021
는 작동된 워드라인 WLi에 연결된 모든 기억셀 SZ내로 입력될 수 있다. 여기서, “모두 0”, “모두 1”, “1/2의 0 및 1/2의 1”과 같은 간단한 테스트 패턴이 반도체 기억장치의 블록 B내로 매우 빠르게 그리고 표면적에 대한 현저한 부가적인 비용의 증가없이 입력될 수 있다.
제3도에 도시한 스위치 오버장치 US의 또 하나의 유리한 실시예에 있어서, 또 하나의 전달트랜지스터쌍 WTTj의 게이트는 제어회로 SS의 제3출력신호 T3에 모두 연결되어 있지 않다. 그 대신에 제어회로 SS는 적어도 2개의 다수의 서로 독립적인 제3의 출력신호 T3(본 실시예에서 3개의 신호 T3', T3'', T3''')를 갖는다. 더우기, 트랜지스터쌍 WTTj의 게이트단자는 적어도 2개의 다수의 상호 독립적인 그룹(제3도 ; 3개 그룹)을 형성하도록 결합되고, 여기서 각 그룹은 제3의 출력신호 T3(제3도 ; T3', T3'', T3''')중의 어느 하나에 연결될 수 있다. 이런식으로 예를들어 체크보오드와 같은 보다 복잡한 테스트 패턴이라 할지라도 각각의 워드라인 WLi의 기억셀내로 입력될 수 있다.
이러한 개념은 본 출원인에 의해 동일자 출원된 독일연방공화국 특허출원 P37 08 523.9 및 P37 08 525.5, P37 08 552.0 및 P37 08 532.8호를 참고하여 더 빨리 파악될 수 있다. 거기서 제안된 비트라인 디코더는 본 발명의 비트라인 디코더 BLDEC와 스위치 오버장치 US를 대치하며, 유사한 방식으로 워드라인 WL의 모든 기억셀 SZ로 상이한 비트패턴이 입력되게 허용한다.
본 발명의 방법은 본 발명에 따라 구성된 회로를 참고하여 보다 간단하게 설명될 수 있다.
테스트를 목적으로 사용할 테스트 패턴에 있어서 예를들어 “모든 0”은 반도체 기억장치의 블록 B내로 입력되어지고, 그다음 본 발명에 따라 제안된 방법이 다음과 같이 적용된다.
첫번째로, 모든 내부평가회로 BWSint를 비동작으로 스위칭시킨다. 이것은 현재 사용되는 교차결합된 트랜지스터(제2도 참조)로 구성된 내부평가회로 BWSint내에서 각 내부평가회로 BWSint의 공통 베이스점 FP이 먼저 고레벨전위(CMOS 또는 n채널 트랜지스터에서 예를들어 정의 논리를 사용하였다고 가정할때)로 되게 만들 수 있다. 그다음 통상의 방법으로 모든 내부비트라인 Bj 및
Figure kpo00022
는 독출원리를 사용함에 따라 결정된 예비충전레벨로 예비충전된다. 종래의 기술이 공급전위 VSS 및 VCC로 예비충전하도록 되어있지만, 현재는 소위 중간레벨 개념이 광범위하게 사용되는 추세에 있으며, 여기서 예비충전은 공급전위의 1/2, 즉 (VSS+VCC)/2로 이루어진다. 예를들어, 중간레벨 개념에 따라 제1도에서 수행되어질 예비충전은 예비충전 트랜지스터 TP를 통해 예비충전펄스 PC에 의해 실행된다. 이와 같은 공지된 예비충전단계는 종래기술의 일부로 되기 때문에 더이상 상세히 설명하지 않는다.
예비충전의 종료단계에서, 제어신호 P1 내지 Pk는 이후에 더 상세히 설명될 제어회로 SS로 연결된다. 이 제어회로 SS의 원조하에 제어신호 P1 내지 Pk는 워드라인 WLi의 다수의 기억셀 SZ내로 데이타가 동시에 병렬로 입력되는 것이 바람직한가와, 그렇다면 테스트 패턴이 사용되어질 것인가를 결정한다. 본 실시예에서, 제1의 출력신호 T1(제4도)가 작동되고, 이것은 스위칭 트랜지스터 ST를 도통시키며 따라서 전위 POT1 및 POT2를 데이타 입력회로 DIN로 연결시켜준다. 제어회로 SS의 제2의 출력신호 T2는 데이타 입력회로 DIN로 연결된다. 외부평가회로 BWSext를 통한 전위 POT1 및 POT2에 의해서 데이타 입력회로 DIN는 특정논리레벨 D를 외부 공동 비트라인 XB 및
Figure kpo00023
의 제1의 절반부 XB로 연결시켜주고, 상기 특정레벨 D와 상보적인 논리레벨
Figure kpo00024
를 상기 제2의 절반부
Figure kpo00025
로 연결시켜준다. 어느 논리레벨(0 또는 1)이 논리레벨 D로서 제1의 절반부 XB로 연결된 것인가, 그리고 어느 논리레벨
Figure kpo00026
가 외부 공동 비트라인 XB 및
Figure kpo00027
의 제2의 절반부
Figure kpo00028
로 연결될 것인가는 제2의 출력신호 T2의 상태에 의해 결정된다. 이것은 제어신호 P1 내지 Pk가 어떤 테스트 비트 패턴이 반도체 기억장치내로 입력될 것인가를 결정하기 때문에 제어회로 SS를 통해 제어신호 P1 내지 Pk에 의해 결정된다. 테스트 패턴에 의존하기 때문에 워드라인 디코더 WLDEC를 통한 워드라인 WLi의 작동도 이에 의존한다.
본 실시예에서 논리 “1”은 외부 공동 비트라인 XB 및
Figure kpo00029
의 제1의 절반 XB으로 연결된다. 동시에 논리 “0”은 외부 공동 비트라인의 제2의 절반
Figure kpo00030
로 연결된다. 그 다음 적어도 2개의 내부평가회로 BWSint에 대해 또 하나의 전달트랜지스터쌍 WTTj에 의한 제어가 이루어지고, 최대로 모든 내부평가회로 BWSint에 대해 제어가 이루어져서 여기에 할당된 전달트랜지스터쌍 TTj이 도통상태로 스위칭된다. 결과적으로 외부 공동 비트라인 XB 및
Figure kpo00031
를 통해 공급 및 입력되어질 데이타항목 D 및
Figure kpo00032
는 도통된 전달트랜지스터쌍 TTj와 연결된 내부비트라인 Bj 및 Bj와(비작동된) 내부평가회로 BWSint에 논리레벨 형태로 전송된다. 여기서 하나의 워드라인 WLi이 작동된다. 결과적으로, 데이타항목 D 및
Figure kpo00033
은 한편으로 작동된 워드라인 WLi으로 연결되고 다른 한편으로 내부비트라인 Bj 및
Figure kpo00034
으로 연결된 모든 기억셀 SZ내부로 입력된다. 내부비트라인 연관된 전달트랜지스터쌍 TTj는 전기적으로 도통되어 있다. 그후 워드라인 WLi는 다시금 비작동된다.
만약 외부 공동 비트라인의 제1 및 제2의 절반부 XB 및
Figure kpo00035
에서 발생되는 데이타항목 D 및
Figure kpo00036
가 이미 작동된 워드라인 WLi 이외의 워드라인으로 연결된 기억셀 SZ로 입력된다면, 그 다른 워드라인 WLi은 연속적으로 작동되고 다시 비작동되며, 여기서 입력이 발생된다. 반도체 기억장치의 블록 B가 1개이상의 워드라인 WLi이 동시에 작동되게(제4도) 허용하는 워드라인 디코더장치를 포함하고 있다면, 상이한 워드라인 WLi에 배치된 외부 공동 비트라인 XB 및
Figure kpo00037
에서 발생되는 것과 같이 동일한 데이타가 입력되어질 기억셀 SZ는 동시에 기입이 이루어지고 각각의 워드라인 WLi은 동시에 작동 및 비작동된다. 이 동작은 워드라인 디코더 WLDEC에 의해 가능하다.
이상적인 상태하에서 모든 워드라인 WLi은 동시에 작동(예를들어 스위치 오버장치 US와 유사한 장치에 의해)될 수 있다. 논리 '1'(논리 '0')은 여기에 할당된 비트라인 Bj 및
Figure kpo00038
의 제1의 절반부에 연결된 모든 기억셀 SZ 내부로 입력되고, 상보적인 값의 논리 '0'(논리 '1')은 비트라인 Bj 및
Figure kpo00039
의 제2의 절반부에 연결된 모든 기억셀 SZ내로 입력될 수 있다. 또한 모든 전달트랜지스터쌍 TTj이 동시에 도통될 수 있기 때문에 반도체 기억장치의 블록 B의 모든 기억셀 SZ내로 동시에 기입하는 것이 단 한번의 사이클로서 충분하게 된다. 그러나 이를 위해 큰 전류가 필요하며, 실제로 종래의 기입사이클에 비교하여 기입사이클이 연장될 수 있다. 결과적으로 긴시간간격동안 필요한 에너지공급이 일정하게 수반되어야 한다.
그러나, 본 실시예에서, 사용되어진 테스트 패턴은 매우 간단히 모두 '1'은 유지되었고, 그 각각의 내부비트라인의 제2의 절반 Bj으로 연결된 기억셀 SZ은 이 제2의 절반부가 논리 0상태를 가지고 있기 때문에 기입되어질 필요가 없다. 따라서, 본 실시예에서 그 각각의 내부비트라인의 제1의 절반 Bj에 연결된 기억셀 SZ들은 동시에 또는 계속적으로 기입되어지고, 다만 항상 다수의 또 기껏해야 워드라인 WLi의 기억셀 SZ들은 동시에 기입된다.
상기 동작이 수행될때, 내부비트라인 Bj 및
Figure kpo00040
는 재충전 되어야 한다. 즉 그 내부비트라인은 이전의 논리상태(Bj : D=1,
Figure kpo00041
: D=0)와 보수적인 논리상태(Bj : D=0,
Figure kpo00042
: D=1)를 가져야만 한다. 이를위해 먼저 모든 내부비트라인 Bj 및
Figure kpo00043
은 전술한 바와 같이 예비충전 트랜지스터 TP를 통해 예비충전레벨로 예비충전된다. 이제 외부 공동 비트라인의 제1의 절반부 XB는 논리레벨 0으로 충전된다. 이 레벨은 그 이전의 논리레벨(논리 1)과 상보적이며, 따라서 외부 공동 비트라인의 제2의 절반부
Figure kpo00044
가 논리레벨 1로 충전된다. 이 동작은 그 출력신호가 그 이전상태에 대한 상보적인 논리상태를 갖는 제어회로 SS의 제2의 출력신호 T2와 연관되어 있는 데이타 입력회로 DIN를 통해 수행된다.
이후에 전술한 바와 유사한 처리가 아직 설명되지 않은 나머지 기억셀 SZ에 대해 채택되고, 먼저 최소한 2개 내지는 모두의 내부평가회로 BWSint에 대해, 이들 내부평가회로에 할당된 전달트랜지스터쌍 TTj은 전기적인 도통상태로 스위칭되고 따라서 외부 공동 비트라인 XB 및 XB의 논리레벨 D 및
Figure kpo00045
가 도통상태로 되어 있는 전달트랜지스터쌍 TTj을 통해 내부비트라인 Bj 및
Figure kpo00046
로 공급된다. 그다음, 연결된 기억셀 SZ이 기입되지 않은(또는 그안에 바람직하지 않은 데이타항목이 기입된) 워드라인 WLi은 개별적으로 또는 그룹별로 연속하여, 또는 모든 동시에 구동되고 따라서 내부비트라인 Bj 및
Figure kpo00047
와 워드라인 WLi을 통해 구동된 기억셀 SZ이 기입되어진다.
이런식으로, 테스트 상태에서, 반도체 기억장치의 모든 기억셀은 예를들어 정규 구조로된 간단한 테스트 패턴이 워드라인 WLi의 모든 기억셀 SZ내로 동시에 입력되게 함으로써 매우 빠른 속도로 그리고 회로결선 및 면적에 대한 높은 비용을 들이지 않고 기입되게 할 수 있다. DRAM이 예를들어 1024워드×1024열을 가질때 본 실시예에서 “모든 '1'”의 테스트 패턴을 입력시키기 위해 1024×1024=1,048,576의 라이트 사이클 대신에 각 워드라인 WLi가 개별적으로 되고 각 워드라인 WLi에 대해 연결된 모든 각각의 기억셀 SZ이 기입되어진다면 단지 1024 라이트 사이클만이 필요하게 된다.
본 발명의 유리한 또 하나의 개선점은 그 연관된 전달트랜지스터쌍 TTj이 도통상태로 스위칭되어 있는 내부평가회로 BWSint가 전달트랜지스터쌍이 도통상태로 스위칭될때 액티브하게 되는 것이며, 이로써 그 회로는 그 할당된 내부비트라인 Bj 및
Figure kpo00048
에서 논리회로 D 및
Figure kpo00049
에 대해 그것의 증폭작용(독출동작에서 발생될 수 있음)을 완수하게 된다. 이것은 외부 공동 비트라인 XB 및
Figure kpo00050
의 논리레벨 D 및
Figure kpo00051
를 대응하는 내부비트라인 Bj 및
Figure kpo00052
로 전송하는 속도를 증가시킨다. 그러나, 이러한 개선점은 외부 공동 비트라인 XB 및
Figure kpo00053
상에서 논리레벨 D 및
Figure kpo00054
의 변경전에 내부평가회로 BWSint가 먼저 비작동되게 하여 차후의 내부비트라인 Bj 및
Figure kpo00055
의 예비충전이 일어나게 만들어야 한다는 제약이 있다.
또한 반도체 기억장치가 예를들어 유럽특허공보 EP-A 0 186 040 호에 따라 그 기억셀 SZ이 동일한 개별블록 B로 2차분할되는 경우 상기 처리가 각 블록 B에 대해 선택적으로 수행되게 하는 것이 바람직하다. 이것은 상기 특허에서 처리가 모든 블록 B에 대해 동시에 수행되게 하기 때문이다. 따라서, 하나의 블록 B내의 하나의 워드라인 WLi에 배열된 모든 기억셀 SZ내로 데이타를 입력시키는 것이 가능하게 되었고, 그리고 동시에 그 블록 B내의 어드레스에 대응하는 워드라인 WLi의 모든 기억셀 SZ내로 데이타를 입력시키는 것이 가능하다.
이제까지 본 발명에 따른 방법을 실행시키기 위한 양호한 회로에 대하여 설명하였다. 본 발명의 또 다른 실시예에서는 제어회로 SS가 제어신호 P1 내지 Pk를 분석하는 디코더부 DEC를 포함한다. 디코더 DEC는 워드라인 WLi을 가진 기억셀 SZ내로 병렬 입력이 바람직한 것인지를 판단한다. 다른 한편, 디코더 DEC는 어떤 종류의 다양한 테스트 패턴이 바람직한 것인가를 판단한다.
제어신호 P1 내지 Pk는 분리된 단자를 통해 반도체 기억장치로 연결된 신호로 구성될 수 있다. 그러나, 그 제어신호는 또한 단자를 통해 반도체 기억장치내로 이미 제공된 신호, 예를들어 어드레스 신호로 구성될 수 있다. 이 경우 디코더부 DEC를 “정상” 어드레스 신호가 외부적으로 반도체 기억장치로 공급되는지 또는 제어신호 P1 내지 Pk가 본 발명에 따라 인가되는지를 판단할 수 있게 설계되는 것이 필요하다. 이러한 문제를 해결하기 위해서 당업자에게는 몇가지 방법이 있다 : 한편으로 디코더부 DEC는 반도체 기억장치에서 통상 발생하는 논리레벨보다 분명히 더 높은 신호레벨을 적어도 제어신호 P1 내지 Pk중 어느 하나가 가질때, 그 제어신호 P1 내지 Pk로서 반도체 기억장치로 외부적으로 공급되는 신호를 판단하도록 설계될 수 있다. 이것은 예를들어 전압 변별기회로(유럽특허공보 EP-B 0046 215참조)에 의해 결정될 수 있다. 그러나, 전술한 바와 같이 디코더부 DEC를 통해 데이타의 병렬 입력이 발생할 수 있는 테스트 동작 상태로 반도체 기억장치를 전환시키는 특별한 신호 조합 및 신호열을 반도체 기억장치로 최초에 공급할 수도 있다. 테스트가 실행된후 반도체 기억장치에는 상기 반도체 기억장치 및 제어회로 SS를 정상 동작상태로 되돌리는 또 다른 특수한 신호조합 및 신호열이 공급된다. 반도체 기억장치의 특별한 기능 및 제어를 위한 대응하는 신호조합 및 신호열은 이미 당업자에게 잘 알려져 있다. 예를들어, 미합중국 미네아폴리스시에서 1986년 9월 9일-11일간 개최된 “JEDEC MOS 메모리 미팅”은 상기와 같은 신호조합 및 신호열에 대한 미래의 규격을 제정하고자 한 것이다.
제어회로 SS의 중심부는 유리하게 PLA회로로 되어 있다. 이 PLA회로는 기본적으로 반도체 기억장치의 제조회사에서 제공한 테스트 패턴에 대한 정보를 포함한다. PLA회로는 디코더부 DEC에 의해 구동되며, 이 회로는 디코더부에 의해 발행된 내부제어신호를 통해 동작모드 “다수의 셀블록내로 병렬 입력”이 인지될때 제어신호 P1 내지 Pk를 분석한다. 그 회로설계와 내부제어회로에 의존하여 PLA회로는 제어회로 SS의 출력신호 T1…를 발생한다.
PLA회로 대신에 제어회로 SS는 또한 ROM, PROM 형태의 불휘발성 메모리부로 구성할 수 있다. 그 기능은 PLA회로의 기능과 유사하다.
제4도에 도시한 본 실시예의 바람직한 또 다른 변형에 있어서, 워드라인 디코더 WLDEC는 그 전단에 워드라인 어드레스 분리회로 WLTS를 설치하고 있으며, 이 회로의 입력 또는 제어회로 SS의 제4의 출력신호 T4로 연결되는 한편 통상 워드라인 디코더를 통해 워드라인 WLi을 어드레싱하는 어드레스 라인 AO-AM 및
Figure kpo00056
으로 연결되어 있다. 정상동작에서, 어드레스라인 AO-AM 및
Figure kpo00057
은 워드라인 디코더 WLDEC로 연결되며, 이로써 워드라인 디코더는 반도체 기억장치로 외부적으로 공급되는 어드레스 신호에 의해 구동될 수 있다. 데이타가 테스트 동작에서 적어도 하나의 워드라인 WLi의 다수의 기억셀 SZ내로 병렬 입력될때, 워드라인 어드레스 분리회로 WLTS의 제1실시예에 있어 제어회로 SS의 제4출력신호 T4는 워드라인 어드레스 분리회로 WLTS가 워드라인 디코더 WLDEC를 워드라인 WLi이 데이타 입력을 위해 다시 개별적으로 작동되게하는 식으로 구동시킨다. 제2의 실시예에서 워드라인 WLi은 연속적으로 그룹형태로 작동된다. 제3실시예에서, 모든 워드라인은 입력에 대해 동시에 작동한다. 이를 위해 높은 에너지가 필요하기 때문에, 이 경우 반도체 기억장치의 공급전위는 적절하게 강력히 설계되어야 하고 다른 한편으로 반도체 기억장치의 증가된 에너지 필요성을 감안하여 보통때보다 (단일의)입력사이클이 얼마만큼 그 길이가 더 길어야할 것이 요구된다.

Claims (13)

  1. 블록내에서 다수의 저장셀 및 내부평가회로, 저장셀 및 내부평가회로에 연결된 내부비트라인, 내부비트라인에 연결된 제1 및 제2절반부를 가진 외부 공동 비트라인, 내부비트라인에 연결된 전달트랜지스터쌍 및 저장셀에 연결된 적어도 하나의 워드라인을 포함하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 방법에 있어서, a) 모든 내부평가회로를 비작동상태로 스위칭시키고 ; b) 모든 내부라인을 주어진 예비충전레벨로 예비충전시키고 ; c) 외부 공동 비트라인의 제1의 절반부를 제1의 논리레벨로 충전시키고, 외부 공동 비트라인의 제2의 절반부를 제1논리레벨과 상보적인 제2의 논리레벨로 충전시키고, 적어도 어느 하나의 논리레벨이 입력되어질 데이타항목에 해당되게 하고 ; d) 적어도 두개의 내부평가회로에 선택된 할당을 하는 전달트랜지스터쌍을 외부 공동 비트라인에서 발생하는 논리레벨이 내부비트라인으로 공급되기 위하여 전기적 도통상태로 스위칭시키고 ; e) 전기적 도통상태로 스위칭된 트랜지스터쌍이 연관된 내부비트라인 및 구동 워드라인에 연결된 기억셀 내부로 소망의 데이타항목을 입력하는 동안 기억셀에 연결된 적어도 하나의 워드라인을 구동하고 ; f) 외부 공동 비트라인 및 2개의 논리레벨 사이에서 선택된 할당에 기초하여 기입될 수 있는 블록의 모든 저장셀 내부로 데이타가 입력될 때까지 각각의 반복에 대하여 이전에 구동되지 않았던 적어도 하나의 워드라인을 구동하는 단계(e)가 반복하고 ; 그리고 (g) 소망의 테스트 패턴이 단계(f)의 완수후에도 모든 기억셀로 기업되지 않으면 외부 공동 비트라인 및 2개의 논리레벨 사이에서 선택된 할당을 번갈아 교환하는 동안 단계(b) 내지 (f)를 반복하는 것을 포함하는 것을 특징으로 하는 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법.
  2. 제1항에 있어서, 전기적 도통상태로 스위칭되는 전달트랜지스터쌍과 연관된 내부평가회로를 적어도 도통상태로 스위칭하고, 단계(d)에 따라 기억셀로 데이타항목의 입력을 가속화하기 위하여 단계(b) 내지 (f)를 반복하기 전에 단계(a)를 반복하는 것을 포함하는 것을 특징으로 하는 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법.
  3. 제1항에 있어서, 제1의 논리레벨로써 최초로 논리 “0”을 선택하는 것을 포함하는 것을 특징으로 하는 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법.
  4. 제1항에 있어서, 제1의 논리레벨로써 최초로 논리 “1”을 포함하는 것을 특징으로 하는 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법.
  5. 제1항에 있어서, 단계(a) 내지 (g)가 동시에 그리고 병렬로 다수의 상호 동일한 기억셀 블록으로 구성된 반도체 기억장치의 기억셀 블록에 적용되게 하는 것을 포함하는 것을 특징으로 하는 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법.
  6. 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열에 있어서, 매트릭스 형태로 배열된 2N+M기억셀을 가진 적어도 하나의 블록을 포함하는 반도체 기억장치와 ; 상술한 기억셀을 어드레스하기 위하여 상술한 기억셀에 연결된 워드라인 및 내부비트라인과 ; 상술한 워드라인을 활성화하기 위하여 상술한 워드라인에 연결된 워드라인 디코더, 상술한 내부비트라인을 활성화하기 위하여 상술한 내부비트라인에 연결된 비트라인 디코더와 ; 상술한 내부비트라인중 각각의 하나에 할당되고 상술한 내부비트라인이 두개의 절반부로 분할되도록 하는 각각의 내부평가회로와 ; 상술한 내부평가회로중 각각의 하나에 연결되도록 하는 각각의 전달트랜지스터쌍과 ; 상술한 트랜지스터쌍에 연결되도록 하고 제1 및 제2절반부를 가지는 외부 공동 비트라인과 ; 데이타 입력회로 ; 상술한 외부 공동 비트라인 및 상술한 데이타 입력회로 사이에 상술한 반도체 기억장치로부터의 독출된 데이타를 증폭하기 위하여, 증폭된 데이타는 전송하기 위하여, 상술한 데이타 입력회로로부터 상술한 반도체 기억장치로 논리레벨 형태의 데이타 입력을 수신하기 위하여, 그리고 상술한 외부 공동 비트라인에 수신된 데이타를 전송하기 위하여 연결된 외부평가회로와 ; 두개의 논리레벨중 하나를 가진 각각의 전위를 상술한 데이타 입력회로에 공급하기 위하여 상술한 데이타 입력회로중 각각의 하나에 연결되도록 하는 각각의 스위칭 트랜지스터와 ; 병렬 입력이 발생하려고 하거나 그로인해 어떤 테스트 패턴이 사용되려고 할 것인가에 대한 정보를 포함하는 제어신호를 수신하는 입력을 포함하는 제어회로와 ; 상술한 하나의 스위칭 트랜지스터를 구동하는 제1출력신호를 공급하기 위하여 상술한 스위칭 트랜지스터중 하나에 연결된 제1출력을 포함하는 상술한 제어회로와, 상술한 전위중 어느것이 상술한 외부평가회로를 통하여 상술한 외부 공동 비트라인의 상술한 제1절반부에 상술한 제1논리레벨로서 적용될 것인가에 대하여 그리고 상술한 전위중 어느것이 상술한 외부평가회로를 통하여 상술한 외부 공동 비트라인의 상술한 제2절반부에 상술한 제2논리레벨로서 적용될 것인가에 대하여 상술한 데이타 입력회로를 제어하는 제2출력신호를 공급하기 위하여 상술한 데이타 입력회로에 연결된 제2출력을 포함하는 상술한 제어회로와, 적어도 하나의 제3출력신호를 공급하기 위하여 상술한 비트라인 디코더에 연결된 적어도 하나의 제3출력을 포함하는 상술한 제어회로와 ; 그리고 상술한 적어도 다수의 전달트랜지스터쌍의 병렬활성화를 위하여 적어도 하나의 제3출력을 수신하는 전환장치를 포함하는 상술한 비트라인 디코더를 포함하는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  7. 제6항에 있어서, 상술한 제어회로는 상술한 제어신호를 분석하는 디코더부를 포함하는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  8. 제6항에 있어서, 상술한 제어회로는 PAL회로를 포함하는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  9. 제6항에 있어서, 상술한 제어회로는 불휘발성 기억회로를 포함하는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  10. 제6항에 있어서, 상술한 비트라인 디코더는 출력을 구비하고, 상술한 전달트랜지스터쌍은 게이트 단자를 가진 두개의 트랜지스터로 형성된 제1전달트랜지스터쌍이고, 상술한 전환장치는 각각의 내부비트라인에 대하여 게이트, 소스, 드레인 단자를 가진 제1 및 제2상보형 트랜지스터로 형성된 제2전달트랜지스터쌍을 구비하고, 상술한 제2트랜지스터쌍의 상술한 제1트랜지스터의 소스 및 드레인 단자는 내부비트라인의 상술한 제1전달트랜지스터의 게이트 단자 및 각각의 내부비트라인에 할당된 상술한 비트라인 디코더의 출력 사이에 연결되고, 상술한 제2트랜지스터의 상술한 제2트랜지스터는 회로구성의 공급전위 및 상술한 제1전달트랜지스터쌍의 게이트 단자 사이에 연결되고, 상술한 제2전달트랜지스터쌍의 상술한 제1 및 제2트랜지스터의 게이트 단자는 상술한 제어회로의 상술한 제3출력에 연결되는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  11. 제6항에 있어서, 상술한 제어회로의 적어도 하나의 상술한 제3출력은 3개의 제3출력을 공급하기 위하여 3개의 제3출력의 형태이고, 상술한 비트라인 디코더는 출력을 구비하고, 상술한 전달트랜지스터쌍은 게이트 단자를 가진 두개의 트랜지스터로 형성된 제1전달트랜지스터쌍이고, 상술한 전환장치는 각각의 내부비트라인에 대하여 게이트, 소스, 드레인 단자를 가진 제1 및 제2상보형 트랜지스터로 각각 형성되도록 하는 다수의 제2전달트랜지스터쌍을 포함하고, 상술한 각각의 제2트랜지스터쌍들의 상술한 제1트랜지스터의 소스 및 드레인 단자는 내부비트라인의 상술한 제1전달트랜지스터쌍의 게이트 단자 및 각각의 내부비트라인에 할당된 상술한 비트라인 디코더의 상술한 출력 사이에 연결되고, 상술한 각각의 제2트랜지스터쌍의 상술한 제2트랜지스터는 회로구성의 공급전위 및 상술한 제1전송 트랜지스터쌍의 게이트 단자 사이에 연결되고, 상술한 모든 제2전달트랜지스터쌍들의 상술한 제1 및 제2트랜지스터의 게이트는 상술한 제어회로의 상술한 제3출력에 그룹으로 연결되는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  12. 제6항에 있어서, 상술한 제어회로는 제4출력신호를 공급하고, 상술한 워드라인을 어드레스하기 위한 어드레스라인을 포함하는 제4출력과, 상술한 어드레스라인 및 제4출력에 연결된 입력을 구비한 워드라인 어드레스 분리회로와, 워드라인을 통하여 정상동작에서 워드라인 디코더로 전환시키기 위한 수단과 상술한 어드레스라인을 차단하기 위한 수단과 테스트 동작에서 상술한 워드라인 디코더를 구동하기 위한 수단을 구비한 상술한 워드라인 어드레스 분리회로를 포함하고, 따라서 상술한 어드레스라인은 연달아 입력시키기 위하여 적어도 하나의 라인을 구동하는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
  13. 제6항에 있어서, 상술한 제어회로는 제4출력신호를 공급하고, 상술한 워드라인을 어드레스하기 위한 어드레스라인을 포함하는 제4출력과, 상술한 어드레스라인 및 제4출력에 연결된 입력을 구비한 워드라인 어드레스 분리회로와, 워드라인을 통하여 정상동작에서 워드라인 디코더로 전환시키기 위한 수단과 상술한 어드레스라인을 차단하기 위한 수단과 상술한 어드레스라인이 동시에 입력하기 위하여 상술한 모든 워드라인을 병렬로 구동하도록 상술한 모든 워드라인 디코더를 구동하기 위한 수단을 구비한 상술한 워드라인 어드레스 분리회로를 포함하는 것을 특징으로 하는 테스트 패턴을 형성하는 데이타를 반도체 기억장치내로 병렬 입력시키기 위한 회로배열.
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