JPH01264700A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、歩留りの高いダイナミック型半導体記憶装
置に関するものである。

［従来の技術］ 近年、産業用および民生用機器のマイクロエレクトロニ
クス化の要請に応えるため、ＬＳＩ（大規模集積回路）
をさらに大規模化したＶＬＳＩ（超大規模集積回路）が
開発され、商用に供されている。

このようなＶＬＳＩでは、１つのシリコンチップ上に数
百方何の素子を集積する必要があり、そのため最小寸法
約１μｍという微細な加工技術が用いられる。このため
、従来では問題とならなかった粒径１μｍ以下の異物や
、加工のための各種材料の残留物などがデバイスに悪影
響を与え、良品の取れ率すなわち歩留りが著しく低下さ
れる。　　−そこで、この歩留りを向」ニさせるために
、一般に冗長回路技術が採用されている。これは、同一
のチップ上に予備（スペア）のワード線またはビット線
を設け、メモリセルアレイ内に欠陥セルがあるとき、こ
の欠陥セルをワード線またはビット線単位で予備の線に
置き換えるというものである。

これにより、不良品として除かれるはずのチップの大部
分がこのような冗長回路を採用することにより救済され
るので、歩留りを大幅に改善することができる。

第３図は、冗長回路を備える従来のＩＭ（メガ）ビット
ダイナミックＲＡＭ　（Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）を示すブロック図である。この図では簡
単化のために冗長回路に関する部分か省略されているが
、これについては後で説明する。

第３図を参照して、このダイナミックＲＡＭは、４つの
フロックに分割されたメモリアレイ１ないし４と、各メ
モリアレイ１ないし４に含まれるワード線を駆動するた
めの信号ＷＤ、を発生するワード線駆動信号発生回路５
１と、ワード線駆動信号ＷｐＳをブーストするためのワ
ード線ブースト回路１０とを含む。ワード線駆動信号発
生回路５１はＲＡＳバッファ５２を介してＲＡＳ　（行
アドレスストローブ）信号を受けるように接続される。

各メモリアレイ１ないし４、たとえばメモリアレイ１は
、行デコーダ１ａと、センスアンプ１ｂと、列デコーダ
１ｃとが接続される。

このダイナミックＲＡＭは、４つのブロックのメモリア
レイ］ないし４に対して、ニブルモードと称される４ビ
ツトの高速シリアルアクセスモードでアクセスされる。

次に、動作について説明する。

一般に、ダイナミックＲＡＭは行および列のアドレス信
号を時分割で端子ＡＯないしＡ９を介し受ける。まず、
それぞれのアドレス信号は、それぞれＲＡＳ信号および
ＣＡＳ　（列アドレスストローブ）信号が下降するエツ
ジタイミングで入力される。次に、行アドレス信号によ
り４つの行デコーダのうちの１つが選択され、ブースト
されたワード線駆動信号Ｗ。Ｂによりワード線が活性化
される。一方、列アドレス信号により４つの列デコーダ
のうちの１つが選択され、ビット線が選択される。これ
により、たとえば、読出動作時にはメモリセルにスＩ・
アされた信号がビット線に与えられる。

第４図は、従来の１つのメモリセルの等価回路を示す回
路図である。

第４図を参照して、メモリセルＭＣは、ワード線ＷＬお
よびビット線ＢＬに接続されたスイッチング用のトラン
ジスタＱＭと、キャパシタＣ５とを含む。ハイレベル（
１）またはローレベル（０）の電圧をこのキャパシタＣ
３に与えることにより、信号がストアされる。

キャパシタＣ３の一方電極に成る一定レベルの電圧Ｖ。

Ｐが与えられる。ワード線ＷＬが活性化されるとトラン
ジスタＱｈがオンする。これにより、キャパシタＣｓに
ストアされた電荷がフローティング状態にもたらされた
ビット線ＢＬに与えられる。ここで、ビット線ＢＬの浮
遊容量ＣａｔはキャパシタＣ３の容量の１０倍程度の大
きさなので、ビット線ＢＬにはわずか数百ｍＶの電位変
化が現われる。

そこで、第３図に示されるように、この電位変化は、セ
ンスアンプにより増幅された後、読出書込用のＩ１０線
に与えられる。また、この信号はプリアンプによりさら
に増幅される。

以上の一連の動作により、メモリアレイ１ないし４中で
それぞれ指定されたメモリセルＭＣＩないしＭＣ４の４
ビットの信号がＩ１０線を介して同時にプリアンプ２１
ないし２４に与えられる。

ニブルモードにおいて、ニブルデコーダ５８はシフトレ
ジスタとして動作し、ＣＡＳ信号のトゲルにより４ビツ
トのこれらの信号を順次高速に出力バッファ５７に転送
する。一方、通常のモードでは、ニブルデコーダ５８は
、最上位の行および列アドレス信号ＲＡ９およびＣａ２
をデコードするデコーダとして動作し、アドレス信号Ｒ
Ａ９およびＣａ２に応答して４ビツトの信号のうちから
１ビツトの信号か出力バッファ５７に転送される。

一方、書込動作では、逆に入力バッファ５６を介して入
力された入力データがＩ１０線を経由してメモリセルＭ
ＣＩないしＭＣ４に書込まれる。

次に、ワード線ブースト回路について説明する。

再び第４図を参照して、ワード線ＷＬが高レベルに変化
するとトランジスタＱ１．ｌがオンする。この高レベル
が電源電圧レベルＶｃｃであるとすると、トランジスタ
Ｑｍのしきい値電圧ＶＴＨだけ高レベルの記憶レベルが
失われる。この損失率は通常２０％程度であり、直ちに
誤動作が起こるわけではない。しかし、たとえば、電源
電圧レベルが低くなると、相対的に損失が大きくなり動
作マージンが減少するなどの問題が生じる。ワード線ブ
ースト回路は、この問題を解決するためのもので、ワー
ド線の電圧レベルを、電源電圧レベルＶＣＣにトランジ
スタＱ１．ｌのしきい値電圧ＶＴ、を加えた値以上に昇
圧するものである。

第５図は、従来のワード線ブースト回路の一例を示す回
路図である。

第５図を参照して、このワード線ブースト回路１０は、
ワード線駆動信号Ｗｏｓを受けるように接続されたイン
バータ４］と、その出力に接続されたクロックドインバ
ータ４２と、クロックドインバータ４２の出力に接続さ
れた遅延のためのインバータ４３ないし４６の直列接続
と、ブースト用のキャパシタＣＢとを含む。インバータ
４４および４５が接続されるノードＮＦはクロックドイ
ンバータ４２のクロック入力に接続される。なお、ノー
ドＮＢはインバータ４６の出力を示し、Ｗ。

Ｂはブーストされたワード線駆動信号を示す。

第６図は、第５図に示されたワード線ブースト回路の動
作を説明するためのタイミング図である。

次に、第５図および第６図を参照して、このワード線ブ
ースト回路１０の動作について説明する。

まず、時刻ＴＯにおいてワード線駆動信号Ｗ。

５が高レベルに変化する。出力信号Ｗ。Ｂは、インバー
タ４１および４２により遅延して時刻Ｔ１において高レ
ベルに変化する。さらに、ノードＮＦの電圧レベルＶＮ
Ｆは、インバータ４３および４４により遅延して時刻Ｔ
２において高レベルに変化する。クロックドインバータ
４２はこの高レベルの電圧ＶＮ、によりカットオフされ
、クロックドインバータ４２の出力（このワード線ブー
スト回路１０の出力）が電源電圧レベルＶｃｃを有する
フローティング状態にもたらされる。

この後、さらに、ノードＮ已の電圧レベルＶＮ６がイン
バータ４５および４６の遅延により時刻Ｔ３において高
レベルに変化する。これにより、出力信号Ｗ。Ｂの電圧
レベルはキャパシタＣａの容量結合により電源電圧レベ
ルＶｃｃを越えるレベルＶｃｃ＋Ｖαに昇圧される。キ
ャパシタｃＢの容量値を適当に設定することにより、こ
のＶαをトランジスタＱｈのしきい値電圧ＶＴＨ以上に
する。

このようにして、ワード線駆動信号Ｗｏｓがブーストさ
れ、ブーストされたワード線駆動信号ＷＤ８が得られる
のであるか、この信号Ｗｐ８の高レベルは、電源から切
り離されてフローティング状態となった出力から出力さ
れている。

このブーストされたワード線駆動信号Ｗ、巳が、第３図
に示されるように、４つの行デコーダを介してメモリア
レイエないし４に与えられ、それぞれにおいてワード線
ＷＬを同時に活性化する。

第７図は、従来の行デコーダの一例を示す概略の回路図
である。この図では、例として第３図の行デコーダ１ａ
が示される。

第７図を参照して、この行デコーダ１ａは、それぞれが
５１２行のうちの１行を活性化するための５１２個の単
位行デコーダＲＤを含み、この図では、Ｋ番目の単位行
デコーダＲＤにとそれに隣接するに＋１番目の単位行デ
コーダＲＤ、＋、とが示される。たとえばに番目の単位
行デコーダＲＤ、は、行アドレス信号ＲＡＯないしＲＡ
Ｓを受けるように接続されたＮＡＮＤゲート７１と、そ
の出力に接続されたインバータ７２と、３つのＮチャネ
ルトランジスタＱ＾に、ＱＢＫおよびＱＣＫとを含む。

動作において、たとえばこの単位行デコーダＲＤＫが選
択されたとき、行アドレス信号ＲＡＯないしＲＡ８がす
べて高レベルとなり、ＮＡＮＤゲート７１は低レベルの
信号を出力する。この信号は、インバータ７２により反
転されてトランジスタＱ［ｌＫのゲートに与えられ、ま
た、トランジスタＱＣＫのゲートにも与えられる。これ
により、トランジスタＱａＫはオンし、ブーストされた
ワード線駆動信号Ｗ０８がこのトランジスタＱＢＫを介
してワード線ＷＬＫに与えられる。

一方、隣接する単位行デコーダＲＤ、ヤ、では、非選択
状態のためＮＡＮＤゲートが高レベルの信号を出力し、
したがって、トランジスタＱａｃ＋＋がオフし、トラン
ジスタＱｃＫ＋、がオンする。これにより、ワード線Ｗ
Ｌ、＋、が低レベルにもたらされる。

次に、冗長回路について説明する。

第８図は、従来のメモリアレイとそこに設けられた冗長
回路とを示す概念図である。

第８図を参照して、ここでは冗長回路として、行デコー
ダ１ａの中に設けられた予備行デコーダｌａｓと、メモ
リアレイ１の中に設けられ予備のための複数のメモリセ
ルを有する予備行１ｓとが設けられている。一般には、
さらに予備列デコーダおよび予備列が備えられるが、こ
の図では省略されている。

冗長テストによりメモリアレイ１中の成るメモリセルま
たはワード線に欠陥が発見された場合、そのワード線を
活性化するための単位行デコーダを常に不活性となるよ
うにし、この不良の単位行デコーダを選択するアドレス
信号が与えられたとき、予備の行デコーダｌａｓが選択
されるようにプログラムする。一般に、このプログラム
はヒユーズ素子を高電圧パルスまたはレーザ光線により
溶断することにより行なわれる。このようにして、欠陥
を含む行が予備行１ｓに置換され、不良品が良品として
再生される。

［発明が解決しようとする課題］ 第９図は、第７図に示された行デコーダに異常がある場
合を示す回路図である。

第９図を参照して、この図では、異常の例として、隣接
する２本のワード線ＷＬＫおよびＷ　Ｌ　Ｋ　？　１が
抵抗Ｒ５を有する異物によりショートした場合が示され
る。これにより、ブーストされたワード線駆動信号Ｗｏ
Ｂが抵抗Ｒｓを介して矢印で示される経路で接地に流れ
る。前述のように、この信号ＷｐＢは出力がフローティ
ング状態にもたらされたワード線ブースト回路から出力
されているので、信号Ｗｏ　Ｂのレベルが低下し、この
ワード線ＷＬにが不良となる。

しかし、第３図に示されるように、この信号ＷＤ［ｌは
４つの行デコーダを介して４本のワード線ＷＬに同時に
与えられているので、たとえば、メモリアレイ１のワー
ド線だけがこのような不良を起こした場合でも、信号Ｗ
Ｄ８のレベルが低下するので他のメモリアレイ２ないし
４のワード線も不良と判断される。すなわち、他のワー
ド線には何ら欠陥がないにもかかわらず、これらは不良
とみなされる。

これにより、各メモリアレイエないし４に予備行デコー
ダおよび予備行が１つずつしか設けられていない場合に
は、これらのすべてがワード線の置換のために使用され
てしまい、メモリセルに欠陥が存在するときにはこれを
救済することができないので歩留りが低下するという課
題があった。

また、予備行デコーダおよび予備行が２つずつ以上用意
されている場合でも、前述したような見かけ上の不良が
あるためこれらを有効に使用できないという課題もある
。

この発明は、上記のような課題を解消するためになされ
たもので、有効に対策を施すことにより歩留りの高いダ
イナミック型半導体記憶装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、複数
のメモリセルアレイブロックごとに設けられ、それぞれ
のメモリセルアレイブロックのワード線を駆動するため
の駆動電圧をそれぞれ発生する複数の駆動電圧発生手段
と、複数のメモリセルアレイブロックのそれぞれに接続
され、複数の駆動電圧発生手段からの駆動電圧を２以上
の対応するメモリセルアレイブロックのアドレス信号に
より指定されたワード線に同時に与える複数のデコーダ
手段とを含む。

［作用コ この発明におけるダイナミック型半導体記憶装置は、複
数の駆動電圧発生手段をメモリセルアレイブロックごと
に設けたので、不良が存在する箇所をメモリセルアレイ
ブロックごとに限定して知ることができる。これにより
、例えば冗長回路を適用するなど、有効に対策を施すこ
とができる。

［発明の実施例］ 第１図は、この発明の一実施例を示すＩＭビットダイナ
ミックＲＡＭを示すブロック図である。

第１図を参照して、このダイナミックＲＡＭと第３図に
示された従来のものとを比較して異なる＝　　１５　− 点は、４つのワード線ブースト回路１１ないし１４がメ
モリアレイエないし４ごとに設けられていることである
。すなわち、ワード線ブースト回路１１ないし１４は、
ワード線駆動信号発生回路５１からそれぞれワード線駆
動信号ＷＤ、を受け、それぞれブーストされたワード線
駆動信号ＷＤ［１１ないしＷｏ８４を出力し、各行デコ
ーダに与える。

第２図は、第１図で使用される４つのワード線ブースト
回路の一例を示す回路図である。

第２図を参照して、これらのワード線ブースト回路１１
ないし１４は、それぞれが第５図に示されたものと同様
であり、説明は省略する。

これにより、たとえば、第９図に示されるようにワード
線に異物によるショートが発生した場合でも、信号ＷＤ
６．のレベルは低下するが、他の信号ＷｏＢ２ないしＷ
ｏＢ４は電気的に切り離されているのでレベルが低下し
ない。したがって、同時に選択された他のメモリアレイ
２ないし４のワード線は不良とみなされず、これらのメ
モリアー　１６　＝ レイ２ないし４に設けられた予備行デコーダを他のメモ
リセルなどの不良の救済に使用できるので、歩留りを向
上させることができる。

なお、上記の実施例ではワード線ブースト回路だけを複
数にしてワード線駆動信号発生回路は複数にしていない
。これは、複数のワード線駆動信号発生回路を設けた場
合、これらの回路による占有面積が増大し好ましくない
からである。

また、上記実施例ではＮチャネル型メモリセルを用いた
ダイナミック型半導体記憶装置について説明したが、Ｐ
チャネル型メモリセルを用いたダイナミック型半導体記
憶装置についてもこの発明は適用できる。その場合、ワ
ード線ブースト回路として接地電位より低い電位にブー
ストする回路を設ければよい。

［発明の効果コ 以上のように、この発明によれば、複数のメモリセルア
レイブロックごとに設けられたワード線を駆動するため
の複数の駆動電圧発生手段を含むので、不良が存在する
箇所をメモリセルアレイブロックごとに限定して知るこ
とができ、例えば冗長回路を適用するなど、有効に対策
を施すことにより、歩留りの高いダイナミック型半導体
記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＩＭビットダイナ
ミックＲＡＭを示すブロック図である。 第２図は、第１図に示されたダイナミックＲＡＭで使用
される４つのワード線ブースト回路の一例を示す回路図
である。第３図は、従来のＩＭビットダイナミックＲＡ
Ｍを示すブロック図である。 第４図は、従来のメモリセルの等価回路を示す回路図で
ある。第５図は、従来のワード線ブースト回路の一例を
示す回路図である。第６図は、第５図に示されたワード
線ブースト回路の動作を説明するためのタイミング図で
ある。第７図は、従来の行デコーダの一例を示す概略の
回路図である。 第８図は、従来のメモリアレイとそこに設けられた冗長
回路とを示す概念図である。第９図は、第７図に示され
た行デコーダに異常がある場合を示す回路図である。 図において、１ないし４はメモリアレイ、１ａは行デコ
ーダ、１ｂはセンスアンプ、１ｃは列デコーダ、ｌａｓ
は予備行デコーダ、１ｓは予備行、１０ないし１４はワ
ード線ブースト回路、５１はワード線駆動信号発生回路
である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 それぞれが複数のワード線に接続された複数のメモリセ
   ルを含む複数のメモリセルアレイブロックを備えたダイ
   ナミック型半導体記憶装置であって、 外部から前記記憶装置の状態を制御するための状態制御
   信号を受ける状態入力手段と、 外部から前記記憶装置をアドレッシングするためのアド
   レス信号を受けるアドレス入力手段と、前記複数のメモ
   リセルアレイブロックごとに設けられ、前記状態入力手
   段からの状態信号および前記アドレス入力手段からのア
   ドレス信号に応答して、前記メモリセルアレイブロック
   のワード線を駆動するための駆動電圧をそれぞれ発生す
   る複数の駆動電圧発生手段と、 前記複数のメモリセルアレイブロックのそれぞれに接続
   され、かつ、前記複数の駆動電圧発生手段のそれぞれに
   接続され、前記アドレス入力手段からのアドレス信号を
   デコードして、前記複数のメモリセルアレイブロックの
   ２以上のそれぞれのデコードによって指定されたワード
   線に、対応する前記複数の駆動電圧発生手段のそれぞれ
   からの駆動電圧を同時に与える複数のデコーダ手段とを
   含み、 前記記憶装置のアドレッシングは、前記駆動電圧発生手
   段からの駆動電圧を前記デコードによって指定されたワ
   ード線に与えることによってなされる、ダイナミック型
   半導体記憶装置。