JPH08241592A - 半導体メモリ装置の電源昇圧回路 - Google Patents
半導体メモリ装置の電源昇圧回路Info
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- JPH08241592A JPH08241592A JP8004785A JP478596A JPH08241592A JP H08241592 A JPH08241592 A JP H08241592A JP 8004785 A JP8004785 A JP 8004785A JP 478596 A JP478596 A JP 478596A JP H08241592 A JPH08241592 A JP H08241592A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ワード線間の抵抗ブリッジ発生でも誤動作に
つながる可能性がより低く、また冗長効率が向上するよ
うな昇圧電源発生回路の構成をもつ半導体メモリ装置を
提供する。 【解決手段】 例えば８個のメモリセルアレイＭＣＡ１
〜ＭＣＡ８をもち、ワード線ＷＬ１〜ＷＬ８が同時活性
化される半導体メモリ装置について、独立動作する８個
の電源昇圧回路ＶＰＧ１〜ＶＰＧ８を配置し、各ワード
線ＷＬ１〜ＷＬ８に対して個別的にそれぞれ昇圧電源Ｖ
ＰＰ１〜ＶＰＰ８を供給する。各ワード線に対する昇圧
電源の駆動能力が高まって昇圧電源の降下幅を小さくす
ることができ誤動作発生率を抑えられるうえ、従来では
同時活性ワード線中の１つに抵抗ブリッジによる不良が
発生すると同時活性ワード線の全てを冗長しなければな
らなかったものが、不良ワード線だけを冗長するだけで
他の同時活性ワード線はそのまま使用することがきるよ
うになり、冗長効率が向上する。
つながる可能性がより低く、また冗長効率が向上するよ
うな昇圧電源発生回路の構成をもつ半導体メモリ装置を
提供する。 【解決手段】 例えば８個のメモリセルアレイＭＣＡ１
〜ＭＣＡ８をもち、ワード線ＷＬ１〜ＷＬ８が同時活性
化される半導体メモリ装置について、独立動作する８個
の電源昇圧回路ＶＰＧ１〜ＶＰＧ８を配置し、各ワード
線ＷＬ１〜ＷＬ８に対して個別的にそれぞれ昇圧電源Ｖ
ＰＰ１〜ＶＰＰ８を供給する。各ワード線に対する昇圧
電源の駆動能力が高まって昇圧電源の降下幅を小さくす
ることができ誤動作発生率を抑えられるうえ、従来では
同時活性ワード線中の１つに抵抗ブリッジによる不良が
発生すると同時活性ワード線の全てを冗長しなければな
らなかったものが、不良ワード線だけを冗長するだけで
他の同時活性ワード線はそのまま使用することがきるよ
うになり、冗長効率が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、その電源昇圧回路に関する。
関し、特に、その電源昇圧回路に関する。
【０００２】
【従来の技術】一般にトランジスタのしきい値電圧(thr
eshold voltage) はトランジスタを使用する回路の機能
と特性に直接的に影響する。即ち、入力される電圧がト
ランジスタを経て所定の端子まで伝達される場合、前記
トランジスタを通過するときにしきい値電圧分の電圧降
下が発生する。従って、入力電圧と出力電圧との間には
トランジスタのしきい値電圧分の電圧差が発生する。こ
のため、印加電圧を所定の端子へそのまま出力しようと
する場合には、トランジスタのゲート電極に供給する電
圧を、トランジスタの伝達過程で発生し得る電圧降下分
高い電圧としなければならない。
eshold voltage) はトランジスタを使用する回路の機能
と特性に直接的に影響する。即ち、入力される電圧がト
ランジスタを経て所定の端子まで伝達される場合、前記
トランジスタを通過するときにしきい値電圧分の電圧降
下が発生する。従って、入力電圧と出力電圧との間には
トランジスタのしきい値電圧分の電圧差が発生する。こ
のため、印加電圧を所定の端子へそのまま出力しようと
する場合には、トランジスタのゲート電極に供給する電
圧を、トランジスタの伝達過程で発生し得る電圧降下分
高い電圧としなければならない。
【０００３】そこで、半導体メモリ装置では動作電源電
圧Ｖｃｃより高い電圧を発生させるための電源昇圧回路
(Vpp generator) を採用しており、この電源昇圧回路か
ら昇圧電源としてＶｃｃ＋αの電圧レベルの電源を出力
するようにしている。半導体メモリ装置でこの昇圧電源
を使用する代表的な例としては、メモリセルトランジス
タのソース電極又はドレイン電極に直列接続したセルキ
ャパシタに対する情報の書込或いは読出のために供給さ
れるワード線駆動電圧がある。即ち、セルキャパシタに
対して情報を書込み又は読出すときのセルトランジスタ
のしきい値電圧による電圧降下を補償し、セルキャパシ
タとビット線との間で情報をそのまま伝達できるよう
に、セルトランジスタのゲート電極に接続されるワード
線に供給する電圧として昇圧電源が使用される。
圧Ｖｃｃより高い電圧を発生させるための電源昇圧回路
(Vpp generator) を採用しており、この電源昇圧回路か
ら昇圧電源としてＶｃｃ＋αの電圧レベルの電源を出力
するようにしている。半導体メモリ装置でこの昇圧電源
を使用する代表的な例としては、メモリセルトランジス
タのソース電極又はドレイン電極に直列接続したセルキ
ャパシタに対する情報の書込或いは読出のために供給さ
れるワード線駆動電圧がある。即ち、セルキャパシタに
対して情報を書込み又は読出すときのセルトランジスタ
のしきい値電圧による電圧降下を補償し、セルキャパシ
タとビット線との間で情報をそのまま伝達できるよう
に、セルトランジスタのゲート電極に接続されるワード
線に供給する電圧として昇圧電源が使用される。
【０００４】また、ＤＲＡＭでは、セルキャパシタに記
憶した情報を維持するために一定周期でリフレッシュ(r
efresh) を遂行する。このリフレッシュは、セルキャパ
シタが記憶情報を維持可能な間にメモリ内に含まれたメ
モリセルアレイ全体にかけて遂行する必要がある。この
ため、半導体メモリ装置の高集積化が進むほど、同時に
多数のワード線が活用化されることになる。
憶した情報を維持するために一定周期でリフレッシュ(r
efresh) を遂行する。このリフレッシュは、セルキャパ
シタが記憶情報を維持可能な間にメモリ内に含まれたメ
モリセルアレイ全体にかけて遂行する必要がある。この
ため、半導体メモリ装置の高集積化が進むほど、同時に
多数のワード線が活用化されることになる。
【０００５】図１に従来からある電源昇圧回路ＶＰＧを
採用した半導体メモリ装置の概略構成を示す。各メモリ
セルアレイＭＣＡ１〜ＭＣＡ８は、セルキャパシタ及び
セルトランジスタからなるメモリセルを多数を備えてい
る。ここでは８つのメモリセルアレイを示しているが、
それ以上のメモリセルアレイを備えることも勿論可能で
ある。ワード線駆動回路ＷＤ１〜ＷＤ８は、メモリセル
アレイＭＣＡ１〜ＭＣＡ８の各メモリセルを選択するワ
ード線ＷＬ１〜ＷＬ８に昇圧電源ＶＰＰを選択出力す
る。各ワード線ＷＬ１〜ＷＬ８はメモリセルアレイＭＣ
Ａ１〜ＭＣＡ８のセルトランジスタのゲート電極と接続
される。従って、各メモリセルアレイＭＣＡ１〜ＭＣＡ
８にはメモリセル数に応じた多数のワード線が存在す
る。昇圧電源ＶＰＰは単一の電源昇圧回路ＶＰＧから発
生されて各ワード線駆動回路ＷＤ１〜ＷＤ８を介してワ
ード線へ供給される。即ち、電源昇圧回路ＶＰＧにより
発生する昇圧電源ＶＰＰは同時にワード線駆動回路ＷＤ
１〜ＷＤ８へ提供され、これによりワード線ＷＬ１〜Ｗ
Ｌ８が同時に駆動されるようになっている。
採用した半導体メモリ装置の概略構成を示す。各メモリ
セルアレイＭＣＡ１〜ＭＣＡ８は、セルキャパシタ及び
セルトランジスタからなるメモリセルを多数を備えてい
る。ここでは８つのメモリセルアレイを示しているが、
それ以上のメモリセルアレイを備えることも勿論可能で
ある。ワード線駆動回路ＷＤ１〜ＷＤ８は、メモリセル
アレイＭＣＡ１〜ＭＣＡ８の各メモリセルを選択するワ
ード線ＷＬ１〜ＷＬ８に昇圧電源ＶＰＰを選択出力す
る。各ワード線ＷＬ１〜ＷＬ８はメモリセルアレイＭＣ
Ａ１〜ＭＣＡ８のセルトランジスタのゲート電極と接続
される。従って、各メモリセルアレイＭＣＡ１〜ＭＣＡ
８にはメモリセル数に応じた多数のワード線が存在す
る。昇圧電源ＶＰＰは単一の電源昇圧回路ＶＰＧから発
生されて各ワード線駆動回路ＷＤ１〜ＷＤ８を介してワ
ード線へ供給される。即ち、電源昇圧回路ＶＰＧにより
発生する昇圧電源ＶＰＰは同時にワード線駆動回路ＷＤ
１〜ＷＤ８へ提供され、これによりワード線ＷＬ１〜Ｗ
Ｌ８が同時に駆動されるようになっている。
【０００６】
【発明が解決しようとする課題】この図１のメモリ装置
のように複数のワード線が同時に活性化される場合、工
程上のエラーで例えばメモリセルアレイＭＣＡ１内のワ
ード線ＷＬ１につき図示のように抵抗ブリッジ(bridge)
が発生すると、不具合の生じる可能性がある。このよう
な抵抗ブリッジは、蝕刻工程におけるごみ等の影響で隣
接線間のメタルが蝕刻されずに短絡状態が発生する場合
等に起こり得る。例えば、２本の隣接ワード線間のメタ
ルがごみ等により一部区間で連結されている場合には抵
抗ブリッジとなる。また、蝕刻工程後に抵抗成分を有す
るごみ等が付着して２本の線間を短絡させた状態とな
り、そのまま続く工程が遂行された場合にも抵抗ブリッ
ジが形成され得る。
のように複数のワード線が同時に活性化される場合、工
程上のエラーで例えばメモリセルアレイＭＣＡ１内のワ
ード線ＷＬ１につき図示のように抵抗ブリッジ(bridge)
が発生すると、不具合の生じる可能性がある。このよう
な抵抗ブリッジは、蝕刻工程におけるごみ等の影響で隣
接線間のメタルが蝕刻されずに短絡状態が発生する場合
等に起こり得る。例えば、２本の隣接ワード線間のメタ
ルがごみ等により一部区間で連結されている場合には抵
抗ブリッジとなる。また、蝕刻工程後に抵抗成分を有す
るごみ等が付着して２本の線間を短絡させた状態とな
り、そのまま続く工程が遂行された場合にも抵抗ブリッ
ジが形成され得る。
【０００７】図２は、上記のように抵抗ブリッジが隣接
ワード線間に形成されたときの状態を示した等価回路図
である。同図において、電源昇圧回路ＶＰＧはワード線
駆動回路ＷＤｉ，ＷＤｊに昇圧電源ＶＰＰを供給する。
ワード線間に形成されたときの状態を示した等価回路図
である。同図において、電源昇圧回路ＶＰＧはワード線
駆動回路ＷＤｉ，ＷＤｊに昇圧電源ＶＰＰを供給する。
【０００８】ワード線駆動回路ＷＤｉは、昇圧電源ＶＰ
Ｐと接地との間に直列接続され、ゲート電極にワード線
選択信号φＷＳｉを共通に受けるＰＭＯＳトランジスタ
Ｐｉ及びＮＭＯＳトランジスタＮｉで構成される。この
ワード線駆動回路ＷＤｉから出力される昇圧電源ＶＰＰ
がワード線ＷＬｉに印加される。ビット線ＢＬｉと接地
との間に直列接続されるセルトランジスタＭＣｉ及びセ
ルキャパシタＣＣｉがメモリセルで、そのセルトランジ
スタＭＣｉのゲート電極がワード線ＷＬｉに接続してい
る。ワード線駆動回路ＷＤｊは、昇圧電源ＶＰＰと接地
との間に直列接続され、ゲート電極にワード線選択信号
φＷＳｊを共通に受けるＰＭＯＳトランジスタＰｊ及び
ＮＭＯＳトランジスタＮｊで構成される。そして、ワー
ド線駆動回路ＷＤｊから出力される昇圧電源ＶＰＰがワ
ード線ＷＬｊに印加される。ビット線ＢＬｊと接地との
間に直列接続されるセルトランジスタＭＣｊ及びセルキ
ャパシタＣＣｊがメモリセルで、そのセルトランジスタ
ＭＣｊのゲート電極がワード線ＷＬｊに接続している。
Ｐと接地との間に直列接続され、ゲート電極にワード線
選択信号φＷＳｉを共通に受けるＰＭＯＳトランジスタ
Ｐｉ及びＮＭＯＳトランジスタＮｉで構成される。この
ワード線駆動回路ＷＤｉから出力される昇圧電源ＶＰＰ
がワード線ＷＬｉに印加される。ビット線ＢＬｉと接地
との間に直列接続されるセルトランジスタＭＣｉ及びセ
ルキャパシタＣＣｉがメモリセルで、そのセルトランジ
スタＭＣｉのゲート電極がワード線ＷＬｉに接続してい
る。ワード線駆動回路ＷＤｊは、昇圧電源ＶＰＰと接地
との間に直列接続され、ゲート電極にワード線選択信号
φＷＳｊを共通に受けるＰＭＯＳトランジスタＰｊ及び
ＮＭＯＳトランジスタＮｊで構成される。そして、ワー
ド線駆動回路ＷＤｊから出力される昇圧電源ＶＰＰがワ
ード線ＷＬｊに印加される。ビット線ＢＬｊと接地との
間に直列接続されるセルトランジスタＭＣｊ及びセルキ
ャパシタＣＣｊがメモリセルで、そのセルトランジスタ
ＭＣｊのゲート電極がワード線ＷＬｊに接続している。
【０００９】図示のワード線ＷＬｉ，ＷＬｊ間には抵抗
ブリッジＲＢが発生しており、好ましくない異常接続が
起きている。
ブリッジＲＢが発生しており、好ましくない異常接続が
起きている。
【００１０】ワード線ＷＬｉを選択する場合、ワード線
選択信号φＷＳｉが論理“ロウ”で印加される。する
と、この論理“ロウ”のワード線選択信号φＷＳｉによ
ってインバータ構成のワード線駆動回路ＷＤｉにおける
ＰＭＯＳトランジスタＰｉがオンし、ＮＭＯＳトランジ
スタＮｉがオフするので、ワード線ＷＬｉに電源昇圧回
路ＶＰＧによる昇圧電源ＶＰＰが供給される。これによ
りセルトランジスタＭＣｉがオンし、ビット線ＢＬｉと
セルキャパシタＣＣｉとの間で情報伝達が行われる。セ
ルキャパシタＣＣｉの記憶情報は微小信号であるが、セ
ルトランジスタＭＣｉが昇圧電源ＶＰＰによってオンさ
れるので、電圧降下が発生することなくセルキャパシタ
ＣＣｉの情報をビット線ＢＬｉへ出力することができ
る。記憶情報を受けたビット線ＢＬｉは、内部電源電圧
の中間レベルのプリチャージ状態からその記憶情報によ
る電圧分変動して感知が行われる。
選択信号φＷＳｉが論理“ロウ”で印加される。する
と、この論理“ロウ”のワード線選択信号φＷＳｉによ
ってインバータ構成のワード線駆動回路ＷＤｉにおける
ＰＭＯＳトランジスタＰｉがオンし、ＮＭＯＳトランジ
スタＮｉがオフするので、ワード線ＷＬｉに電源昇圧回
路ＶＰＧによる昇圧電源ＶＰＰが供給される。これによ
りセルトランジスタＭＣｉがオンし、ビット線ＢＬｉと
セルキャパシタＣＣｉとの間で情報伝達が行われる。セ
ルキャパシタＣＣｉの記憶情報は微小信号であるが、セ
ルトランジスタＭＣｉが昇圧電源ＶＰＰによってオンさ
れるので、電圧降下が発生することなくセルキャパシタ
ＣＣｉの情報をビット線ＢＬｉへ出力することができ
る。記憶情報を受けたビット線ＢＬｉは、内部電源電圧
の中間レベルのプリチャージ状態からその記憶情報によ
る電圧分変動して感知が行われる。
【００１１】一方このときに隣接ワード線ＷＬｊは非選
択なので、ワード線選択信号φＷＳｊが論理“ハイ”で
印加される。すると、この論理“ハイ”のワード線選択
信号φＷＳｊによりインバータ構成のワード線駆動回路
ＷＤｊにおけるＰＭＯＳトランジスタＰｊがオフし、Ｎ
ＭＯＳトランジスタＮｊがオンするので、ワード線ＷＬ
ｊに対しては電源昇圧回路ＶＰＧによる昇圧電源ＶＰＰ
が遮断される。これによりセルトランジスタＭＣｊがオ
フするので、セルキャパシタＣＣｊとビット線ＢＬｊと
は非接続であり、例えばビット線ＢＬｊはプリチャージ
状態を維持する。
択なので、ワード線選択信号φＷＳｊが論理“ハイ”で
印加される。すると、この論理“ハイ”のワード線選択
信号φＷＳｊによりインバータ構成のワード線駆動回路
ＷＤｊにおけるＰＭＯＳトランジスタＰｊがオフし、Ｎ
ＭＯＳトランジスタＮｊがオンするので、ワード線ＷＬ
ｊに対しては電源昇圧回路ＶＰＧによる昇圧電源ＶＰＰ
が遮断される。これによりセルトランジスタＭＣｊがオ
フするので、セルキャパシタＣＣｊとビット線ＢＬｊと
は非接続であり、例えばビット線ＢＬｊはプリチャージ
状態を維持する。
【００１２】上記状態において、ワード線ＷＬｉ，ＷＬ
ｊが抵抗ブリッジＲＢによって短絡していると、昇圧電
源ＶＰＰに対し、電源昇圧回路ＶＰＧ→ワード線駆動回
路ＷＤｉのＰＭＯＳトランジスタＰｉ→ワード線ＷＬｉ
→抵抗ブリッジＲＢ→ワード線ＷＬｊ→ワード線駆動回
路ＷＤｊのＮＭＯＳトランジスタＮｊ→接地からなる電
流通路が形成される（図２の矢示）。このため昇圧電源
ＶＰＰの電圧が下降する可能性があり、図１のような従
来回路では、昇圧電源ＶＰＰを使用する全駆動回路の電
圧低下につながって動作に支障をきたすことがあり得
る。特に、隣接する２本のワード線が図２に示すように
抵抗ブリッジＲＢによって短絡状態となり、全駆動回路
に対する昇圧電源ＶＰＰが記憶情報の電圧＋セルトラン
ジスタＭＣｉのしきい値電圧のレベルより低くなってし
まうときには、情報伝達が正常に行えなくなって誤動作
要因となることがある。
ｊが抵抗ブリッジＲＢによって短絡していると、昇圧電
源ＶＰＰに対し、電源昇圧回路ＶＰＧ→ワード線駆動回
路ＷＤｉのＰＭＯＳトランジスタＰｉ→ワード線ＷＬｉ
→抵抗ブリッジＲＢ→ワード線ＷＬｊ→ワード線駆動回
路ＷＤｊのＮＭＯＳトランジスタＮｊ→接地からなる電
流通路が形成される（図２の矢示）。このため昇圧電源
ＶＰＰの電圧が下降する可能性があり、図１のような従
来回路では、昇圧電源ＶＰＰを使用する全駆動回路の電
圧低下につながって動作に支障をきたすことがあり得
る。特に、隣接する２本のワード線が図２に示すように
抵抗ブリッジＲＢによって短絡状態となり、全駆動回路
に対する昇圧電源ＶＰＰが記憶情報の電圧＋セルトラン
ジスタＭＣｉのしきい値電圧のレベルより低くなってし
まうときには、情報伝達が正常に行えなくなって誤動作
要因となることがある。
【００１３】また、図１に示すように、メモリセルをア
クセスするとき同時に８つのワード線ＷＬ１〜ＷＬ８が
選択される構成の場合、活性ワード線ＷＬ１に抵抗ブリ
ッジが発生していると、その他の同時活性ワード線ＷＬ
２〜ＷＬ８も不良発生として処理されることになる。こ
のため、不良救済で冗長ワード線に切り換えるときに、
不良発生の１ワード線と共に他の正常な同時活性ワード
線もすべて冗長ワード線に切り換える必要があるので、
冗長効率が低下することになる。
クセスするとき同時に８つのワード線ＷＬ１〜ＷＬ８が
選択される構成の場合、活性ワード線ＷＬ１に抵抗ブリ
ッジが発生していると、その他の同時活性ワード線ＷＬ
２〜ＷＬ８も不良発生として処理されることになる。こ
のため、不良救済で冗長ワード線に切り換えるときに、
不良発生の１ワード線と共に他の正常な同時活性ワード
線もすべて冗長ワード線に切り換える必要があるので、
冗長効率が低下することになる。
【００１４】そこで本発明では、抵抗ブリッジ発生でも
誤動作につながる可能性がより低く、また、冗長効率が
向上するような昇圧電源発生構成の提供を目的とする。
誤動作につながる可能性がより低く、また、冗長効率が
向上するような昇圧電源発生構成の提供を目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
には、多数の電源昇圧回路を備えるようにし、これら電
源昇圧回路により各メモリセルアレイへ昇圧電源を供給
する昇圧電源発生構成とすることが考えられる。
には、多数の電源昇圧回路を備えるようにし、これら電
源昇圧回路により各メモリセルアレイへ昇圧電源を供給
する昇圧電源発生構成とすることが考えられる。
【００１６】即ち、本発明による半導体メモリ装置は、
多数の電源昇圧回路を配置し、１周期で活性化される多
数のワード線に対して、前記多数の電源昇圧回路により
それぞれ独立的に昇圧電源を供給することを特徴とす
る。或いは、２以上の電源昇圧回路を配置してそれぞれ
に所定数のメモリセルアレイを担当させるようにし、１
周期で活性化される多数のワード線に対して、前記各電
源昇圧回路によりその担当メモリセルアレイ別にそれぞ
れ独立的に昇圧電源を供給することを特徴とする。
多数の電源昇圧回路を配置し、１周期で活性化される多
数のワード線に対して、前記多数の電源昇圧回路により
それぞれ独立的に昇圧電源を供給することを特徴とす
る。或いは、２以上の電源昇圧回路を配置してそれぞれ
に所定数のメモリセルアレイを担当させるようにし、１
周期で活性化される多数のワード線に対して、前記各電
源昇圧回路によりその担当メモリセルアレイ別にそれぞ
れ独立的に昇圧電源を供給することを特徴とする。
【００１７】また、本発明によれば、第１電源を動作電
源として使用し情報を記憶する多数のメモリセルアレイ
をもつ半導体メモリ装置において、少なくとも２つ配置
され、それぞれ独立して第１電源を昇圧し昇圧電源を発
生する電源昇圧回路と、前記各メモリセルアレイにつき
それぞれ設けられると共に前記電源昇圧回路に対応する
グループに分けられ、そのグループごとに対応する前記
昇圧電源を受けて前記メモリセルアレイへ出力する駆動
回路と、を備えることを特徴とする。或いは、第１電源
を動作電源として使用し、メモリセルを選択する多数の
ワード線をもつ複数のメモリセルアレイを備えた半導体
メモリ装置において、１周期で活性化されるワード線数
分配置され、それぞれ独立して第１電源を昇圧し昇圧電
源を発生する電源昇圧回路と、前記各メモリセルアレイ
につきそれぞれ設けられ、前記各昇圧電源をそれぞれ個
別的に受けて対応メモリセルアレイへ出力する駆動回路
と、を備えることを特徴とする。
源として使用し情報を記憶する多数のメモリセルアレイ
をもつ半導体メモリ装置において、少なくとも２つ配置
され、それぞれ独立して第１電源を昇圧し昇圧電源を発
生する電源昇圧回路と、前記各メモリセルアレイにつき
それぞれ設けられると共に前記電源昇圧回路に対応する
グループに分けられ、そのグループごとに対応する前記
昇圧電源を受けて前記メモリセルアレイへ出力する駆動
回路と、を備えることを特徴とする。或いは、第１電源
を動作電源として使用し、メモリセルを選択する多数の
ワード線をもつ複数のメモリセルアレイを備えた半導体
メモリ装置において、１周期で活性化されるワード線数
分配置され、それぞれ独立して第１電源を昇圧し昇圧電
源を発生する電源昇圧回路と、前記各メモリセルアレイ
につきそれぞれ設けられ、前記各昇圧電源をそれぞれ個
別的に受けて対応メモリセルアレイへ出力する駆動回路
と、を備えることを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施形態を添付の
図面を参照して詳細に説明する。図中の共通要素には同
じ符号を付して説明する。尚、“１周期”とは、メモリ
セルを選択して情報を書込み或いは読出すときの周期を
意味する。
図面を参照して詳細に説明する。図中の共通要素には同
じ符号を付して説明する。尚、“１周期”とは、メモリ
セルを選択して情報を書込み或いは読出すときの周期を
意味する。
【００１９】図３に示すのは、１周期で活性化される８
本のワード線ＷＬ１〜ＷＬ８に対しそれぞれ独立的に昇
圧電源ＶＰＰを供給するために、８つの電源昇圧回路Ｖ
ＰＧを備えるようにした第１実施形態の概略構成であ
る。メモリセルアレイＭＣＡ１〜ＭＣＡ８はセルキャパ
シタ及びセルトランジスタからなるメモリセルを多数備
え、通常の電源電圧を動作電源として使用する。この例
では８つのメモリセルアレイを示しているが、それ以上
のメモリセルアレイを備えることも勿論可能である。ワ
ード線駆動回路ＷＤ１〜ＷＤ８は、メモリセルアレイＭ
ＣＡ１〜ＭＣＡ８の各メモリセルを選択するワード線Ｗ
Ｌ１〜ＷＬ８に昇圧電源ＶＰＰを選択出力する。ワード
線ＷＬ１〜ＷＬ８はメモリセルアレイＭＣＡ１〜ＭＣＡ
８内のセルトランジスタのゲート電極と接続される。従
って、メモリセルアレイＭＣＡ１〜ＭＣＡ８にはメモリ
セル数に応じた多数のワード線が存在する。
本のワード線ＷＬ１〜ＷＬ８に対しそれぞれ独立的に昇
圧電源ＶＰＰを供給するために、８つの電源昇圧回路Ｖ
ＰＧを備えるようにした第１実施形態の概略構成であ
る。メモリセルアレイＭＣＡ１〜ＭＣＡ８はセルキャパ
シタ及びセルトランジスタからなるメモリセルを多数備
え、通常の電源電圧を動作電源として使用する。この例
では８つのメモリセルアレイを示しているが、それ以上
のメモリセルアレイを備えることも勿論可能である。ワ
ード線駆動回路ＷＤ１〜ＷＤ８は、メモリセルアレイＭ
ＣＡ１〜ＭＣＡ８の各メモリセルを選択するワード線Ｗ
Ｌ１〜ＷＬ８に昇圧電源ＶＰＰを選択出力する。ワード
線ＷＬ１〜ＷＬ８はメモリセルアレイＭＣＡ１〜ＭＣＡ
８内のセルトランジスタのゲート電極と接続される。従
って、メモリセルアレイＭＣＡ１〜ＭＣＡ８にはメモリ
セル数に応じた多数のワード線が存在する。
【００２０】そして、電源昇圧回路ＶＰＧ１〜ＶＰＧ８
は、それぞれ独立して電源電圧から昇圧電源ＶＰＰ１〜
ＶＰＰ８を個別発生し、発生した昇圧電源ＶＰＰ１〜Ｖ
ＰＰ８を対応の各ワード線駆動回路ＷＤ１〜ＷＤ８にそ
れぞれ供給する。即ち、当該半導体メモリ装置において
１周期で８本のワード線ＷＬ１〜ＷＬ８が同時に活性化
されるとき、各メモリセルアレイＭＣＡ１〜ＭＣＡ８の
ワード線ＷＬ１〜ＷＬ８へは、対応する昇圧電源ＶＰＰ
１〜ＶＰＰ８がそれぞれ独立的に発生されて供給され
る。例えばＤＲＡＭであれば、リフレッシュにおいて８
つのワード線ＷＬ１〜ＷＬ８が同時に選択されて活性化
され、この場合に電源昇圧回路ＶＰＧ１〜ＶＰＧ８から
発生される昇圧電源ＶＰＰ１〜ＶＰＰ８がそれぞれ独立
的に対応するワード線駆動回路ＷＤ１〜ＷＤ８を介して
ワード線ＷＬ１〜ＷＬ８へ個別供給される。
は、それぞれ独立して電源電圧から昇圧電源ＶＰＰ１〜
ＶＰＰ８を個別発生し、発生した昇圧電源ＶＰＰ１〜Ｖ
ＰＰ８を対応の各ワード線駆動回路ＷＤ１〜ＷＤ８にそ
れぞれ供給する。即ち、当該半導体メモリ装置において
１周期で８本のワード線ＷＬ１〜ＷＬ８が同時に活性化
されるとき、各メモリセルアレイＭＣＡ１〜ＭＣＡ８の
ワード線ＷＬ１〜ＷＬ８へは、対応する昇圧電源ＶＰＰ
１〜ＶＰＰ８がそれぞれ独立的に発生されて供給され
る。例えばＤＲＡＭであれば、リフレッシュにおいて８
つのワード線ＷＬ１〜ＷＬ８が同時に選択されて活性化
され、この場合に電源昇圧回路ＶＰＧ１〜ＶＰＧ８から
発生される昇圧電源ＶＰＰ１〜ＶＰＰ８がそれぞれ独立
的に対応するワード線駆動回路ＷＤ１〜ＷＤ８を介して
ワード線ＷＬ１〜ＷＬ８へ個別供給される。
【００２１】従って、図１に示したようにメモリセルア
レイＭＣＡ１のワード線ＷＬ１で抵抗ブリッジが発生
し、図２のように隣接ワード線と抵抗ブリッジＲＢによ
り短絡した場合でも、各ワード線ＷＬ１〜ＷＬ８には、
それぞれ個別的に電源昇圧回路ＶＰＧ１〜ＶＰＧ８から
昇圧電源ＶＰＰ１〜ＶＰＰ８が供給されるので、不良ワ
ード線ＷＬ１以外の同時活性ワード線ＷＬ２〜ＷＬ８の
駆動には影響がない。即ち、ワード線ＷＬ１〜ＷＬ８が
活性化された状態でワード線ＷＬ１に不良があっても残
りのワード線ＷＬ２〜ＷＬ８は正常動作可能であること
が分かる。
レイＭＣＡ１のワード線ＷＬ１で抵抗ブリッジが発生
し、図２のように隣接ワード線と抵抗ブリッジＲＢによ
り短絡した場合でも、各ワード線ＷＬ１〜ＷＬ８には、
それぞれ個別的に電源昇圧回路ＶＰＧ１〜ＶＰＧ８から
昇圧電源ＶＰＰ１〜ＶＰＰ８が供給されるので、不良ワ
ード線ＷＬ１以外の同時活性ワード線ＷＬ２〜ＷＬ８の
駆動には影響がない。即ち、ワード線ＷＬ１〜ＷＬ８が
活性化された状態でワード線ＷＬ１に不良があっても残
りのワード線ＷＬ２〜ＷＬ８は正常動作可能であること
が分かる。
【００２２】従来のように単一電源昇圧回路構成であれ
ば電源昇圧回路ＶＰＧの負担も大きく、抵抗ブリッジの
影響による昇圧電源ＶＰＰの降下幅も大きくなり動作に
影響が出やすい。これに対し、本例のように同時活性の
各ワード線（各メモリセルアレイ）に対し個別的に独立
させて電源昇圧回路ＶＰＧを設けておけば、正常なワー
ド線への影響はなくなると共に、１ワード線に対する駆
動能力は飛躍的に高まるので、抵抗ブリッジの影響によ
る昇圧電源ＶＰＰの降下幅も小さくなり誤動作が発生し
難くなる。また、正常なワード線ＷＬ２〜ＷＬ８はその
まま使用可能になるので不良ワード線ＷＬ１のみを冗長
すればよく、冗長効率が向上する。
ば電源昇圧回路ＶＰＧの負担も大きく、抵抗ブリッジの
影響による昇圧電源ＶＰＰの降下幅も大きくなり動作に
影響が出やすい。これに対し、本例のように同時活性の
各ワード線（各メモリセルアレイ）に対し個別的に独立
させて電源昇圧回路ＶＰＧを設けておけば、正常なワー
ド線への影響はなくなると共に、１ワード線に対する駆
動能力は飛躍的に高まるので、抵抗ブリッジの影響によ
る昇圧電源ＶＰＰの降下幅も小さくなり誤動作が発生し
難くなる。また、正常なワード線ＷＬ２〜ＷＬ８はその
まま使用可能になるので不良ワード線ＷＬ１のみを冗長
すればよく、冗長効率が向上する。
【００２３】上記第１実施形態のように、同時活性ワー
ド線数に対応する数だけ電源昇圧回路ＶＰＧを設ける場
合、メモリセルのアクセスや冗長に際して効率面で優れ
た長所を発揮するが、チップサイズの制限からこのよう
な多数の電源昇圧回路構成を採用できない場合も考えら
れる。この場合については、図４に示す第２実施形態の
ように、少なくとも２つの独立した電源昇圧回路ＶＰＧ
１，ＶＰＧ２を配置することで対処可能である。
ド線数に対応する数だけ電源昇圧回路ＶＰＧを設ける場
合、メモリセルのアクセスや冗長に際して効率面で優れ
た長所を発揮するが、チップサイズの制限からこのよう
な多数の電源昇圧回路構成を採用できない場合も考えら
れる。この場合については、図４に示す第２実施形態の
ように、少なくとも２つの独立した電源昇圧回路ＶＰＧ
１，ＶＰＧ２を配置することで対処可能である。
【００２４】この第２実施形態においては、メモリセル
アレイＭＣＡ１〜ＭＣＡ８はセルキャパシタ及びセルト
ランジスタからなるメモリセルを多数備え、電源電圧を
動作電源として使用する。ここでは８つのメモリセルア
レイを示しているが、それ以上（勿論以下も）のメモリ
セルアレイを備えることも当然可能である。ワード線駆
動回路ＷＤ１〜ＷＤ８は、メモリセルアレイＭＣＡ１〜
ＭＣＡ８の各メモリセルを選択するワード線ＷＬ１〜Ｗ
Ｌ８に昇圧電源ＶＰＰを選択出力する。各ワード線ＷＬ
１〜ＷＬ８はメモリセルアレイＭＣＡ１〜ＭＣＡ８のメ
モリセルトランジスタのゲート電極と接続される。従っ
て、メモリセルアレイＭＣＡ１〜ＭＣＡ８にはメモリセ
ル数に応じた多数のワード線が存在する。
アレイＭＣＡ１〜ＭＣＡ８はセルキャパシタ及びセルト
ランジスタからなるメモリセルを多数備え、電源電圧を
動作電源として使用する。ここでは８つのメモリセルア
レイを示しているが、それ以上（勿論以下も）のメモリ
セルアレイを備えることも当然可能である。ワード線駆
動回路ＷＤ１〜ＷＤ８は、メモリセルアレイＭＣＡ１〜
ＭＣＡ８の各メモリセルを選択するワード線ＷＬ１〜Ｗ
Ｌ８に昇圧電源ＶＰＰを選択出力する。各ワード線ＷＬ
１〜ＷＬ８はメモリセルアレイＭＣＡ１〜ＭＣＡ８のメ
モリセルトランジスタのゲート電極と接続される。従っ
て、メモリセルアレイＭＣＡ１〜ＭＣＡ８にはメモリセ
ル数に応じた多数のワード線が存在する。
【００２５】２つの電源昇圧回路ＶＰＧ１，ＶＰＧ２は
それぞれ独立して昇圧電源ＶＰＰ１，ＶＰＰ２を発生
し、発生した昇圧電源ＶＰＰ１，ＶＰＰ２を担当するメ
モリブロックＭＣＡ１〜ＭＣＡ８のワード線駆動回路Ｗ
Ｄ１〜ＷＤ８へ個別的に供給する。即ち、ワード線駆動
回路ＷＤ１〜ＷＤ８は２つの電源昇圧回路ＶＰＧ１，Ｖ
ＰＧ２に対応させて２つのグループに分けられ、その各
グループはそれぞれ、担当の電源昇圧回路ＶＰＧ１，Ｖ
ＰＧ２から個別的に独立して昇圧電源ＶＰＰ１，昇圧電
源ＶＰＰ２を受ける。図４の例では、ワード線駆動回路
ＷＤ１，ＷＤ２，ＷＤ５，ＷＤ６が第１グループとされ
て第１の昇圧電源ＶＰＰ１を受け、ワード線駆動回路Ｗ
Ｄ３，ＷＤ４，ＷＤ７，ＷＤ８が第２グループとされて
第２の昇圧電源ＶＰＰ２を受けるようになっている。
それぞれ独立して昇圧電源ＶＰＰ１，ＶＰＰ２を発生
し、発生した昇圧電源ＶＰＰ１，ＶＰＰ２を担当するメ
モリブロックＭＣＡ１〜ＭＣＡ８のワード線駆動回路Ｗ
Ｄ１〜ＷＤ８へ個別的に供給する。即ち、ワード線駆動
回路ＷＤ１〜ＷＤ８は２つの電源昇圧回路ＶＰＧ１，Ｖ
ＰＧ２に対応させて２つのグループに分けられ、その各
グループはそれぞれ、担当の電源昇圧回路ＶＰＧ１，Ｖ
ＰＧ２から個別的に独立して昇圧電源ＶＰＰ１，昇圧電
源ＶＰＰ２を受ける。図４の例では、ワード線駆動回路
ＷＤ１，ＷＤ２，ＷＤ５，ＷＤ６が第１グループとされ
て第１の昇圧電源ＶＰＰ１を受け、ワード線駆動回路Ｗ
Ｄ３，ＷＤ４，ＷＤ７，ＷＤ８が第２グループとされて
第２の昇圧電源ＶＰＰ２を受けるようになっている。
【００２６】この場合、１グループ内のワード線、例え
ば第１グループのワード線ＷＬ１で抵抗ブリッジが発生
すると、同じ第１グループ内の同時活性ワード線ＷＬ
２，ＷＬ５，ＷＬ６も冗長対象とされることになり、駆
動効率及び冗長効率の点で第１実施形態よりは若干劣る
が、他の第２グループのワード線ＷＬ３，ＷＬ４，ＷＬ
７，ＷＬ８はそのまま正常動作可能で冗長対象とはなら
ないので、従来よりは格段に優れた効果を発揮する。
ば第１グループのワード線ＷＬ１で抵抗ブリッジが発生
すると、同じ第１グループ内の同時活性ワード線ＷＬ
２，ＷＬ５，ＷＬ６も冗長対象とされることになり、駆
動効率及び冗長効率の点で第１実施形態よりは若干劣る
が、他の第２グループのワード線ＷＬ３，ＷＬ４，ＷＬ
７，ＷＬ８はそのまま正常動作可能で冗長対象とはなら
ないので、従来よりは格段に優れた効果を発揮する。
【００２７】上記実施形態においては、電源昇圧回路Ｖ
ＰＧが８つである場合及び２つである場合を例として説
明したが、１周期で活性化されるワード線数に応じて適
宜必要数で実施可能であることは勿論である。
ＰＧが８つである場合及び２つである場合を例として説
明したが、１周期で活性化されるワード線数に応じて適
宜必要数で実施可能であることは勿論である。
【００２８】
【発明の効果】本発明によれば、半導体メモリ装置内に
独立して昇圧電源を発生する多数の電源昇圧回路を備
え、これらが個別的に対応ワード線へ昇圧電源を供給す
る構成としたので、駆動能力が高まり誤動作の発生率を
低められると共に、ワード線不良が発生した際の冗長対
象ワード線数を減らすことが可能となり、冗長効率を向
上させることができる。
独立して昇圧電源を発生する多数の電源昇圧回路を備
え、これらが個別的に対応ワード線へ昇圧電源を供給す
る構成としたので、駆動能力が高まり誤動作の発生率を
低められると共に、ワード線不良が発生した際の冗長対
象ワード線数を減らすことが可能となり、冗長効率を向
上させることができる。
【図１】従来の半導体メモリ装置における電源昇圧回路
の配置構成を説明するブロック図。
の配置構成を説明するブロック図。
【図２】隣接ワード線間で抵抗ブリッジが発生した場合
を説明する等価回路図。
を説明する等価回路図。
【図３】本発明に係る半導体メモリ装置における電源昇
圧回路の配置構成の一例を説明するブロック図。
圧回路の配置構成の一例を説明するブロック図。
【図４】本発明に係る半導体メモリ装置における電源昇
圧回路の配置構成の他の例を説明するブロック図。
圧回路の配置構成の他の例を説明するブロック図。
ＶＰＧ１〜８ 電源昇圧回路 ＶＰＰ１〜８ 昇圧電源 ＷＤ１〜８ ワード線駆動回路（駆動回路） ＷＬ１〜８ ワード線 ＭＣＡ１〜８ メモリセルアレイ
Claims (8)
- 【請求項１】 第１電源を動作電源として使用し情報を
記憶する多数のメモリセルアレイをもつ半導体メモリ装
置において、 少なくとも２つ配置され、それぞれ独立して第１電源を
昇圧し昇圧電源を発生する電源昇圧回路と、前記各メモ
リセルアレイにつきそれぞれ設けられると共に前記電源
昇圧回路に対応するグループに分けられ、そのグループ
ごとに対応する前記昇圧電源を受けて前記メモリセルア
レイへ出力する駆動回路と、を備えることを特徴とする
半導体メモリ装置。 - 【請求項２】 駆動回路がワード線駆動回路である請求
項１記載の半導体メモリ装置。 - 【請求項３】 第１電源が電源電圧であり、昇圧電源が
ワード線駆動電圧となる請求項２記載の半導体メモリ装
置。 - 【請求項４】 第１電源を動作電源として使用し、メモ
リセルを選択する多数のワード線をもつ複数のメモリセ
ルアレイを備えた半導体メモリ装置において、 １周期で活性化されるワード線数分配置され、それぞれ
独立して第１電源を昇圧し昇圧電源を発生する電源昇圧
回路と、前記各メモリセルアレイにつきそれぞれ設けら
れ、前記各昇圧電源をそれぞれ個別的に受けて対応メモ
リセルアレイへ出力する駆動回路と、を備えることを特
徴とする半導体メモリ装置。 - 【請求項５】 メモリセルアレイ数が８で、電源昇圧回
路が８つ配置される請求項４記載の半導体メモリ装置。 - 【請求項６】 第１電源が電源電圧であり、昇圧電源が
ワード線駆動電圧となる請求項４又は請求項５記載の半
導体メモリ装置。 - 【請求項７】 多数のメモリセルアレイをもつ半導体メ
モリ装置において、多数の電源昇圧回路を配置し、１周
期で活性化される多数のワード線に対して、前記多数の
電源昇圧回路によりそれぞれ独立的に昇圧電源を供給す
るようにしたことを特徴とする半導体メモリ装置。 - 【請求項８】 多数のメモリセルアレイをもつ半導体メ
モリ装置において、２以上の電源昇圧回路を配置してそ
れぞれに所定数のメモリセルアレイを担当させるように
し、１周期で活性化される多数のワード線に対して、前
記各電源昇圧回路によりその担当メモリセルアレイ別に
それぞれ独立的に昇圧電源を供給するようにしたことを
特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000641A KR0172333B1 (ko) | 1995-01-16 | 1995-01-16 | 반도체 메모리 장치의 전원 승압 회로 |
| KR1995P641 | 1995-01-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241592A true JPH08241592A (ja) | 1996-09-17 |
Family
ID=19406797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8004785A Pending JPH08241592A (ja) | 1995-01-16 | 1996-01-16 | 半導体メモリ装置の電源昇圧回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5659519A (ja) |
| JP (1) | JPH08241592A (ja) |
| KR (1) | KR0172333B1 (ja) |
| DE (1) | DE19600695C2 (ja) |
| FR (1) | FR2729499B1 (ja) |
| GB (1) | GB2296986B (ja) |
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| KR100510469B1 (ko) * | 1998-06-19 | 2005-10-26 | 삼성전자주식회사 | 승압회로를 구비하는 반도체 메모리장치 |
| US6349063B1 (en) | 1998-12-28 | 2002-02-19 | Nec Corporation | Semiconductor memory devices and driving methods |
| US7170149B2 (en) | 2001-04-13 | 2007-01-30 | Yamaha Corporation | Semiconductor device and package, and method of manufacture therefor |
| CN1321455C (zh) * | 2001-04-13 | 2007-06-13 | 雅马哈株式会社 | 半导体器件和封装及其制造方法 |
| US7554182B2 (en) | 2001-04-13 | 2009-06-30 | Yamaha Corporation | Semiconductor device and package, and method of manufacturer therefor |
| JP2012123876A (ja) * | 2010-12-09 | 2012-06-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5659519A (en) | 1997-08-19 |
| GB2296986B (en) | 1997-07-09 |
| DE19600695C2 (de) | 1999-09-02 |
| FR2729499A1 (fr) | 1996-07-19 |
| FR2729499B1 (fr) | 1997-07-18 |
| GB2296986A (en) | 1996-07-17 |
| DE19600695A1 (de) | 1996-07-18 |
| GB9600722D0 (en) | 1996-03-13 |
| KR960030230A (ko) | 1996-08-17 |
| KR0172333B1 (ko) | 1999-03-30 |
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