JP2738517B2 - 半導体メモリ装置のバーンインテスト回路 - Google Patents
半導体メモリ装置のバーンインテスト回路Info
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Description
るもので、特に、半導体メモリ装置の不良セルを検出す
るためのバーンインテスト回路に関するものである。
メモリの信頼性を保障するために不良部位をスクリーン
(screen)するバーンイン(burn-in) テストの実施が前工
程後のテスト過程で必須とされている。通常、このバー
ンインテストは組立工程を経たパッケージ状態で行われ
る。このようにパッケージ状態でバーンインテストを行
う場合、不良部分の発見されたメモリ装置は、既に組
立、テストを経ているにも関わらず不良品として廃棄し
なければならなくなるので、コスト的にも時間的にも不
利である。例えばDRAMの場合、たいていの不良は単
ビット不良(singlebit failure)であり、これを検出す
るには長時間のスクリーンが必要となるので、バーンイ
ンテスト後に廃棄処分となると時間的損失が大きい。単
ビット不良は不完全なメモリセルの漏洩電流を直接的要
因とし、大方の場合、伝送トランジスタのゲート酸化膜
やキャパシタの誘電体、或いは記憶ノード接合部の欠損
等により発生する。また、パッケージ後のバーンインテ
ストにおいては、メモリセルへ印加するストレス電圧の
印加効率が悪い。即ち、数千サイクル(例えば64メガ
DRAMの場合4096又は8192サイクル)につき
1つのワード線が選択されるからである。このストレス
電圧の印加効率はメモリの容量が増えるにつれていっそ
う悪くなり、バーンインテスト時間の増加を招く結果と
なっている。
せてバーンインテスト時間を短縮するためにすべてのワ
ード線を一括選択することを可能とし、更にこれをウェ
ーハ状態で実施することで救済を可能にして歩留りを向
上させ、全体的なコストや時間の軽減を図る技術が提案
されている。これは例えば、1993年IEDMの63
9ページ〜642ページにある論文“Wafer Burn-in (W
BI) Technology for RAM's”に開示されている。図4
に、このようなウェーハ状態のバーンインテストを可能
としたバーンインテスト回路の構成を概略的に示す。
て伝送トランジスタ2のゲート端子を制御するワード線
WL0〜WLnと、センスアンプ8に接続され、記憶キ
ャパシタ4に対し伝送トランジスタ2を介してデータを
伝達するビット線BL,バーBLとは、当然ながらメモ
リセルアレイの基本構成である。勿論、1つの伝送トラ
ンジスタ2と1つの記憶キャパシタ4で1つのメモリセ
ルを構成する。
にチャネルサイズの小さいトランジスタ10(NMOS
FET)をそれぞれ接続してバーンインテスト回路を形
成し、全メモリセルにストレス電圧を一括印加可能にし
ている。ゲート電圧Vgとストレス電圧Vstressはバー
ンインテストでワード線WL0〜WLnに高電圧を印加
するために供給され、図示のように、ゲート電圧Vgで
トランジスタ10のゲート端子を制御しておいてストレ
ス電圧Vstressを伝送トランジスタ2のゲート端子に印
加するようになっている。また、基板電圧(plate bolta
ge) VPL及びビット線電圧を外部制御することで、所望
のレベルのストレスをキャパシタ4の誘電体と記憶ノー
ド接合部に印加可能にしてある。
トランジスタ2のゲート端子に高電圧を印加することに
より不良発生の危険性がある微小な漏洩電流経路を損壊
させ、不良セルの検出が行われる。
ワード線構造を模式的に示してある。即ち、集積度の低
いDRAMの場合、メタルピッチ(metal pitch) に十分
余裕があるので、図5に示すように金属(metal) とゲー
トポリシリコン(gate polysilicon)の言わば二重構造を
ワード線に使用することが可能である。比較的抵抗の小
さい金属を比較的抵抗の大きいゲートポリシリコンに結
束(strap) して使用することにより、ワード線のON−
OFF特性を向上させ得る。しかしながら、メモリ装置
の集積度が高くなるに従ってメタルピッチも影響を受
け、特に、16メガ、64メガ級の容量を有するDRA
Mでは、ワード線構造を変化させざるを得なくなってい
る。
構造を模式的に示す。大容量化で集積度を増加させれば
ピッチも狭くなるので、すべてのワード線ごとに金属を
結束させることは難しくなる。そこでその対策として、
1行のワード線を分割し且つこれに対応させてワード線
駆動器(word line driver)をメモリセルアレイ内に分割
配置する分割形ワード線駆動器(SWD) を用いたワード線
構造が採用されている。この分割ワード線構造では、1
つの行デコーダ(row decoder) から出力されるワード線
デコーディング信号に対し分割した複数のワード線駆動
器を配設してワード線を制御するようにしてある。
を用いた場合は4本又は8本のワード線につき1つの金
属線を配すればすむので、メタルピッチの余裕を確保す
る点で優れている。ところが、図4に示すようなバーン
インテスト回路は、図5のようなワード線構造の下では
ストレス電圧一括印加というテスト効率の利点を十分に
活かすことが可能であったが、図6のような分割ワード
線構造では1行のワード線が分割されているために、各
ワード線の端部すべてにトランジスタ10を接続するこ
とが実際には不可能に近く、テスト効率の利点を活かす
ことができない。
は、ワード線構造に関係なく効率的なウェーハ状態のバ
ーンインテストを実施可能なストレス電圧印加方法とバ
ーンインテスト回路を提供し、より高集積となってもバ
ーンインテストの時間が短くてすみ、そしてウェーハ状
態でテスト可能なことにより冗長等の救済措置を容易に
実施して歩留りを上げることを可能にした半導体メモリ
装置を提供する。
とが可能で、集積性を向上させられるようなバーンイン
テストのストレス電圧印加方法とバーンインテスト回路
の提供を目的とする。
るために本発明では、行デコーダによる行デコーディン
グ信号によりワード線ごとに設けたワード線駆動器を動
作させてワード線を選択駆動するようにした半導体メモ
リ装置のバーンインテストにおけるストレス電圧印加方
法として、行デコーディング信号を非活性状態にしてワ
ード線駆動器にワード線放電経路を形成させておいて、
該ワード線放電経路を介してストレス電圧を印加するこ
とを特徴としたストレス電圧印加方法を提供する。
して、通常動作で導通してワード線駆動器で選択的に形
成されるワード線放電経路を接地させる第1のトランジ
スタと、バーンインテストで導通してストレス電圧をワ
ード線駆動器のワード線放電経路へ伝送する第2のトラ
ンジスタと、から構成したスイッチ回路を備えてなるこ
とを特徴としたバーンインテスト回路を提供する。この
テスト回路では、多数のワード線駆動器に対し共通にし
て1つのスイッチ回路を配設することが可能で、従来の
ように各ワード線端部ごとにストレス印加用のトランジ
スタを配置しなければならない場合に比べ、格段に集積
性がよい。
ス電圧を印加してバーンインテストを実施するための半
導体メモリ装置のバーンインテスト回路であって、行デ
コーディング信号に従って昇圧信号を入力しワード線へ
送る駆動選択手段、及び行デコーディング信号に従って
放電経路を形成する電流パス形成手段を有するワード線
駆動器と、バーンインテスト実施を示すバーンインエネ
ーブル信号に従ってワード線駆動器の電流パス形成手段
に対し接地電圧又はストレス電圧を選択的に印加する制
御部と、を備えてなり、通常動作では制御部が電流パス
形成手段に対し接地電圧を印加することでワード線駆動
器がワード線を選択駆動し、バーンインテストでは制御
部が電流パス形成手段に対しストレス電圧を印加するこ
とでワード線駆動器がワード線へストレス電圧を伝送す
るようになっていることを特徴としたバーンインテスト
回路が提供される。
線駆動器の駆動選択手段としては、ゲート端子に行デコ
ーディング信号を受け、またソース端子から昇圧信号を
入力し、そしてドレイン端子がワード線に接続された第
1のMOSトランジスタを用いるようにし、ワード線駆
動器の電流パス形成手段としては、ゲート端子に行デコ
ーディング信号を受け、またソース端子に制御部による
電圧が提供され、そしてドレイン端子がワード線に接続
された第2のMOSトランジスタを用いるようにするの
が適している。この場合、ゲート端子に昇圧信号の反転
信号を受け、またソース端子に制御部による電圧が提供
され、そしてドレイン端子がワード線に接続された第3
のMOSトランジスタを、第2のMOSトランジスタに
加えて用いると、電流駆動能力が向上するので動作スピ
ード等のアクセス面でより有利である。
エネーブル信号を受け、またドレイン端子からストレス
電圧を入力し、そしてソース端子がワード線駆動器の電
流パス形成手段に接続された第1のMOSトランジスタ
と、ゲート端子にバーンインエネーブル信号を反転して
受け、またソース端子に接地電圧が提供され、そしてド
レイン端子がワード線駆動器の電流パス形成手段に接続
された第2のMOSトランジスタと、を用いるようにす
るのが適している。
ス電圧を印加してバーンインテストを実施するための半
導体メモリ装置のバーンインテスト回路であって、行デ
コーディング信号に従ってワード線へ昇圧信号を送る駆
動選択手段、及びその昇圧信号の反転信号と行デコーデ
ィング信号に従ってワード線の放電経路を形成する電流
パス形成手段を有するワード線駆動器と、バーンインテ
スト実施を示すバーンインエネーブル信号に従ってワー
ド線駆動器の電流パス形成手段を接地させる放電手段、
及びバーンインエネーブル信号に従ってワード線駆動器
の電流パス形成手段にストレス電圧を送るストレス入力
手段を有する制御部と、を備えてなり、通常動作では、
制御部の放電手段をワード線駆動器の電流パス形成手段
に接続して動作可能とし、ワード線駆動器により昇圧信
号を用いて選択ワード線を活性化させ、バーンインテス
トでは、制御部のストレス入力手段をワード線駆動器の
電流パス形成手段に接続してストレス電圧を送り、ワー
ド線駆動器によりストレス電圧をワード線へ印加するよ
うになっていることを特徴としたバーンインテスト回路
が提供される。
駆動器の電流パス形成手段を1対のNMOSトランジス
タで、ワード線駆動器の駆動選択手段をPMOSトラン
ジスタでそれぞれ構成し、また、制御部の放電手段及び
ストレス入力手段をNMOSトランジスタで構成すると
よい。
参照して詳細に説明する。
要部回路図に示すように、ワード線駆動器を利用してス
トレス電圧を提供し、そしてこれを制御するための制御
部を備えた構成とされている。
デコーディング信号NWEBに応じて通常のワード線駆
動用の昇圧信号(電圧)φXを入力するための駆動選択
手段となる昇圧信号入力用トランジスタ12と、行デコ
ーディング信号NWEB及び昇圧信号φXの相補値をと
る相補信号φXBに応じてワード線の放電経路を形成す
る電流パス形成手段となる1対の電流パス用トランジス
タ14,16と、で構成されている。昇圧信号入力用ト
ランジスタ12は、ソース端子からワード線駆動用の昇
圧信号φXを入力し、またゲート端子に行デコーディン
グ信号NWEBを受け、そしてワード線(word line) へ
接続された出力ノードNにドレイン端子が接続されるP
MOSFETである。電流パス用トランジスタ14,1
6は、チャネルが互いに並列接続されており、各ドレイ
ン端子が出力ノードNに接続されると共に各ソース端子
がワード線放電経路DPに接続され、そして、トランジ
スタ14のゲート端子は行デコーディング信号NWEB
を、トランジスタ16のゲート端子は相補信号φXBを
それぞれ受けるNMOSFETである。
テスト実施を示すバーンインエネーブル信号PWBEの
制御でストレス電圧Vbiを入力するストレス入力手段
としてストレス電圧入力用トランジスタ18を備え、そ
して、バーンインテスト時以外の場合にワード線の放電
経路を形成する放電手段として放電用トランジスタ20
を備えた構成とされている。即ち、トランジスタ18,
20は、バーンインエネーブル信号PWBEに応じてス
トレス電圧入力か接地かの選択を行うスイッチ回路をな
している。ストレス電圧入力用トランジスタ18は、ソ
ース端子がワード線放電経路DPに接続され、またゲー
ト端子にバーンインエネーブル信号PWBEを受け、そ
してドレイン端子からストレス電圧Vbiを入力するよ
うにしたNMOSFETである。放電用トランジスタ2
0は、ドレイン端子がワード線放電経路DPに接続さ
れ、またソース端子に接地電圧(基準電圧)VSSを受
け、そしてゲート端子にバーンインエネーブル信号PW
BEを反転するインバータ22の出力信号を受けるよう
にしたNMOSFETである。
のON・OFF(導通・非導通)で出力ノードNとワー
ド線放電経路DPの接続制御を行う。この電流パス用ト
ランジスタ14,16のうちのトランジスタ16は、電
流駆動能力を向上させてアクセスタイムに有利に働くよ
うに備えてあるもので、必ずしも必要な素子ではない。
即ち、昇圧信号入力用トランジスタ12及び電流パス用
トランジスタ14からなるCMOSインバータとし、行
デコーディング信号NWEBのみでワード線駆動器を制
御する構成でも昇圧信号φX又はストレス電圧Vbiの
選択出力が可能で、本発明の目的を十分に達成可能であ
る。
度によりワード線構造が異なってきても同じようにウェ
ーハ状態のバーンインテストを実施でき、ウェーハ状態
で不良セルをスクリーンすることが可能である。前述の
ように大方の不良は単ビット不良であり、ウェーハ状態
で効率的にストレス印加して不良セルをスクリーンでき
ることになる。即ち、この例におけるワード線駆動器は
高集積対応の分割ワード線を駆動可能な分割形であり、
アドレス信号をデコーディングしたデコーディング信号
に基づき各ワード線を駆動してメモリセル選択を行う回
路である。
エネーブル信号PWBEが論理“ロウ”を維持し、そし
て、選択対象の行デコーディング信号NWEBが論理
“ロウ”(活性状態)、選択対象の昇圧信号φXが論理
“ハイ”(昇圧電圧VPPレベル)で印加される。する
と、これに対応したワード線駆動器において、昇圧信号
入力用トランジスタ12がON(導通)、電流パス用ト
ランジスタ14,16がOFF(非導通)となる。ま
た、制御部のストレス電圧入力用トランジスタ18はバ
ーンインエネーブル信号PWBEに応じてOFF、放電
用トランジスタ20はバーンインエネーブル信号PWB
Eの反転信号に応じてONになり、電流パス用トランジ
スタ14,16を接地させる。この結果、昇圧信号入力
用トランジスタ12を介して昇圧信号φX、即ちワード
線を駆動するための昇圧電圧(駆動電圧)VPPが入力
され、これが出力ノードNからワード線へ出力されて選
択対象のワード線が活性化される。
ンインエネーブル信号PWBEは論理“ロウ”を維持
し、そして、行デコーディング信号NWEBは論理“ハ
イ”(非活性状態)、昇圧信号φXは論理“ロウ”とな
る。従って、昇圧信号入力用トランジスタ12がOF
F、電流パス用トランジスタ14,16がONになり、
この電流パス用トランジスタ14,16の各ソース端子
は、ワード線放電経路DPから制御部内の放電用トラン
ジスタ20を介して接地電圧VSSへつながれる。その
結果ワード線は、出力ノードNから接地電圧VSSへ放
電経路が形成されて接地される。即ち、非活性状態に維
持される。
になると、バーンインエネーブル信号PWBEが論理
“ハイ”になる。これにより制御部で、放電用トランジ
スタ20がOFF、ストレス電圧入力用トランジスタ1
8がONになるので、ワード線放電経路DPからストレ
ス電圧Vbi入力可能となる。そして入力されるストレ
ス電圧Vbiは、電流パス用トランジスタ14,16を
介してワード線へ伝達され、各メモリセルにストレスが
加えられる。この場合、ストレス電圧Vbi及びバーン
インエネーブル信号PWBEは、メモリチップに別途設
けられるダミーパッド(dummy pad) を用いることで簡単
に入力制御可能である。これらと共に昇圧電圧VPPの
レベルも変更可能である。
経路DPは、バーンインエネーブル信号PWBEの論理
状態に従って接地電圧VSS或いはストレス電圧Vbi
へ選択的につながれる。例えば上記のように、バーンイ
ンエネーブル信号PWBEが論理“ハイ”の場合はスト
レス電圧Vbiが入力され、バーンインエネーブル信号
PWBEが論理“ロウ”の場合は、プリチャージ等の電
圧が放電用トランジスタ20のチャネルを通じて接地電
圧VSSへ放電される。従って、ウェーハ状態のバーン
インテストで、ワード線放電経路DPはストレス電圧V
biを入力する経路として使用される。
部にストレス印加用のトランジスタを追加形成してワー
ド線へストレス電圧を入力しなければならなかったが、
本実施例によれば、通常動作で使用される各ワード線駆
動器を制御部の制御によりそのままバーンインテストに
も使用できる。つまり、従来技術のように各ワード線端
部に別途のトランジスタを付加する必要がなく、制御部
は、例えば所定数ずつのワード線駆動器ごとに設ければ
よいので、レイアウトに有利で集積性に優れている。そ
して、ワード線構造に関係なく効率的なウェーハ状態の
バーンインテストを実施可能になる。尚、制御部の設置
数は、その電流駆動能力を考慮して1以上で適宜決定す
ればよい。
複数ブロックに分割されている場合に各ブロックごとに
1ずつ制御部を設けたバーンインテスト回路を示す。そ
して図3に、その動作タイミングを説明する信号波形図
を示す。各ワード線駆動器及び制御部は、図示のよう
に、図1のバーンインテスト回路と同構成である。これ
から分かるように、各分割ワード線に1ずつ備えた多数
のワード線駆動器に対し、1つの制御部で制御を行え
る。尚、図2、図3では一部詳細のみを代表的に示して
あるが、ワード線WL0,WL1,WL4,WL5以外
のワード線WL2,WL3,……関連の構成、その場合
の昇圧信号φX2,φX3,……等については、同図か
ら容易に理解できるであろう。
円で囲って示したワード線駆動器と制御部に関連して詳
しい動作説明を行う。その他のものについても基本動作
は同様である。
択駆動する場合、バーンインエネーブル信号PWBE及
び行デコーディング信号NWEB0が論理“ロウ”で提
供され、そして昇圧信号φX0は論理“ハイ”(昇圧電
圧VPPレベル)、昇圧信号φX1は論理“ロウ”で提
供される。またこの例では、制御部のストレス電圧入力
用トランジスタ18のドレイン端子へ昇圧電圧VPPが
印加される。従って、ワード線駆動器の昇圧信号入力用
トランジスタ12がON、電流パス用トランジスタ1
4,16がOFFになり、且つ、制御部のストレス電圧
入力用トランジスタ18がOFF、放電用トランジスタ
20がONになる。これにより、昇圧信号入力用トラン
ジスタ12を介して昇圧信号φX0が入力され、これが
出力ノードNから出力されてワード線WL0が活性化さ
れる。このときの昇圧電圧VPPのレベルは、電源電圧
VCCを昇圧して、メモリセルの伝送トランジスタにお
けるしきい値電圧Vt1分以上を加えたレベルとしたも
のである。即ち、昇圧電圧VPPはVCC+Vt1以上
のレベルである。
た昇圧電圧VPPは、行デコーディング信号NWEB0
の論理“ハイ”及び昇圧信号φX0の論理“ロウ”(そ
の反転信号バーφX0は論理“ハイ”:図1のφXBに
相当)でONする電流パス用トランジスタ14,16、
そしてバーンインエネーブル信号PWBEの論理“ロ
ウ”でONしている放電用トランジスタ20により、ワ
ード線放電経路PDを介して接地電圧VSSへ放電され
る。
で行われることは容易に理解できるであろう。
電流パス(プルダウン)用として使用されるトランジス
タ14,16を利用してワード線へストレス電圧Vbi
を伝達してストレス印加する。即ち、バーンインテスト
開始でバーンインエネーブル信号PWBEは論理“ハ
イ”(昇圧電圧VPP)に設定される。これはダミーパ
ッドを用いて容易に行える。そして、各行デコーディン
グ信号NWEBは、ストレス電圧Vbiに電流パス用ト
ランジスタ14,16のしきい値電圧Vt3分を少なく
とも上乗せしたレベルで提供される。つまり、行デコー
ディング信号NWEBの電圧レベルはVbi+Vt3以
上とされる。これに従って制御部で、ストレス電圧入力
用トランジスタ18がON、放電用トランジスタ20が
OFFとなり、ワード線放電経路PDはストレス電圧入
力用トランジスタ18へつながれる。またワード線駆動
器で、昇圧信号入力用トランジスタ12がOFF、電流
パス用トランジスタ14,16がONとなり、ワード線
WL0がワード線放電経路PDへつながれる。
ス電圧入力用トランジスタ18のしきい値電圧Vt2分
電圧降下したうえで、ワード線放電経路DPを介して電
流パス用トランジスタ14,16へ送られる。電流パス
用NMOSトランジスタ14,16にはVbi+Vt3
の十分なゲート電圧が加えられているので電圧降下はほ
とんど発生せず、従ってワード線WL0にはストレス電
圧Vbi−Vt2が印加される。この構成でストレス電
圧Vbiは、しきい値電圧Vt2を考慮したレベルでダ
ミーパッドから入力しておく。
えば、ストレス電圧Vbiをしきい値電圧Vt3をも考
慮したレベル、Vbi+Vt2+Vt3で提供すれば、
行デコーダ信号NWEBのレベルは通常のONレベルと
してもさしつかえない。或いは、バーンインエネーブル
信号PWBEをVbi+Vt2のレベルで提供すれば、
ストレス電圧Vbiのレベルはしきい値電圧Vt2を考
慮しなくてもよい。
電圧印加方法及びバーンインテスト回路によれば、ワー
ド線駆動器を通常動作とバーンインテストの共用として
用いることができるので、ワード線構造に関係なく効率
的にウェーハ状態のバーンインテストを実施できるよう
になり、また、従来のように各ワード線端部にストレス
印加用のトランジスタを付加する必要がないので、レイ
アウトし易く、集積性に優れている。そのため、いっそ
う高集積化される半導体メモリ装置に非常に適してお
り、テスト時間の短縮、歩留り向上を期待できる。従っ
て、大容量メモリ装置のコスト軽減、TAT短縮に寄与
するものである。
す回路図。
例を示す要部回路図。
波形図。
回路図。
図。
構造の説明図。
手段) 20 放電用トランジスタ(放電手段) 22 インバータ WL ワード線 Vbi ストレス電圧 VPP 昇圧電圧 VSS 接地電圧(基準電圧) Vt1〜Vt3 しきい値電圧 φX 昇圧信号(駆動電圧) NWEB 行デコーディング信号 PWBE バーンインエネーブル信号
Claims (12)
- 【請求項1】 ワード線へストレス電圧を印加してバー
ンインテストを実施するための半導体メモリ装置のバー
ンインテスト回路であって、 行デコーディング信号に従って昇圧信号を入力しワード
線へ送る駆動選択手段、及び行デコーディング信号に従
って放電経路を形成する電流パス形成手段を有するワー
ド線駆動器と、バーンインテスト実施を示すバーンイン
エネーブル信号に従ってワード線駆動器の電流パス形成
手段に対し接地電圧又はストレス電圧を選択的に印加す
る制御部と、を備えてなり、通常動作では制御部が電流
パス形成手段に対し接地電圧を印加することでワード線
駆動器がワード線を選択駆動し、バーンインテストでは
制御部が電流パス形成手段に対しストレス電圧を印加す
ることでワード線駆動器がワード線へストレス電圧を伝
送するようになっていることを特徴とするバーンインテ
スト回路。 - 【請求項2】 ワード線駆動器の駆動選択手段として、
ゲート端子に行デコーディング信号を受け、またソース
端子から昇圧信号を入力し、そしてドレイン端子がワー
ド線に接続された第1のMOSトランジスタを用いるよ
うにし、ワード線駆動器の電流パス形成手段として、ゲ
ート端子に行デコーディング信号を受け、またソース端
子に制御部による電圧が提供され、そしてドレイン端子
がワード線に接続された第2のMOSトランジスタを用
いるようにした請求項1記載のバーンインテスト回路。 - 【請求項3】 ワード線駆動器の電流パス形成手段とし
て、ゲート端子に昇圧信号の反転信号を受け、またソー
ス端子に制御部による電圧が提供され、そしてドレイン
端子がワード線に接続された第3のMOSトランジスタ
を、第2のMOSトランジスタに加えて用いるようにし
た請求項2記載のバーンインテスト回路。 - 【請求項4】 制御部として、ゲート端子にバーンイン
エネーブル信号を受け、またドレイン端子からストレス
電圧を入力し、そしてソース端子がワード線駆動器の電
流パス形成手段に接続された第1のMOSトランジスタ
と、ゲート端子にバーンインエネーブル信号を反転して
受け、またソース端子に接地電圧が提供され、そしてド
レイン端子がワード線駆動器の電流パス形成手段に接続
された第2のMOSトランジスタと、を用いるようにし
た請求項1〜3のいずれか1項に記載のバーンインテス
ト回路。 - 【請求項5】 ダミーパッドを介してバーンインエネー
ブル信号及びストレス電圧の入力制御を行うようになっ
ている請求項1〜4のいずれか1項に記載のバーンイン
テスト回路。 - 【請求項6】 ワード線へストレス電圧を印加してバー
ンインテストを実施するための半導体メモリ装置のバー
ンインテスト回路であって、 行デコーディング信号に従ってワード線へ昇圧信号を送
る駆動選択手段、及びその昇圧信号の反転信号と行デコ
ーディング信号に従ってワード線の放電経路を形成する
電流パス形成手段を有するワード線駆動器と、バーンイ
ンテスト実施を示すバーンインエネーブル信号に従って
ワード線駆動器の電流パス形成手段を接地させる放電手
段、及びバーンインエネーブル信号に従ってワード線駆
動器の電流パス形成手段にストレス電圧を送るストレス
入力手段を有する制御部と、を備えてなり、通常動作で
は、制御部の放電手段をワード線駆動器の電流パス形成
手段に接続して動作可能とし、ワード線駆動器により昇
圧信号を用いて選択ワード線を活性化させ、バーンイン
テストでは、制御部のストレス入力手段をワード線駆動
器の電流パス形成手段に接続してストレス電圧を送り、
ワード線駆動器によりストレス電圧をワード線へ印加す
るようになっていることを特徴とするバーンインテスト
回路。 - 【請求項7】 ワード線駆動器の電流パス形成手段を1
対のNMOSトランジスタで構成し、ワード線駆動器の
駆動選択手段をPMOSトランジスタで構成した請求項
6記載のバーンインテスト回路。 - 【請求項8】 制御部の放電手段及びストレス入力手段
をNMOSトランジスタで構成した請求項6又は請求項
7記載のバーンインテスト回路。 - 【請求項9】 ダミーパッドを介してバーンインエネー
ブル信号及びストレス電圧の入力制御を行うようにした
請求項6〜8のいずれか1項に記載のバーンインテスト
回路。 - 【請求項10】 行デコーダによる行デコーディング信
号によりワード線ごとに設けたワード線駆動器を動作さ
せてワード線を選択駆動するようにした半導体メモリ装
置のバーンインテストにおけるストレス電圧印加方法で
あって、 行デコーディング信号を非活性状態にしてワード線駆動
器にワード線放電経路を形成させておいて、該ワード線
放電経路を介してストレス電圧を印加するようにしたこ
とを特徴とするストレス電圧印加方法。 - 【請求項11】 請求項10記載のストレス電圧印加方
法に用いるバーンインテスト回路であって、 通常動作で導通してワード線駆動器のワード線放電経路
を接地させる第1のトランジスタと、バーンインテスト
で導通してストレス電圧を駆動器のワード線放電経路へ
伝送する第2のトランジスタと、から構成したスイッチ
回路を備えてなることを特徴とするバーンインテスト回
路。 - 【請求項12】 多数のワード線駆動器に対し共通に1
つのスイッチ回路を設けるようにした請求項11記載の
バーンインテスト回路。
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